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技術 CMOSトランジスタ及びその製造方法

出願人 三星電子株式会社
発明者 朴永薫李陽求呉京錫
出願日 1997年5月8日 (23年7ヶ月経過) 出願番号 1997-117993
公開日 1998年2月20日 (22年10ヶ月経過) 公開番号 1998-050858
状態 特許登録済
技術分野 MOSIC,バイポーラ・MOSIC
主要キーワード ミスアライン MOSトラジスタ 非活性領域 高速熱処理 超高集積化 マスクパタ 分離距離 ウェルバイアス
関連する未来課題
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この項目の情報は公開日時点(1998年2月20日)のものです。
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図面 (18)

課題

素子間の分離距離縮小による素子の誤動作を防止すると共にコンタクトマ−ジンを確保する。

解決手段

半導体基板100に形成されたNウェル56及びPウェル54と、半導体基板10上にゲ−ト絶縁膜58を介して形成されたゲ−ト62,60と、ゲ−トの両側のウェル内に形成されたソ−ス/ドレイン74,70とをそれぞれ備えるNMOS及びPMOSトラジスタと、NMOS及びPMOSトランジスタのソ−ス/ドレインの上部に形成され、そのソ−ス/ドレインと配線層82とを連結するためのコンタクトホ−ル78と、NMOS及びPMOSトランジスタのソ−ス/ドレインのうち少なくともいずれか一つに、その上部に形成されたコンタクトホ−ルに自己整合され、そのソ−ス/ドレインと反対の導電型を有する第1不純物層80を備える。ソ−ス/ドレインまたは隣接するウェルの不純物拡散した場合や活性領域のミスアラインが発生した場合においても、ソ−ス/ドレインとウェルとの接触現象が発生しないため、素子の誤動作を防止すると共に素子の電気的特性及び収率を向上させることができる。

概要

背景

半導体メモリ素子等の高集積化に伴ってデザインル−ルが進化し、コンタクトホ−ルの寸法もサブミクロンのレベルに至っている。

図1は、通常のCMOSトランジスタの概略レイアウト図である。同図において、参照符号P1及びP2は夫々N型及びP型活性領域を形成するためのマスクパタ−ンを示し、P3及びP4は夫々NMOS及びPMOSトランジスタのゲ−トを形成するためのマスクパタ−ンを示し、P5及びP6は夫々NMOS及びPMOSトランジスタのソ−ス/ドレイン配線層とを連結するコンタクトホ−ルを形成するためのマスクパタ−ンを示している。

また、参照符号Lは素子間の分離領域の距離を、x1はゲ−トとコンタクトとのマ−ジンの距離を、x2及びyは夫々コンタクトに対するx及びy方向の活性領域のオ−バ−ラップのマ−ジンを示す。

素子の高集積化によるデザインル−ルの進歩は活性領域とコンタクトホ−ルとのマ−ジンの減少をもたらし、例えば64MのDRAM級以上ではx1、x2及びyが0.1μm以下にまで小さくなる。このデザインル−ルの減少を克服するための方法として、コンタクトホ−ルの寸法を縮めて工程のマ−ジンを確保する方法、素子間の分離距離Lを縮小する方法、ゲ−トとコンタクトとのマ−ジン距離x1または活性領域のオ−バ−ラップのマ−ジンx2,yを縮小する方法が用いられている。

しかしながら、これらの方法では、工程間において0.1μm以下にまでミスアラインを制御する必要があり、量産工程に適用しにくいという問題があった。さらに、特にコンタクトホ−ルの寸法を縮める方法は、コンタクト抵抗の増加をもたらして素子の動作速度を低下し、またコンタクトホ−ルのアスペクト比を増やしてコンタクトホ−ルの埋込みを困難にする問題があった。

図2A乃至図2Dは、従来のCMOSトランジスタの製造方法を説明するための断面図であって、NMOSのソ−ス/ドレインに対してLDD(Lightly Doped Drain)構造を適用した場合を示している。

図2Aに示す工程では、先ず、半導体基板2の表面に活性領域と非活性領域とを分離するためのフィルド酸化膜4を形成した後に、通常のウェル形成工程を用いてNウェル6及びPウェルを形成する。次いで、半導体基板2上にゲ−ト絶縁膜8を形成し、その上に不純物のド−プされたポリシリコン蒸着し、これをパタニングしてゲ−ト電極10を形成する。

図2Bに示す工程では、先ず、ゲ−ト電極10をマスクとして用いて半導体基板2の全面にN型の不純物イオン低濃度注入してN-ソ−ス/ドレイン12を形成する。このイオン注入工程は、NMOS領域のみならずPMOS領域に対しても行われる。これにより、PMOS領域にも、PMOSトランジスタのショ−トチャンネル効果を抑制するためのN-ソ−ス/ドレイン14が形成される。

次に、半導体基板2の全面に絶縁物質を蒸着・パタニングしてスペ−サ形状の絶縁層16を形成する。そして、絶縁層16とNMOS及びPMOS領域を限定するフォトレジストパタ−ン(図示せず)をマスクとして用いて半導体基板2のNMOS及びPMOSトランジスタ領域に不純物を高濃度で注入してN+ソ−ス/ドレイン18及びP+ソ−ス/ドレイン19を形成する。

図2Cに示す工程では、結果物上に高温酸化膜HTO)のような絶縁物質を所定の厚さで積層して層間絶縁層20を形成した後に、ソ−ス/ドレインの上部の該層間絶縁層を取り除くことにより、トランジスタのソ−ス/ドレインと配線層とを連結するためのコンタクトホ−ル22を形成する。

図2Dに示す工程では、コンタクトホ−ル22の形成された結果物の全面に配線層を形成するための導電物質を蒸着してから、それをパタニングして基板の活性領域と接続された配線層24を形成することにより、CMOSトランジスタを完成させる。

従来は、NMOSトランジスタにLDD構造を採用する工程が、その優れた信頼性のために広く適用されてきたが、最近では各種の利点のためにPMOSトランジスタにもLDD構造が採用されている。

ところで、半導体素子の高集積化の過程初期においては、素子間の分離距離が十分に長かったためにN-またはP-ソ−ス/ドレインにLDD構造を適用することに問題がなかった。しかしながら、半導体素子の超高集積化に伴って、N-ソ−ス/ドレイン及びPウェルまたはP-ソ−ス/ドレイン及びNウェルとのマ−ジンが1μm以下にまで縮まるに至り、NウェルまたはPウェルが0.15μmほどミスアラインされた場合においても、半導体素子の動作に好ましくない影響を及ぼすようになってきた。

素子間の分離距離の縮小による素子の誤動作を図3A及び3B、図4A及び4Bを参照しながら説明する。

図3Aは、CMOSトランジスタのN-ソ−ス/ドレインとNウェルとの連結に起因する素子の誤動作を説明するための断面図であり、図3Bは、図3Aの一部を拡大した図である。

NMOSトランジスタのN-ソ−ス/ドレイン12に注入されているN型の不純物またはNウェル6に注入されているN型の不純物が、後続の熱工程により側面に拡散されてN-ソ−ス/ドレイン12とNウェル6とが接するようになる。これをさらに詳しく説明する。

N-ソ−ス/ドレイン12の不純物の濃度が2.0×1013イオン/cm2、注入エネルギ−が30keVであると仮定すると、N-ソ−ス/ドレインの形成後に850℃でアニーリングを施すと、N-ソ−ス/ドレイン内の不純物の拡散の長さは0.25μm程度となる。したがって、素子間の分離距離L(図1参照)が1.0μmの場合は、この拡散により工程マ−ジンの1/4が占められる。また、Nウェル6が2.0×1013イオン/cm2の濃度で注入されている場合は、Nウェル6に注入されている不純物も後続の熱工程により0.25μm程度拡散される。したがって、N-ソ−ス/ドレイン12とNウェル6の不純物との両方が拡散される場合は、その拡散の長さが0.5μmとなり、N-ソ−ス/ドレイン12とNウェル6は相互に接する。

このとき、CMOSトランジスタの動作を見ると、N-ドレインが出力端子VOUTであり、Nウェルにウェルバイアス印加するN+領域の電圧がVDDであると仮定すると、出力電圧VOUT はVDDと同一電位になり、誤動作が発生する。

図4Aは、CMOSトランジスタのP+ソ−ス/ドレインのミスアラインによる素子の誤動作を説明するための断面図であり、図4Bは、図4Aの一部を拡大した図である。

図4A及び図4Bに示すように、N型のイオンが低濃度でNMOS及びPMOSトランジスタの全面に注入された状態で、P+ソ−ス/ドレインを形成するためにP型のイオンを高濃度で注入する場合を考えると、ミスアラインによりP型のイオンがN型のイオンを完全に補償しない現象が発生する。この場合、配線層を形成した後に電圧を印加すると、残存するN-ソ−ス/ドレイン12がNウェル6と接することにより、NMOSトランジスタの逆バイアス電圧VBBがPMOSトランジスタのVDDと導通する。

半導体素子の高集積化の初期の過程では、このようなミスアラインは問題とならなかったが、半導体素子の寸法の縮小に伴って、P+領域のミスアラインが0.1μm程度発生した場合においても素子の誤動作が生じて素子の信頼性を低下させる。

概要

素子間の分離距離の縮小による素子の誤動作を防止すると共にコンタクトマ−ジンを確保する。

半導体基板100に形成されたNウェル56及びPウェル54と、半導体基板10上にゲ−ト絶縁膜58を介して形成されたゲ−ト62,60と、ゲ−トの両側のウェル内に形成されたソ−ス/ドレイン74,70とをそれぞれ備えるNMOS及びPMOSトラジスタと、NMOS及びPMOSトランジスタのソ−ス/ドレインの上部に形成され、そのソ−ス/ドレインと配線層82とを連結するためのコンタクトホ−ル78と、NMOS及びPMOSトランジスタのソ−ス/ドレインのうち少なくともいずれか一つに、その上部に形成されたコンタクトホ−ルに自己整合され、そのソ−ス/ドレインと反対の導電型を有する第1不純物層80を備える。ソ−ス/ドレインまたは隣接するウェルの不純物が拡散した場合や活性領域のミスアラインが発生した場合においても、ソ−ス/ドレインとウェルとの接触現象が発生しないため、素子の誤動作を防止すると共に素子の電気的特性及び収率を向上させることができる。

目的

本発明の1つの目的は、素子間の分離距離の縮小による素子の誤動作を防止すると共にコンタクトマ−ジンを確保した構造のCMOSトランジスタを提供することにある。また、本発明の他の目的は、該CMOSトランジスタに好適な製造方法を提供することにある。

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

半導体基板に形成されたNウェル及びPウェルと、前記半導体基板上にゲ−ト絶縁膜を介して形成されたゲ−トと、前記ゲ−トの両側のウェル内に形成されたソ−ス/ドレインとをそれぞれ備えるNMOS及びPMOSトラジスタと、前記NMOS及びPMOSトランジスタのソ−ス/ドレインの上部に形成され、前記ソ−ス/ドレインと配線層とを連結するためのコンタクトホ−ルと、前記NMOS及びPMOSトランジスタのソ−ス/ドレインのうち少なくともいずれか一つに対して、その上部に形成されたコンタクトホ−ルに自己整合して形成され、そのソ−ス/ドレインと反対の導電型を有する第1不純物層と、を備えることを特徴とするCMOSトランジスタ

請求項2

前記第1不純物層はNMOSトランジスタのソ−ス/ドレイン内に形成されているP型の不純物層であることを特徴とする請求項1に記載のCMOSトランジスタ。

請求項3

前記NMOSトランジスタのソ−ス/ドレインは、前記ゲ−トから見てN-、N+、P-の順序に不純物層が形成され、前記第1不純物層が前記N-不純物層を完全に取り囲むように形成されることを特徴とする請求項2に記載のCMOSトランジスタ。

請求項4

前記N-不純物層は1.0×1013イオン/cm2〜5.0×1013イオン/cm2の濃度で不純物がド−プされており、前記第1不純物層は前記N-不純物層の1.5倍の濃度で不純物がド−プされていることを特徴とする請求項3に記載のCMOSトランジスタ。

請求項5

半導体基板に活性領域及び非活性領域を限定する素子分離膜を形成する段階と、前記半導体基板にNウェル及びPウェルを形成する段階と、前記Nウェル及びPウェルの上にゲ−ト絶縁膜を介してゲ−ト電極を形成する段階と、前記ゲ−ト電極の両側のNウェル及びPウェルの内にN型及びP型のソ−ス/ドレインをそれぞれ形成する段階と、その結果物上に層間絶縁膜を形成する段階と、前記ソ−ス/ドレインの上部に形成された前記層間絶縁膜を食刻してソ−ス/ドレインと配線層とを連結するコンタクトホ−ルを形成する段階と、前記コンタクトホ−ルを通して不純物イオン注入することにより前記NMOS及びPMOSトランジスタのソ−ス/ドレインのうち少なくともいずれか一つの領域に、そのソ−ス/ドレインと反対の導電型を有する第1不純物層を形成する段階と、を含むことを特徴とするCMOSトランジスタの製造方法。

請求項6

前記ゲ−ト電極を形成する段階の後に、前記ゲ−ト電極をマスクとして用いて前記半導体基板の全面にN型の不純物を低濃度で注入する段階をさらに含むことを特徴とする請求項5に記載のCMOSトランジスタの製造方法。

請求項7

前記N型の不純物イオンを1.0×1013イオン/cm2〜5.0×1013イオン/cm2の濃度で注入することを特徴とする請求項6に記載のCMOSトランジスタの製造方法。

請求項8

前記第1不純物層を形成するための不純物イオンを、1.0×1013イオン/cm2〜1.0×1015イオン/cm2の濃度で注入することを特徴とする請求項5に記載のCMOSトランジスタの製造方法。

請求項9

前記第1不純物層を形成する段階において、前記コンタクトホ−ルを通して結果物上の全面に不純物イオンを注入することを特徴とする請求項5に記載のCMOSトランジスタの製造方法。

請求項10

前記第1不純物層を形成する段階は、写真食刻工程によりNMOSまたはPMOS領域を限定した後に、その限定されたNMOSまたはPMOS領域にのみ当該領域と反対の導電型の不純物を注入することを特徴とする請求項5に記載のCMOSトランジスタの製造方法。

請求項11

前記不純物イオンを注入する段階の後に、450〜900℃程度の温度で高速熱処理工程またはアニリングを施す段階をさらに含むことを特徴とする請求項5、請求項8乃至請求項10のいずれか1項に記載のCOMSトランジスタの製造方法。

発明を実施するための最良の形態

0001

本発明は、MOSトランジスタ及びその製造方法に係り、特に高集積化のためのコンタクトマ−ジンを確保し、素子信頼性を向上させ得るCMOSトランジスタ及びその製造方法に関する。

背景技術

0001

以下、添付図面に基づいて本発明の好適な実施の形態を詳しく説明する。

0002

半導体メモリ素子等の高集積化に伴ってデザインル−ルが進化し、コンタクトホ−ルの寸法もサブミクロンのレベルに至っている。

0002

0003

図1は、通常のCMOSトランジスタの概略レイアウト図である。同図において、参照符号P1及びP2は夫々N型及びP型活性領域を形成するためのマスクパタ−ンを示し、P3及びP4は夫々NMOS及びPMOSトランジスタのゲ−トを形成するためのマスクパタ−ンを示し、P5及びP6は夫々NMOS及びPMOSトランジスタのソ−ス/ドレイン配線層とを連結するコンタクトホ−ルを形成するためのマスクパタ−ンを示している。

0003

0004

また、参照符号Lは素子間の分離領域の距離を、x1はゲ−トとコンタクトとのマ−ジンの距離を、x2及びyは夫々コンタクトに対するx及びy方向の活性領域のオ−バ−ラップのマ−ジンを示す。

0004

0005

素子の高集積化によるデザインル−ルの進歩は活性領域とコンタクトホ−ルとのマ−ジンの減少をもたらし、例えば64MのDRAM級以上ではx1、x2及びyが0.1μm以下にまで小さくなる。このデザインル−ルの減少を克服するための方法として、コンタクトホ−ルの寸法を縮めて工程のマ−ジンを確保する方法、素子間の分離距離Lを縮小する方法、ゲ−トとコンタクトとのマ−ジン距離x1または活性領域のオ−バ−ラップのマ−ジンx2,yを縮小する方法が用いられている。

0005

0006

しかしながら、これらの方法では、工程間において0.1μm以下にまでミスアラインを制御する必要があり、量産工程に適用しにくいという問題があった。さらに、特にコンタクトホ−ルの寸法を縮める方法は、コンタクト抵抗の増加をもたらして素子の動作速度を低下し、またコンタクトホ−ルのアスペクト比を増やしてコンタクトホ−ルの埋込みを困難にする問題があった。

0006

0007

図2A乃至図2Dは、従来のCMOSトランジスタの製造方法を説明するための断面図であって、NMOSのソ−ス/ドレインに対してLDD(Lightly Doped Drain)構造を適用した場合を示している。

0007

0008

図2Aに示す工程では、先ず、半導体基板2の表面に活性領域と非活性領域とを分離するためのフィルド酸化膜4を形成した後に、通常のウェル形成工程を用いてNウェル6及びPウェルを形成する。次いで、半導体基板2上にゲ−ト絶縁膜8を形成し、その上に不純物のド−プされたポリシリコン蒸着し、これをパタニングしてゲ−ト電極10を形成する。

0008

0009

図2Bに示す工程では、先ず、ゲ−ト電極10をマスクとして用いて半導体基板2の全面にN型の不純物イオン低濃度注入してN-ソ−ス/ドレイン12を形成する。このイオン注入工程は、NMOS領域のみならずPMOS領域に対しても行われる。これにより、PMOS領域にも、PMOSトランジスタのショ−トチャンネル効果を抑制するためのN-ソ−ス/ドレイン14が形成される。

0009

0010

次に、半導体基板2の全面に絶縁物質を蒸着・パタニングしてスペ−サ形状の絶縁層16を形成する。そして、絶縁層16とNMOS及びPMOS領域を限定するフォトレジストパタ−ン(図示せず)をマスクとして用いて半導体基板2のNMOS及びPMOSトランジスタ領域に不純物を高濃度で注入してN+ソ−ス/ドレイン18及びP+ソ−ス/ドレイン19を形成する。

0010

0011

図2Cに示す工程では、結果物上に高温酸化膜HTO)のような絶縁物質を所定の厚さで積層して層間絶縁層20を形成した後に、ソ−ス/ドレインの上部の該層間絶縁層を取り除くことにより、トランジスタのソ−ス/ドレインと配線層とを連結するためのコンタクトホ−ル22を形成する。

0011

発明が解決しようとする課題

0012

図2Dに示す工程では、コンタクトホ−ル22の形成された結果物の全面に配線層を形成するための導電物質を蒸着してから、それをパタニングして基板の活性領域と接続された配線層24を形成することにより、CMOSトランジスタを完成させる。

課題を解決するための手段

0012

0013

従来は、NMOSトランジスタにLDD構造を採用する工程が、その優れた信頼性のために広く適用されてきたが、最近では各種の利点のためにPMOSトランジスタにもLDD構造が採用されている。

0013

0014

ところで、半導体素子の高集積化の過程初期においては、素子間の分離距離が十分に長かったためにN-またはP-ソ−ス/ドレインにLDD構造を適用することに問題がなかった。しかしながら、半導体素子の超高集積化に伴って、N-ソ−ス/ドレイン及びPウェルまたはP-ソ−ス/ドレイン及びNウェルとのマ−ジンが1μm以下にまで縮まるに至り、NウェルまたはPウェルが0.15μmほどミスアラインされた場合においても、半導体素子の動作に好ましくない影響を及ぼすようになってきた。

0014

0015

素子間の分離距離の縮小による素子の誤動作図3A及び3B、図4A及び4Bを参照しながら説明する。

発明の効果

0015

0016

図3Aは、CMOSトランジスタのN-ソ−ス/ドレインとNウェルとの連結に起因する素子の誤動作を説明するための断面図であり、図3Bは、図3Aの一部を拡大した図である。

図面の簡単な説明

0016

--

0017

NMOSトランジスタのN-ソ−ス/ドレイン12に注入されているN型の不純物またはNウェル6に注入されているN型の不純物が、後続の熱工程により側面に拡散されてN-ソ−ス/ドレイン12とNウェル6とが接するようになる。これをさらに詳しく説明する。

0017

0018

N-ソ−ス/ドレイン12の不純物の濃度が2.0×1013イオン/cm2、注入エネルギ−が30keVであると仮定すると、N-ソ−ス/ドレインの形成後に850℃でアニーリングを施すと、N-ソ−ス/ドレイン内の不純物の拡散の長さは0.25μm程度となる。したがって、素子間の分離距離L(図1参照)が1.0μmの場合は、この拡散により工程マ−ジンの1/4が占められる。また、Nウェル6が2.0×1013イオン/cm2の濃度で注入されている場合は、Nウェル6に注入されている不純物も後続の熱工程により0.25μm程度拡散される。したがって、N-ソ−ス/ドレイン12とNウェル6の不純物との両方が拡散される場合は、その拡散の長さが0.5μmとなり、N-ソ−ス/ドレイン12とNウェル6は相互に接する。

0018

0019

このとき、CMOSトランジスタの動作を見ると、N-ドレインが出力端子VOUTであり、Nウェルにウェルバイアス印加するN+領域の電圧がVDDであると仮定すると、出力電圧VOUT はVDDと同一電位になり、誤動作が発生する。

0019

0020

図4Aは、CMOSトランジスタのP+ソ−ス/ドレインのミスアラインによる素子の誤動作を説明するための断面図であり、図4Bは、図4Aの一部を拡大した図である。

0020

0021

図4A及び図4Bに示すように、N型のイオンが低濃度でNMOS及びPMOSトランジスタの全面に注入された状態で、P+ソ−ス/ドレインを形成するためにP型のイオンを高濃度で注入する場合を考えると、ミスアラインによりP型のイオンがN型のイオンを完全に補償しない現象が発生する。この場合、配線層を形成した後に電圧を印加すると、残存するN-ソ−ス/ドレイン12がNウェル6と接することにより、NMOSトランジスタの逆バイアス電圧VBBがPMOSトランジスタのVDDと導通する。

0021

0022

半導体素子の高集積化の初期の過程では、このようなミスアラインは問題とならなかったが、半導体素子の寸法の縮小に伴って、P+領域のミスアラインが0.1μm程度発生した場合においても素子の誤動作が生じて素子の信頼性を低下させる。

0022

0023

本発明の1つの目的は、素子間の分離距離の縮小による素子の誤動作を防止すると共にコンタクトマ−ジンを確保した構造のCMOSトランジスタを提供することにある。また、本発明の他の目的は、該CMOSトランジスタに好適な製造方法を提供することにある。

0023

0024

上記目的を達成するために本発明によるCMOSトランジスタは、半導体基板に形成されたNウェル及びPウェルと、前記半導体基板上にゲ−ト絶縁膜を介して形成されたゲ−トと、前記ゲ−トの両側のウェル内に形成されたソ−ス/ドレインとをそれぞれ備えるNMOS及びPMOSトラジスタと、前記NMOS及びPMOSトランジスタのソ−ス/ドレインの上部に形成され、前記ソ−ス/ドレインと配線層とを連結するためのコンタクトホ−ルと、前記NMOS及びPMOSトランジスタのソ−ス/ドレインのうち少なくともいずれか一つに、その上部に形成されたコンタクトホ−ルに自己整合され、そのソ−ス/ドレインと反対の導電型を有する第1不純物層を備えることを特徴とする。

0024

0025

前記第1不純物層は、NMOSトランジスタのソ−ス/ドレイン内に形成されているP-不純物層であり、前記NMOSトランジスタのソ−ス/ドレインは、前記ゲ−トから見てN-、N+、P-の順序に不純物が形成され、前記第1不純物層が前記N-不純物層を完全に取り囲むように形成されることが望ましい。この際、前記N-不純物層は1.0×1013〜5.0×1013イオン/cm2の濃度で不純物がド−プされており、前記第1不純物層は前記N-不純物層の1.5倍の濃度で不純物がド−プされていることが望ましい。

0025

0026

前記他の目的を達成するために本発明によるCMOSトランジスタの製造方法は、半導体基板に活性領域及び非活性領域を限定する素子分離膜を形成する段階と、前記半導体基板にNウェル及びPウェルを形成する段階と、前記Nウェル及びPウェルの上にゲ−ト絶縁膜を介在するゲ−ト電極を形成する段階と、前記ゲ−ト電極の両側のNウェル及びPウェルの内にN型及びP型のソ−ス/ドレインをそれぞれ形成する段階と、結果物上に層間絶縁膜を形成する段階と、前記ソ−ス/ドレインの上部に形成された前記層間絶縁膜を食刻してソ−ス/ドレインと配線層とを連結するコンタクトホ−ルを形成する段階と、前記コンタクトホ−ルを通して不純物イオンを注入することにより前記NMOS及びPMOSトランジスタのソ−ス/ドレインのうち少なくともいずれか一つの領域に、そのソ−ス/ドレインと反対の導電型を有する第1不純物層を形成する段階とを含むことを特徴とする。

0026

0027

本発明の好適な実施の形態に拠れば、前記ゲ−ト電極を形成する段階の後に、前記ゲ−ト電極をマスクとして用いて前記半導体基板の全面にN型の不純物を1.0×1013イオン/cm2〜5.0×1013イオン/cm2の濃度で注入する段階をさらに含むことが望ましい。

0027

0028

そして、前記第1不純物層を形成するための不純物イオンは1.0×1013イオン/cm2〜1.0×1015イオン/cm2の濃度で注入することが望ましい。

0028

0029

前記第1不純物層を形成する段階において、前記コンタクトホ−ルを通して前記結果物上の全面に不純物イオンを注入するか、写真食刻工程によりNMOSまたはPMOS領域を限定した後に、その限定されたNMOSまたはPMOS領域にのみ当該領域と反対の導電型の不純物を注入することを特徴とする。

0029

0030

そして、前記不純物イオンを注入する段階の後に、450〜900℃程度の温度で高速熱処理工程またはアニリングを施す段階をさらに含むことが望ましい。

0030

0031

0032

図1通常のCMOSトランジスタの概略レイアウトである。
図2A 従来のCMOSトランジスタの製造方法を説明するための断面図である。
図2B 従来のCMOSトランジスタの製造方法を説明するための断面図である。
図2C 従来のCMOSトランジスタの製造方法を説明するための断面図である。
図2D 従来のCMOSトランジスタの製造方法を説明するための断面図である。
図3A CMOSトランジスタのN-ソ−ス/ドレインとNウェルとが連結されることによる素子の誤動作を説明するための図である。
図3図3Aの一部を拡大した図である。
図4A CMOSトランジスタのP+ソ−ス/ドレインのミスアラインによる素子の誤動作を説明するための図である。
図4図4Aの一部を拡大した図である。
図5本発明の好適な実施の形態に係るCMOSトランジスタの構造を示す断面図である。
図6図5の一部を拡大した図である。
図7A 本発明の好適な実施の形態に係るCMOSトランジスタの製造方法を説明するための断面図である。
図7B 本発明の好適な実施の形態に係るCMOSトランジスタの製造方法を説明するための断面図である。
図7C 本発明の好適な実施の形態に係るCMOSトランジスタの製造方法を説明するための断面図である。
図7D 本発明の好適な実施の形態に係るCMOSトランジスタの製造方法を説明するための断面図である。
図7E 本発明の好適な実施の形態に係るCMOSトランジスタの製造方法を説明するための断面図である。
図7F 本発明の好適な実施の形態に係るCMOSトランジスタの製造方法を説明するための断面図である。

0033

2半導体基板
フィールド酸化膜
5Pウェル
6 Nウェル
10ゲート電極
12 N-ソ−ス/ドレイン
14 N-ソ−ス/ドレイン
16絶縁層
18 N+ソ−ス/ドレイン
19 P+ソ−ス/ドレイン
20層間絶縁層
24配線層
52フィ−ルド酸化膜
54 Pウェル
56 Nウェル
58ゲート絶縁膜
60 ゲート電極
62ゲート
64 N-ソ−ス/ドレイン
66 層間絶縁層
68 第1フォトレジストパタ−ン
70 N+ソ−ス/ドレイン
72 第2フォトレジストパタ−ン
74 P+ソ−ス/ドレイン
76 層間絶縁層
78コンタクトホール
80 P-プラグ
82 配線層
100 半導体基板

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