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技術 タイミング回路

出願人 沖電気工業株式会社
発明者 上原英敬
出願日 1996年6月28日 (25年2ヶ月経過) 出願番号 1996-169904
公開日 1998年1月23日 (23年7ヶ月経過) 公開番号 1998-022796
状態 特許登録済
技術分野 電子時計 静的メモリのアクセス制御 パルスの操作
主要キーワード グリッチノイズ Nチャネル 電位供給 RC遅延 入力NAND回路 放電経路 タイミング回路 NMOS
関連する未来課題
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この項目の情報は公開日時点(1998年1月23日)のものです。
また、この項目は機械的に抽出しているため、正しく解析できていない場合があります

図面 (9)

課題

通常のパルス幅を有する信号が入力された場合は、増幅されたパルス幅を有する信号を出力するタイミング回路において、パルス幅の小さいグリッチノイズが入力された場合は、そのパルス幅に対応した波形を有する信号を出力させる。

解決手段

タイミング回路を、入力端子にその入力部が接続された第1の遅延回路と、前記第1の遅延回路にその第1の入力端子が接続され、前記入端子にその第2の入力端子が接続された第1のNAND回路と、前記NAND回路の出力部にその入力部が接続された第2の遅延回路と、前記入力端子にその入力部が接続されたインバータと、前記第2の遅延回路の出力部にその第1の入力端子が接続され、前記インバータの出力部にその第2の入力端子が接続された第2のNAND回路とで構成した。

概要

背景

従来のタイミング回路には、入力端子に接続されたインバータと、このインバータの出力部に接続されたRC遅延回路と、このRC遅延回路の出力部と先のインバータの出力部とにその入力部が接続された2入力NAND回路とを有するものがあった。この回路の出力信号は、入力信号のLからHへの変化に対応して即座にLからHへ変化し、入力信号のHからLへの変化から一定期間後HからLへ変化する。つまり、入力信号のパルス幅よりも広いパルス幅を有する出力信号を出力する。

概要

通常のパルス幅を有する信号が入力された場合は、増幅されたパルス幅を有する信号を出力するタイミング回路において、パルス幅の小さいグリッチノイズが入力された場合は、そのパルス幅に対応した波形を有する信号を出力させる。

タイミング回路を、入力端子にその入力部が接続された第1の遅延回路と、前記第1の遅延回路にその第1の入力端子が接続され、前記入端子にその第2の入力端子が接続された第1のNAND回路と、前記NAND回路の出力部にその入力部が接続された第2の遅延回路と、前記入力端子にその入力部が接続されたインバータと、前記第2の遅延回路の出力部にその第1の入力端子が接続され、前記インバータの出力部にその第2の入力端子が接続された第2のNAND回路とで構成した。

目的

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

入力端子と、入力端子にその入力部が接続された第1の遅延回路と、前記第1の遅延回路にその第1の入力端子が接続され、前記入端子にその第2の入力端子が接続された第1のNAND回路と、前記NAND回路の出力部にその入力部が接続された第2の遅延回路と、前記入力端子にその入力部が接続されたインバータと、前記第2の遅延回路の出力部にその第1の入力端子が接続され、前記インバータの出力部にその第2の入力端子が接続された第2のNAND回路と、を有することを特徴とするタイミング回路

請求項2

前記第1の遅延回路は、その入力部に入力される信号の第1の論理レベルから第2の論理レベルに変化に対応して第1の論理レベルから第2の論理レベルに変化する出力信号を出力し、その入力部に入力される信号の第2の論理レベルから第1の論理レベルに変化に対応して第2の論理レベルから第1の論理レベルに変化する出力信号を一定期間後に出力することを特徴とする請求項1記載のタイミング回路。

請求項3

前記第1の遅延回路は、電源電位供給部とその出力部との間に接続されたPチャネル型MOSトランジスタと、その出力部と接地電位供給部との間に直列に接続された抵抗およびNチャネルMOSトランジスタとを有する第1のインバータと、前記インバータの出力部と接地電位供給部との間に接続されたコンデンサと、前記インバータの出力部に接続された第2のインバータと、を有することを特徴とする請求項1記載のタイミング回路。

請求項4

入力端子と、入力端子にその入力部が接続された第1の遅延回路と、前記第1の遅延回路にその第1の入力端子が接続され、前記入力端子にその第2の入力端子が接続された第1のNOR回路と、前記第1のNOR回路の出力部にその入力部が接続された第2の遅延回路と、前記入力端子にその入力部が接続されたインバータと、前記第2の遅延回路の出力部にその第1の入力端子が接続され、前記インバータの出力部にその第2の入力端子が接続された第2のNOR回路と、を有することを特徴とするタイミング回路。

請求項5

前記第1の遅延回路は、その入力部に入力される信号の第1の論理レベルから第2の論理レベルに変化に対応して第1の論理レベルから第2の論理レベルに変化する出力信号を出力し、その入力部に入力される信号の第2の論理レベルから第1の論理レベルに変化に対応して第2の論理レベルから第1の論理レベルに変化する出力信号を一定期間後に出力することを特徴とする請求項4記載のタイミング回路。

請求項6

前記第1の遅延回路は、電源電位供給部とその出力部との間に直列に接続されたPチャネル型MOSトランジスタおよび抵抗と、その出力部と接地電位供給部との間に接続されたNチャネル型MOSトランジスタとを有する第1のインバータと、前記インバータの出力部と電源電位供給部との間に接続されたコンデンサと、前記インバータの出力部に接続された第2のインバータと、を有することを特徴とする請求項4記載のタイミング回路。

技術分野

0001

本発明は、DRAM等に使用されるタイミング回路に関するものである。

背景技術

0002

従来のタイミング回路には、入力端子に接続されたインバータと、このインバータの出力部に接続されたRC遅延回路と、このRC遅延回路の出力部と先のインバータの出力部とにその入力部が接続された2入力NAND回路とを有するものがあった。この回路の出力信号は、入力信号のLからHへの変化に対応して即座にLからHへ変化し、入力信号のHからLへの変化から一定期間後HからLへ変化する。つまり、入力信号のパルス幅よりも広いパルス幅を有する出力信号を出力する。

発明が解決しようとする課題

0003

しかしながら、後ほど詳細に説明するが、従来のタイミング回路では、入力端子にグリッチノイズが入力された場合も、グリッチノイズのHからLへの変化から一定期間後HからLへ変化する信号を出力してしまう。つまり、グリッチノイズのパルス幅も広げる動作をしてしまう。従って、この出力信号が入力される回路において誤動作を引き起こす恐れがあった。

課題を解決するための手段

0004

本願発明のタイミング回路は、入力端子と、入力端子にその入力部が接続された第1の遅延回路と、前記第1の遅延回路にその第1の入力端子が接続され、前記入端子にその第2の入力端子が接続された第1のNAND回路と、前記NAND回路の出力部にその入力部が接続された第2の遅延回路と、前記入力端子にその入力部が接続されたインバータと、前記第2の遅延回路の出力部にその第1の入力端子が接続され、前記インバータの出力部にその第2の入力端子が接続された第2のNAND回路と、を有する。

0005

図1は、本発明の第1の実施の形態を示す回路図である。

0006

図1の回路は、2つのRC遅延回路12、13と2つのNAND回路11、15とインバータ14を有する。

0007

第1のRC遅延回路12には、入力信号INが入力され、このRC遅延回路12の出力部は、第1のNAND回路11の第1の入力端子に接続される。この第1のNAND回路11の第2の入力端子には、入力信号INが入力され、NAND回路11の出力端子は、第2のRC遅延回路13の入力部に接続されている。このRC遅延回路13の出力部は、第2のNAND回路15の第1の入力端子に接続され、この第2のNAND回路15の第2の入力端子には入力信号INのインバータ14による反転信号が入力される。

0008

図1のRC遅延回路12、13は、図2に示す回路構成で、第1のインバータ21、第2のインバータおよび第1のインバータの出力部と接地電位GNDとの間に接続されたコンデンサ22とを有する。

0009

この第1のインバータ21は、電源電位とその出力部との間に接続されたPMOSと、その出力部と接地電位との間に直列に接続された抵抗RとNMOSとを有している。

0010

次に、このRC遅延回路の動作を説明する。1)入力信号inがHレベルからLレベルに変化する場合、インバータ21のPMOSがオン状態となり電源電位からノード1(インバータ21の出力部)に電位が供給される。従って、コンデンサ22が充電される。ここで、このPMOSの電位供給能力が大きく設定されているためキャパシタ22は即座に充電される。このコンデンサ22が充電された後は、ノード1の電位レベルはHレベルとなり、出力信号outはLレベルとなる。2)入力信号inがLレベルからHレベルに変化すると、インバータ21のNMOSがオン状態となる。従って、コンデンサに蓄積された電荷が抵抗RおよびNMOSを介してGNDに放電される。しかしながら、この場合、放電経路に抵抗Rを有するため、放電が徐々に行われる。従って、ノード1の電位は徐々に低下し、その電位がインバータ23のしきい値を越えるとインバータ23はHレベルを出力する。つまり、出力信号outは、入力信号inのLレベルからHレベルへの変化から一定の期間後に、LレベルからHレベルに変化する。

0011

次に、図1の回路の動作を図3タイミングチャートを用いて説明するが、図1の回路の効果を分かりやすくするために、まず、比較のための回路の構成および動作を説明する。

0012

図4は比較のための回路図である。

0013

図4の回路は、RC遅延回路42とNAND回路43とインバータ41を有する。

0014

インバータ41には入力信号INが入力され、このインバータ41の出力はRC遅延回路42に入力される。このRC遅延回路42の出力部とインバータ41の出力部は、NAND回路43の第1および第2の入力端子にそれぞれ入力される。RC遅延回路42の構成は図2の回路と同じであるためその説明を省略する。

0015

図5は、図4の回路のタイミングチャート図である。

0016

なお、ここでは説明を簡単にするために、1個のインバータによる遅延時間等は考慮していない。

0017

図5(a)で示すような、時刻t1にLレベルからHレベルに変化し、所望の期間(t1−2)Hレベルを維持した後、HレベルからLレベルに変化する入力信号INが入力された場合について説明する。符号t1−2は、時刻t1からt2までの期間を示す。

0018

入力信号INのLレベルからHレベルへの変化(時刻t1)に応答して、ノード1(インバータ41の出力部)の電位はHレベルからLレベルへ変化する(図5(a)(b))。ノード1の電位がLレベルになると、出力信号OUTは、Hレベルとなる(図5(e))。一方、ノード1の電位がLレベルになると、インバータ421を構成するPMOSがオン状態となり、ノード2の電位がHレベルとなる。ここで、このPMOSの電位供給能力が大きく設定されているためコンデンサ422は即座に充電される(図5(c))。ノード2の電位がHレベルの時、インバータ423の出力信号は、Lレベルとなる(図5(d))。

0019

次に、入力信号INが所望の期間(t1ー2)Hレベルを維持した後、HレベルからLレベルへ変化(時刻t2)すると、インバータ421のNMOSがオン状態となり、コンデンサに蓄積された電荷が抵抗RおよびNMOSを介してGNDに徐々に放電される。従って、ノード2の電位は徐々に低下し(図5(c))、その電位がインバータ423のしきい値を越える(時刻t3)とインバータ423はHレベルを出力する(図5(d))。従って、出力信号OUTは、Lレベルとなる(図5(e))。

0020

しかしながら、グリッチノイズが発生した場合、入力信号はHレベルの期間(期間t4−5)が短い信号となる。この場合、入力信号INのLレベルからHレベルへの変化(時刻t4)に応答して、ノード1の電位はHレベルからLレベルへ変化する(図5(f)(g))。ノード1の電位がLレベルになると、ノード2の電位がHレベルとなる(図5(h))。ノード2の電位がHレベルの時、インバータ423の出力信号は、Lレベルとなり(図5(i))、出力信号OUTはHレベルとなる(図5(j))。

0021

次に、入力信号INがHレベルからLレベルへ変化(時刻t5)すると、インバータ421のNMOSがオン状態となり、コンデンサ422に蓄積された電荷が抵抗RおよびNMOSを介してGNDに徐々に放電される。従って、ノード2の電位は徐々に低下し(図5(i))、その電位がインバータ423のしきい値を越える(時刻t6)とインバータ423はHレベルを出力する(図5(i))。従って、出力信号OUTは、Lレベルとなる(図5(j))。このように、グリッチノイズが発生した場合も、入力信号のパルスの幅(t4ー5)を広げた出力信号(パルス幅:t4ー6)を出力してしまう。

0022

このような出力信号が、他の回路に入力されると所望の動作が行われない恐れがある。

0023

これに対して、図1の回路では、入力信号が所望のパルス幅を有する場合は、出力信号のパルス幅を広げ、グリッチノイズが入力された場合は、パルス幅を広げることなく、このグリッチノイズをそのまま出力する。

0024

以下この図1の動作を図3のタイミングチャートを用いて説明する。

0025

図3(a)で示すような、時刻t1にLレベルからHレベルに変化し、所望の期間(t1ー3)Hレベルを維持した後、HレベルからLレベルに変化する入力信号INが入力された場合について説明する。

0026

ここで、図2を参照しながら詳細に説明したように、RC遅延回路の出力信号は、入力される信号がHレベルからLレベルに変化したのに応答して、即座にHレベルからLレベルに変化するが、入力される信号がLレベルからHレベルに変化した場合は、その出力信号は一定期間後にLレベルからHレベルに変化する。

0027

従って、入力信号INのLレベルからHレベルへの変化(時刻t1)に応答して、一定期間後(期間t1−2)RC遅延回路の出力信号はLレベルからHレベルに変化する。

0028

また、入力信号INのHレベルからLレベルへの変化(時刻t3)に応答して、RC遅延回路の出力信号は即座にHレベルからLレベルに変化する。

0029

つまり、時刻t1までは、入力信号はLレベル、RC遅延回路12の出力はLレベルで、時刻t1からt2までは、入力信号はHレベル、RC遅延回路12の出力はLレベルで、時刻t2からt3までは、入力信号はHレベル、RC遅延回路12の出力はHレベルで、時刻t3以降は、入力信号はLレベル、RC遅延回路の出力はLレベル(図3(a)(b))となる。従って、NAND回路11の出力信号は、時刻t2まではHレベルで、時刻t2からt3まではLレベルで、時刻t3以降はHレベルとなる(図3(c))。

0030

また、RC遅延回路13も入力される信号がLレベルからHレベルに変化した場合は、その出力信号は一定期間後にLレベルからHレベルに変化するので、RC遅延回路の出力信号は、時刻t2から時刻t4(t4>t3)までの間Lレベルを維持する(図3(d))。

0031

一方、インバータ14の出力信号は、時刻t1からt3までの間Lレベルを維持している(図3(e))。従って、出力信号OUTは、時刻t1からt4までの間Hレベルを維持する(図3(f))。

0032

このように、図1の回路は、入力信号のパルス幅(t1ー3)を増幅したパルス幅(t1ー4)を有する信号を出力する。

0033

次に、グリッチノイズが発生した場合について説明する。

0034

この場合入力信号はHレベルの期間(期間t5−t6)が短い信号となる。この場合、入力信号INのLレベルからHレベルへの変化(時刻t5)に応答して、RC遅延回路のノード1の電位はHレベルから徐々に低下し始める(図3(h))。しかしながら、ノード1の電位がインバータ23のしきい値を越える前に入力信号INがHレベルからLレベルへ変化(時刻t6)するため、インバータ23の出力信号(RC遅延回路13の出力信号)はLレベルを維持する(図3(i))。従って、NAND回路11の出力信号は、Hレベルを維持し(図3(j))、RC遅延回路13の出力もHレベルを維持する(図3(k))。

0035

一方、インバータ14の出力は、時刻t5から時刻t6の期間Lレベルとなるため、NAND回路15の出力信号は、時刻t5から時刻t6の期間のみHレベルを維持する。

0036

このように、図1の回路においては、グリッチノイズが発生した場合は、そのノイズのパルス幅(t5ー6)に対応したパルス幅(t5ー6)を有する出力信号を発生させる。従って、次段の回路に、パルス幅の広い信号が入力されず、誤動作を防止することができる。

0037

ここで、RC遅延回路12の遅延時間をあらかじめ設定された入力信号のパルス幅(t1ー3)に対応して設定しておけば、このパルス幅以下のパルスを有する信号はノイズと判断され、出力信号OUTのパルス幅は広がらない。

0038

また、RC遅延回路13の遅延時間は、入力信号のパルス幅をどの程度広げる必要があるかによって適宜設定することができる。

0039

これらRC遅延回路は、図2の回路だけでなく適宜変更が可能である。

0040

図6は、本発明の第2の実施の形態を示す回路図である。

0041

図6の回路は、2つのRC遅延回路62、63と2つのNOR回路61、65とインバータ64を有する。

0042

第1のRC遅延回路62には、入力信号INが入力され、このRC遅延回路12の出力部は、第1のNOR回路61の第1の入力端子に接続される。この第1のNOR回路61の第2の入力端子には、入力信号INが入力され、NOR回路61の出力端子は、第2のRC遅延回路63の入力部に接続されている。このRC遅延回路63の出力部は、第2のNOR回路65の第1の入力端子に接続され、この第2のNOR回路65の第2の入力端子には入力信号INのインバータ64による反転信号が入力される。

0043

図6のRC遅延回路62、63は、図7に示す回路構成で、第1のインバータ71、第2のインバータ72および第1のインバータの出力部と電源電位との間に接続されたコンデンサ72とを有する。

0044

この第1のインバータ72は、電源電位とその出力部との間に直列に接続されたPMOSと抵抗Rと、その出力部と接地電位との間に接続されたNMOSとを有している。

0045

次に、この図7のRC遅延回路は図2の回路と逆の動作を行うため、その動作説明を省略する。

0046

また、図6回路動作を、それぞれ図8の図タイミングチャートに示した。ここで、この図6の回路は、先に詳細に説明した図1の回路とその論理レベルが逆の動作を行うためその動作説明を省略する。

0047

ここで、RC遅延回路12の遅延時間をあらかじめ設定された入力信号のパルス幅に対応して設定しておけば、このパルス幅以下のパルスを有する信号はノイズと判断され、出力信号OUTのパルス幅は広がらない。

0048

また、RC遅延回路13の遅延時間は、入力信号のパルス幅をどの程度広げる必要があるかによって適宜設定することができる。

0049

これらRC遅延回路は、図7の回路だけでなく適宜変更が可能である。

発明の効果

0050

以上、詳細に説明したように、本発明の回路によれば、グリッチノイズが入力された場合は、そのノイズのパルス幅に対応したパルス幅を有する出力信号を出力することができる。従って、次段の回路に、パルス幅の広い信号が入力されず、誤動作を防止することができる。

図面の簡単な説明

0051

図1本発明の第1の実施の形態を示す回路図
図2図1の回路の遅延回路図
図3図1の回路のタイミングチャート
図4比較のための回路図
図5図4の回路のタイミングチャート
図6本発明の第2の実施の形態を示す回路図
図7図6の遅延回路図
図8図6の回路のタイミングチャート

--

0052

RC遅延回路12、13
NAND回路11、15
インバータ14、21、23
コンデンサ22

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