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技術 高抵抗炭化ケイ素層の形成方法および炭化ケイ素半導体装置

出願人 株式会社イオン工学研究所松波弘之木本恒暢
発明者 井上森雄中田俊武松波弘之木本恒暢
出願日 1996年5月10日 (23年10ヶ月経過) 出願番号 1996-115878
公開日 1997年11月25日 (22年3ヶ月経過) 公開番号 1997-301799
状態 特許登録済
技術分野 気相からの単結晶成長 結晶、結晶のための後処理 半導体の電極 絶縁ゲート型電界効果トランジスタ 気相成長(金属層を除く) 再結晶化技術 アニール ダイオード 薄膜トランジスタ 絶縁ゲート型電界効果トランジスタ 再結晶化技術
主要キーワード 高導電領域 界面端 平面接合 常圧CVD法 耐放射性 サンドウィッチ構造 大深度地下 オフ面
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(1997年11月25日)のものです。
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図面 (11)

課題

短時間かつ低コスト高抵抗炭化ケイ素層を形成する方法および高抵抗炭化ケイ素層を用いた炭化ケイ素半導体装置を提供することである。

解決手段

SiC基板21上にBまたはAlが添加されたp型エピタキシャル層を形成する。p型エピタキシャル成長層にn+ −層23,24を所定間隔を隔てて形成するとともにp+ −層26,27を所定間隔を隔てて形成し、p+ −26,27間の領域にn−層28を形成する。n+ −層23,24間の領域はp−層25となる。これらの層23〜28の周囲のエピタキシャル成長層にV+ の注入によりV+ 注入SiC層22を形成する。V+ の注入ドーズ量は、初期のp型エピタキシャル成長層の結晶中に存在するキャリア密度補償するのに十分な量とする。

概要

背景

SiC(炭化ケイ素)はp型およびn型の価電子制御が容易であり、Si(シリコン)やGaAsガリウム砒素)にない数々の優れた物性を有するので、種々の環境で使用可能な半導体装置の材料として注目されている。

SiCは、SiやGaAsに比べて大きなバンドギャップを有するので、高い温度までp型またはn型を維持することができる。したがって、SiCを用いると、高温動作デバイスが実現される。また、絶縁破壊電界が非常に高いので、高耐圧、低損失の大電力デバイスが実現可能である。さらに、電子飽和ドリフト速度が高いので、高周波での高出力動作も可能である。

また、SiCは耐熱性および耐放射性に富んでいるので、原子炉宇宙海洋大深度地下等の過酷な環境で使用できる耐環境デバイスの材料として期待されている。さらに、SiCは不純物ドーピングによりp型およびn型を作製できるので、青色あるいは紫色の光を発光する可視短波長発光デバイスや、紫外線のような短波長光を検知するセンサの材料として有望視されている。

概要

短時間かつ低コスト高抵抗炭化ケイ素層を形成する方法および高抵抗炭化ケイ素層を用いた炭化ケイ素半導体装置を提供することである。

SiC基板21上にBまたはAlが添加されたp型エピタキシャル層を形成する。p型エピタキシャル成長層にn+ −層23,24を所定間隔を隔てて形成するとともにp+ −層26,27を所定間隔を隔てて形成し、p+ −26,27間の領域にn−層28を形成する。n+ −層23,24間の領域はp−層25となる。これらの層23〜28の周囲のエピタキシャル成長層にV+ の注入によりV+ 注入SiC層22を形成する。V+ の注入ドーズ量は、初期のp型エピタキシャル成長層の結晶中に存在するキャリア密度補償するのに十分な量とする。

目的

本発明の目的は、短時間かつ低コストで高抵抗炭化ケイ素層を形成する方法および高抵抗層を有する炭化ケイ素半導体装置を提供することである。

効果

実績

技術文献被引用数
3件
牽制数
11件

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請求項1

炭化ケイ素にその炭化ケイ素のキャリア密度と同程度またはそれ以上の密度遷移金属を添加することにより、前記炭化ケイ素中に高抵抗層を形成することを特徴とする高抵抗炭化ケイ素層形成方法

請求項2

前記遷移金属を添加する領域の炭化ケイ素のキャリア密度は1×1018cm-3以下であることを特徴とする請求項1記載の高抵抗炭化ケイ素層の形成方法。

請求項3

前記遷移金属は、バナジウムクロム、鉄またはニッケルであることを特徴とする請求項1または2記載の高抵抗炭化ケイ素層の形成方法。

請求項4

前記遷移金属の添加をイオン注入により行うことを特徴とする請求項1または2記載の高抵抗炭化ケイ素層の形成方法。

請求項5

前記遷移金属の添加を炭化ケイ素層のエピタキシャル成長中に行うことを特徴とする請求項1または2記載の高抵抗炭化ケイ素層の形成方法。

請求項6

前記遷移金属の添加後、前記炭化ケイ素にアニール処理を施すことを特徴とする請求項1、2、3、4または5記載の高抵抗炭化ケイ素層の形成方法。

請求項7

炭化ケイ素基板上に炭化ケイ素層が形成され、前記炭化ケイ素層中に遷移金属が添加されてなる高抵抗層が選択的に形成されたことを特徴とする炭化ケイ素半導体装置

請求項8

前記遷移金属は、前記炭化ケイ素層のキャリア密度と同程度またはそれ以上の密度で添加されたことを特徴とする請求項7記載の炭化ケイ素半導体装置。

請求項9

前記遷移金属が添加される領域の炭化ケイ素のキャリア密度は1×1018cm-3以下であることを特徴とする請求項7または8記載の炭化ケイ素半導体装置。

請求項10

前記遷移金属は、バナジウム、クロム、鉄またはニッケルであることを特徴とする請求項7、8または9記載の炭化ケイ素半導体装置。

請求項11

前記炭化ケイ素中に第1および第2の高導電領域所定間隔を隔てて形成され、前記高抵抗層が前記第1および第2の高導電領域ならびに前記チャネル領域の側部および下部を囲むように形成されたことを特徴とする請求項7〜10のいずれかに記載の炭化ケイ素半導体装置。

請求項12

前記炭化ケイ素層は第1導電型の第1の層と第2導電型の第2の層とからなる積層構造を含み、前記高抵抗層が前記第1の層と前記第2の層との界面の端部に形成されたことを特徴とする請求項7〜10のいずれかに記載の炭化ケイ素半導体装置。

請求項13

前記炭化ケイ素上に電極が形成され、前記高抵抗層が前記電極の縁部の下部における前記炭化ケイ素層に形成されたことを特徴とする請求項7〜10のいずれかに記載の炭化ケイ素半導体装置。

技術分野

0001

本発明は、高抵抗炭化ケイ素層形成方法および高抵抗炭化ケイ素層を有する炭化ケイ素半導体装置に関する。

背景技術

0002

SiC(炭化ケイ素)はp型およびn型の価電子制御が容易であり、Si(シリコン)やGaAsガリウム砒素)にない数々の優れた物性を有するので、種々の環境で使用可能な半導体装置の材料として注目されている。

0003

SiCは、SiやGaAsに比べて大きなバンドギャップを有するので、高い温度までp型またはn型を維持することができる。したがって、SiCを用いると、高温動作デバイスが実現される。また、絶縁破壊電界が非常に高いので、高耐圧、低損失の大電力デバイスが実現可能である。さらに、電子飽和ドリフト速度が高いので、高周波での高出力動作も可能である。

0004

また、SiCは耐熱性および耐放射性に富んでいるので、原子炉宇宙海洋大深度地下等の過酷な環境で使用できる耐環境デバイスの材料として期待されている。さらに、SiCは不純物ドーピングによりp型およびn型を作製できるので、青色あるいは紫色の光を発光する可視短波長発光デバイスや、紫外線のような短波長光を検知するセンサの材料として有望視されている。

発明が解決しようとする課題

0005

Si系の半導体装置を作製する場合には、素子間の電気的絶縁素子分離)や基板と素子との間の絶縁を行うためにpn接合通常用いられる。しかし、この場合にはリーク電流が比較的大きい、製造プロセスが複雑になる等の問題がある。これを解決するため、最近では所定の層に酸素イオン注入することが行われている。この場合、Si層中にSiO2 層を形成するために、酸素の注入量は1017〜1018cm-2必要となる。この多量の酸素のイオン注入には非常に長い時間を要する。しかも、注入損傷のため、表層Siの結晶性に課題を残している。

0006

SiC半導体装置においても、酸素をイオン注入することにより高抵抗層を形成することが考えられる。しかしながら、Siの場合と同様に、多量の酸素イオン注入により発生した注入損傷により、表面のSiCの結晶性が著しく損なわれることが予想される。また、酸素のイオン注入により高抵抗層を形成する場合、多量の酸素を長時間イオン注入する必要がある。そのため、半導体装置の製造時間が長くなり、製造コストも高くなるという問題がある。

0007

本発明の目的は、短時間かつ低コストで高抵抗炭化ケイ素層を形成する方法および高抵抗層を有する炭化ケイ素半導体装置を提供することである。

0008

第1の発明に係る高抵抗炭化ケイ素の形成方法は、炭化ケイ素にその炭化ケイ素のキャリア密度と同程度またはそれ以上の密度遷移金属を添加することにより、炭化ケイ素中に高抵抗層を形成するものである。

0009

炭化ケイ素に遷移金属を添加すると、炭化ケイ素の禁制帯内にディープベル(深い準位)が形成される。そのディープレベルはトラップ捕獲中心)として働き、そのトラップによりキャリア捕獲が行われる。したがって、炭化ケイ素のキャリア密度と同程度またはそれ以上の密度で遷移金属を添加することにより、実質的なキャリア密度が低減され、より高抵抗の炭化ケイ素層が得られる。

0010

遷移金属を添加する領域の炭化ケイ素のキャリア密度は1×1018cm-3以下であることが好ましい。このように、炭化ケイ素のキャリア密度が低い場合には、遷移金属の添加により形成されるレベルがキャリアを効率良く捕獲することができる。したがって、さらに高抵抗率の炭化ケイ素層が得られ易い。特に、キャリア密度が1013〜1017cm-3である場合に実用的な高抵抗層が得られる。

0011

遷移金属は、バナジウムクロム、鉄またはニッケルであってもよい。また、遷移金属の添加をイオン注入により行ってもよい。この場合、少ない注入量で高抵抗炭化ケイ素層を形成することができる。さらに、遷移金属の添加を炭化ケイ素層のエピタキシャル成長中に行ってもよい。この場合、炭化ケイ素層の成長過程で高抵抗炭化ケイ素層を形成することができる。

0012

特に、遷移金属の添加後、炭化ケイ素にアニール処理を施すことが好ましい。これにより、炭化ケイ素の結晶性を容易にほぼ完全に回復させることができる。その結果、より高抵抗の炭化ケイ素が得られる。

0013

第2の発明に係る炭化ケイ素半導体装置は、炭化ケイ素基板上に炭化ケイ素層が形成され、炭化ケイ素層中に遷移金属が添加されてなる高抵抗層が選択的に形成されたものである。

0014

その炭化ケイ素半導体装置においては、炭化ケイ素層中に少量の遷移金属を添加することにより高抵抗層が選択的に形成されているので、製造が容易であり、短時間にかつ低コストで製造することができる。この高抵抗層は、素子分離や素子と基板との間の分離に用いることができる。また、高抵抗層により表面、界面または接合端部の電界集中を緩和し、高耐圧を得ることができる。さらに、高抵抗層をマイクロ波等の高周波動作における寄生インピーダンスの低減のために用いることができる。

0015

特に、遷移金属が、炭化ケイ素層のキャリア密度と同程度またはそれ以上の密度で添加されることが好ましい。それにより、炭化ケイ素層中のキャリアが遷移金属により形成されたディープレベルに捕獲されるので、より高い抵抗値を有する高抵抗層が形成される。

0016

遷移金属が添加される炭化ケイ素のキャリア密度が1×1018cm-3以下であることが好ましい。このように、炭化ケイ素のキャリア密度が低い場合には、遷移金属の添加により形成されるディープレベルがキャリアを効率良く捕獲することができる。したがって、さらに高抵抗率の高抵抗層が得られ易い。特に、キャリア密度が1013〜1017cm-3である場合に実用的な高抵抗層が得られる。遷移金属はバナジウム、クロム、鉄またはニッケルであってもよい。

0017

炭化ケイ素中に第1および第2の高導電領域所定間隔を隔てて形成され、第1および第2の高導電領域間にチャネル領域が形成され、高抵抗層が第1および第2の高導電領域ならびにチャネル領域の側部および下部を囲むように形成されてもよい。これにより、高抵抗層が素子分離膜として働くとともに、活性な素子を炭化ケイ素基板から分離することにより寄生インピーダンスを低減させる。

0018

炭化ケイ素層が第1導電型の第1の層と第2導電型の第2の層とからなる積層構造を含み、高抵抗層が第1の層と第2の層との界面の端部に形成されてもよい。これにより、高電界が発生する接合界面端部の電界集中が高抵抗層により緩和される。

0019

炭化ケイ素層上に電極が形成され、高抵抗層が電極の縁部の下部における炭化ケイ素層に形成されてもよい。これにより、電極端部の電界集中が高抵抗層により緩和され、高耐圧が得られる。

発明を実施するための最良の形態

0020

以下、本発明の実施例を図面を参照しながら詳細に説明する。本実施例では、図1および図2に示すメサ型サンドウィッチ構造のp型SiC試料およびn型SiC試料を作製し、V+ (バナジウムイオン)注入による高抵抗層の形成を行った。なお、以下の説明では、次の(数1)に示す結晶軸の方向および結晶面をそれぞれ〈11-20〉および{11-20}と表す。

0021

0022

まず、図1を参照しながらp型SiC試料の作製方法を説明する。図1(a)において、p−基板1として例えば昇華法により作製されたp型6H−SiCウエハを用いる。p−基板1の(0001)Si面から〈11-2 0〉方向に3.0°傾斜した面(オフ面)上に、膜厚1μmのp−バッファ層2、膜厚1μmのp−層3および膜厚0.15μmのp+ −コンタクト層4を順に形成する。形成方法としては、SiH4 、C3 H8 およびH2 の混合ガスを用いた常圧CVD法化学的気相成長法)を用いる。基板温度は1500℃であり、成長速度は2.5μm/時間である。

0023

このとき、B2 H6 添加によるB(ボロン)のドーピングを行う。p−バッファ層2、p−層3およびp+ −コンタクト層4のアクセプタ密度は、それぞれ2×1017cm-3、4×1016cm-3および2×1018cm-3である。なお、p−基板1のアクセプタ密度は1〜3×1018cm-3である。

0024

次に、イオン注入装置を用いて51V+ を室温で2段階に注入することによりp−層3中にV+ 注入SiC層5を形成する。V+ の原料VCl4 である。まず、400keVの加速エネルギーで3.0×1012cm-2の51V+ を注入した後、300keVの加速エネルギーで2.1×1012cm-2の51V+ を注入する。トータルドーズ量は5.1×1012cm-2であり、V+ 注入SiC層5の厚さは0.3〜0.4μmである。

0025

上記のようにして作製されたSiC試料をグラファイトサセプタ上に装着し、1気圧のAr(アルゴン雰囲気中で400kHzの高周波誘導加熱により1200℃または1500℃で30分間のアニール処理を行う。なお、高周波誘導加熱によるアニールの代わりに、通常の電気炉によるアニール、レーザアニール等の他のアニール方法を用いてもよい。

0026

その後、図1(b)に示すように、CF4 およびO2 の混合ガスを用いたRIE法反応性イオンエッチング法)によりp+ −コンタクト層4、p−層3およびp−バッファ層2を2μmの深さまでエッチングし、メサ型サンドウィッチ構造を作製する。反応ガスの圧力は300mTorrであり、高周波電力は150Wである。

0027

次いで、乾燥酸素雰囲気中で1100℃の熱酸化を4時間行うことによりp−バッファ層2の上面およびメサ部の上面および側面にSiO2 膜6を形成する。最後に、p+ −コンタクト層4の上面のSiO2 膜6を除去した後、真空蒸着法によりp+ −コンタクト層4上に膜厚約500nmのAl/Ti電極7を形成するとともに、p−基板1の裏面に真空蒸着法により膜厚約500nmのAl/Ti電極8を形成する。このようにして、p型SiC試料Aが作製される。

0028

次に、図2を参照しながらn型SiC試料の作製方法を説明する。図2(a)において、n−基板11として例えば昇華法により作製されたn型6H−SiCウエハを用いる。n−基板11の(0001)Si面から〈11-2 0〉方向に3.0°傾斜した面(オフ面)上に、膜厚1μmのn−バッファ層12、膜厚1μmのn−層13および膜厚0.15μmのn+ −コンタクト層14を順に形成する。形成方法としては、SiH4 、C3 H8 およびH2 の混合ガスを用いた常圧CVD法(化学的気相成長法)を用いる。基板温度は1500℃であり、成長速度は2.5μm/時間である。

0029

このとき、N2 添加によるN(窒素)のドーピングを行う。n−バッファ層12、n−層13およびn+ −コンタクト層14のドナー密度は、それぞれ2×1017cm-3、4×1016cm-3および2×1018cm-3である。なお、n−基板11のドナー密度は1〜3×1018cm-3である。

0030

次に、イオン注入装置を用いて51V+ を室温で2段階に注入することによりn−層13中にV+ 注入SiC層15を形成する。注入方法注入条件およびドーズ量は図1のp型SiC試料Aの場合と同様である。

0031

上記のようにして作製されたSiC試料をグラファイトサセプタ上に装着し、1気圧のAr(アルゴン)雰囲気中で400kHzの高周波誘導加熱により1200℃または1500℃で30分間のアニール処理を行う。なお、高周波誘導加熱によるアニールの代わりに、通常の電気炉によるアニール、レーザアニール等の他のアニール方法を用いてもよい。

0032

その後、図2(b)に示すように、RIE法によりn+ −コンタクト層14、n−層13およびn−バッファ層12を2μmの深さまでエッチングし、メサ型サンドウィッチ構造を作製する。エッチング条件は、図1のp型SiC試料Aの場合と同様である。

0033

次いで、図1のp型SiC試料Aと同様にして、n−バッファ層12の上面およびメサ部の上面および側面にSiO2 膜16を形成する。最後に、n+ −コンタクト層14の上面のSiO2 膜16を除去した後、真空蒸着法によりn+ −コンタクト層14上に膜厚約500nmのAl/Ti電極17を形成するとともに、n−基板11の裏面に真空蒸着法により膜厚約500nmのAl/Ti電極18を形成する。このようにして、n型SiC試料Bが作製される。

0034

p型SiC試料Aおよびn型SiC試料BならびにV+ が注入されていないp型SiC試料およびn型SiC試料(以下、未注入試料と呼ぶ。)について電流−電圧特性を測定した。

0035

図3はp型SiC試料Aおよびp型未注入試料の電流−電圧特性の測定結果を示す図であり、図4はn型SiC試料Bおよびn型未注入試料の電流−電圧特性の測定結果を示す図である。

0036

図3の結果から、1200℃または1500℃でアニール処理が施されたp型SiC試料Aでは、p型未注入試料に比べて抵抗率が著しく高くなっていることがわかる。1200℃のアニール処理を施した場合には、抵抗率が1×1012〜2×1013Ωcmとなり、1500℃のアニール処理を施した場合には、2×1012〜4×1012Ωcmとなっている。

0037

また、図4の結果から、1200℃または1500℃でアニール処理が施されたn型SiC試料Bでは、n型未注入試料に比べて抵抗率が著しく高くなっていることがわかる。1200℃のアニール処理を施した場合には抵抗率が3×105 〜2×106 Ωcmとなり、1500℃のアニール処理を施した場合には、抵抗率が1×106 〜4×107 Ωcmとなっている。

0038

上記の結果は、Vの添加によりSiCの禁制帯中にディープレベルが形成されたことによるものと考えられる。このようなディープレベルはトラップとして働くため、キャリアの捕獲が起こる。その結果、実質的なキャリア密度が低減され、キャリア密度の低いSiCが得られる。したがって、V+注入SiC層5,15は高抵抗層となる。

0039

なお、6H−SiCのバンドギャップは室温で3.0eVである。p型6H−SiC中のVのドナー準位は1.4eV、n型6H−SiC中のVのアクセプタ準位は0.7eVであり、バンドキャップ中の深いエネルギー準位に位置するトラップとなる。室温で約3.3eVのバンドキャップを有する4H−SiCでも同様にバナジウムは深いトラップを形成する。

0040

SiやSiC層中にSiO2 層を形成するために必要な酸素の注入量は1017〜1018cm-2であるのに対し、SiC中に高抵抗層を形成するために必要なV+ の注入量は1012cm-2と極めて少量となり、したがって、注入時間は数十秒程度と非常に短い。また、注入量が少ないため、注入損傷も小さくアニールによる結晶性の回復が容易である。

0041

このように、短時間かつ少量のV+ の注入によりSiC中に高抵抗層が形成されることがわかる。この高抵抗層を半導体装置の素子分離や基板と素子との間の分離に用いる場合には、高抵抗層の抵抗値が106 Ωcm以上必要である。

0042

Vを添加するSiC層のキャリア密度は1×1018cm-3以下であることが好ましい。これにより、Vの添加により形成されるディープレベルがキャリアを効率良く捕獲することができるので、より高い抵抗率を有する高抵抗層が得られ易い。なお、図1の例でV+ が注入されるp−層3のキャリア密度および図2の例でV+ が注入されるn−層13のキャリア密度はいずれも4×1016cm-3である。特に、SiC層のキャリア密度が1013〜1017cm-3であることが実用的な高抵抗層を形成する上で好ましい。

0043

次に、Vの添加により得られる高抵抗SiC層を有する半導体装置の具体例を説明する。図5はV+注入SiC層を用いた完全空乏型CMOSFET相補型金属−酸化膜半導体電界効果トランジスタ)の構造を示す模式的断面図である。以下、図5のCMOSFETの製造方法を説明する。

0044

単結晶SiC基板21上に、BまたはAlが添加されたp型エピタキシャル成長層を形成する。SiC基板21としては、n型またはp型、あるいは半絶縁性のSiC基板を用いる。

0045

SiC基板21上のp型エピタキシャル成長層にN+ の注入によりn+ −層23,24を所定間隔を隔てて形成するとともにAl+ の注入によりp+ −層26,27を所定間隔を隔てて形成し、p+ −層26,27間の領域にN+ の注入によりn−層28を形成する。n+ −層23,24間の領域はp−層25となる。これらの層23〜28の厚さは0.2〜1μmである。n+ −層23,24のドナー密度は1018〜1020cm-3であり、p−層25のアクセプタ密度は1015〜1018cm-3である。また、p+ −層26,27のアクセプタ密度は1018〜1020cm-3であり、n−層28のドナー密度は1015〜1018cm-3である。

0046

次に、これらの層23〜28の周囲におけるp型エピタキシャル成長層にV+の注入によりV+ 注入SiC層22を形成する。V+ の加速エネルギーは200〜2000keV程度とし、注入深さは0.4〜2μm程度とする。また、注入ドーズ量は、初期のp型エピタキシャル成長層の結晶中に存在するキャリア密度を補償するのに十分な量とする。V+ の注入後、1000〜1500℃のアニール処理を行う。

0047

さらに、n+ −層23,24上にそれぞれソース電極29およびドレイン電極30を形成するとともに、p+ −層26,27上にそれぞれソース電極33およびドレイン電極34を形成し、p−層25上に酸化膜31を介してゲート電極32を形成するとともに、n−層28上に酸化膜35を介してゲート電極36を形成する。これらのソース電極29,33およびドレイン電極30,34はAl/Tiにより形成し、900〜1000℃のアニール処理を施す。ゲート電極32,36には多結晶Si、WSiなどを用いる。

0048

このようにして作製された図5の完全空乏型CMOSFETにおいては、高抵抗のV+注入SiC層22が素子分離膜として働く。図6はV+ 注入SiC層を用いたMESFET(金属−半導体電界効果トランジスタ)の構造を示す模式的断面図である。以下、図6のMESFETの製造方法を説明する。

0049

単結晶SiC基板41上に、Nが添加されたn型エピタキシャル成長層42を形成する。SiC基板41としては、n型またはp型、あるいは半絶縁性のSiC基板を用いる。SiC基板41上のn型エピタキシャル成長層に、N+ の注入によりn+ −層43,44を所定間隔を隔てて形成する。n+ −層43,44間の領域はn−層45となる。n+ −層43,44のドナー密度は1018〜1020cm-3であり、n−層45のドナー密度は1015〜1018cm-3である。これらの層43〜44の厚さは0.3〜1μmである。

0050

次に、n+ −層43,44およびn−層45の周囲におけるn型エピタキシャル成長層にV+ を注入することによりV+ 注入SiC層42を形成する。V+ の加速エネルギーは200〜2000keV程度とし、注入深さは0.4〜2μm程度とする。注入ドーズ量は、初期のn型エピタキシャル成長層の結晶中に存在するキャリア密度を補償するのに十分な量とする。V+ の注入後、1000〜1500℃のアニール処理を行う。

0051

さらに、n+ −層43,44上にそれぞれソース電極46およびドレイン電極47を形成し、n−層45上にゲート電極48を形成する。これらのソース電極46およびドレイン電極47はAl/TiやNiにより形成し、900〜1000℃のアニール処理を施す。ゲート電極48はPt,Niなどにより形成する。

0052

このようにして作製された図6のMESFETにおいては、V+注入SiC層42が素子分離膜として働くとともに、活性な素子をSiC基板41から分離することにより寄生インピーダンスを低減させる。

0053

なお、図5および図6FETは以下のようなプロセスを用いても作製することができる。図7図5および図6のFETの製造方法の他の例を示す模式的断面図である。

0054

まず、図7(a)に示すように、単結晶SiC基板81上に、BまたはAlならびにVが添加されたエピタキシャル成長層82を形成する。BまたはAlの添加量は1014〜1017cm-3であり、Vの添加量は1014〜1018cm-3である。

0055

次に、図7(b)に示すように、エピタキシャル成長層82上に、p型またはn型のエピタキシャル成長層83を形成する。図5の例では、エピタキシャル成長層83としてp型エピタキシャル成長層を形成し、図6の例では、エピタキシャル成長層83としてn型エピタキシャル成長層を形成する。エピタキシャル成長の条件は、図5および図6のFETにおける成長条件と同様である。

0056

次に、図7(c)に示すように、エピタキシャル成長層83中に、N+ またはAl+ を注入することによりn+ 型、p+ 型またはn型の領域84,85,86を形成する。

0057

次いで、図7(d)に示すように、エピタキシャル成長層83に選択的にV+を注入することにより高抵抗層83aを形成する。図8はV+ 注入SiC層を用いたpn接合ダイオードの構造の一例を示す模式的断面図である。以下、図8のpn接合ダイオードの製造方法を説明する。

0058

単結晶SiCからなるn+ −基板51上に、Nが添加されたn−層52、およびBまたはAlが添加された膜厚0.5〜1μm程度のp+ −層53をエピタキシャル成長させる。n+ −基板51のドナー密度は1018〜1020cm-3であり、n−層52のドナー密度は1015〜1016cm-3であり、p+ −層53のアクセプタ密度は1018〜1020cm-3である。

0059

次に、p+ −層53の電極形成領域の周囲に、V+ の注入により厚さ約1〜2μmのV+ 注入SiC層54を形成する。V+ の注入条件は、図5のCMOSFETおよび図6のMESFETの場合と同様である。V+ の注入後、1000〜1500℃のアニール処理を行う。

0060

さらに、p+ −層53上にAl/Tiからなるp側電極55を形成し、n+ −基板51の裏面にNiからなるn側電極56を形成する。p側電極55およびn側電極56には900〜1000℃のアニール処理を施す。

0061

このようにして作製された図8のpn接合ダイオードにおいて、V+注入SiC層54は、高電界が発生する接合界面端部の電界集中を緩和するガードリングとして働く。このように、プレーナ構造でも一次元平面接合と同様の高耐圧が得られる。

0062

なお、図8では、p+ /n/n+ −基板の構造を有するpn接合ダイオードを示したが、以下に示すように、n+ /p/p+ −基板の構造を有するpn接合ダイオードの作製でもV+注入は有効である。

0063

図9はV+注入SiC層を用いたpn接合ダイオードの構造の他の例を示す模式的断面図である。以下、図9のpn接合ダイオードの製造方法を説明する。単結晶SiCからなるp+ −基板71上に、BまたはAlが添加されたp−層72、およびNが添加された膜厚0.5〜1μm程度のn+ −層73をエピタキシャル成長させる。p+ −基板71のアクセプタ密度は1018〜1020cm-3であり、p−層72のアクセプタ密度は1015〜1016cm-3であり、n+ −層73のドナー密度は1018〜1020cm-3である。

0064

次に、n+ −層73の電極形成領域の周囲に、V+ の注入により厚さ約1〜2μmのV+ 注入SiC層74を形成する。V+ の注入条件は、図5のCMOSFETおよび図6のMESFETの場合と同様である。V+ の注入を、1000〜1500℃のアニール処理を行う。

0065

さらに、n+ −層73上にNiからなるn側電極75を形成し、p+ −基板71の裏面にAl/Tiからなるp側電極76を形成する。n側電極75およびp側電極76には900〜1000℃のアニール処理を施す。

0066

このようにして作製された図9のpn接合ダイオードにおいても、V+注入SiC層74は、高電界が発生する接合界面端部の電界集中を緩和するガードリングとして働く。

0067

図10はV+注入SiC層を用いたショットキダイオードの構造を示す模式的断面図である。以下、図10のショットキダイオードの製造方法を説明する。n+ −基板61上に、Nが添加されたn−層62をエピタキシャル成長させる。n+ −基板61のドナー密度は1018〜1020cm-3であり、n−層62のドナー密度は1015〜1016cm-3である。

0068

次に、n−層62のショットキ電極形成領域の周囲に、V+ の注入により厚さ0.5〜2μmのV+ 注入SiC層63を形成する。V+ の注入条件は、図5のCMOSFETおよび図6のMESFETの場合と同様である。

0069

さらに、n−層62上にTi、PtまたはNiからなるショットキ電極64を形成し、n+ −基板61の裏面にNiからなるオーミック電極65を形成する。オーミック電極65には900〜1000℃のアニール処理を施すことが望ましい。また、ショットキ電極64に600℃程度のアニール処理を施してもよい。

0070

このようにして作製された図10のショットキダイオードにおいては、V+注入SiC層63によりショットキ電極端部の電界集中が緩和され(エッジターミネーション)、高耐圧が得られる。

0071

なお、図5図10の半導体装置におけるSiC基板21,41およびn+ −基板51,61としては、6H−SiC基板、4H−SiC基板の他、15R−SiC基板または3C−SiC基板を用いることができる。

0072

また、半導体装置のエピタキャル成長層は、単結晶SiC基板の{0001}面から〈11-2 0〉方向に0.2°以上傾斜した面(オフ面)上または単結晶SiC基板の{11-2 0}面上に形成することが好ましい。

0073

上記実施例では、V+ の注入により高抵抗のV+ 注入SiC層を形成しているが、SiC基板上にSiC層をエピタキシャル成長させる際にVを添加することにより高抵抗層を形成してもよい。この場合には、ドーパントガスとしてVCl4 、Cp2 V(C5 H5 −V−C5 H5 )等を用いることができる。

0074

また、上記実施例では、遷移金属としてVを用いているが、Vの代わりに、Cr、Fe、Ni等の他の遷移金属を用いることもできる。

図面の簡単な説明

0075

図1V+注入SiC層の抵抗率の測定に用いるp型SiC試料の作製方法を示す模式的断面図である。
図2V+ 注入SiC層の抵抗率の測定に用いるn型SiC試料の作製方法を示す模式的断面図である。
図3図1のp型SiC試料の電流−電圧特性の測定結果を示す図である。
図4図2のn型SiC試料の電流−電圧特性の測定結果を示す図である。
図5V+ 注入SiC層を用いた完全空乏型CMOSFETの構造を示す模式的断面図である。
図6V+ 注入SiC層を用いたMESFETの構造を示す模式的断面図である。
図7図5および図6のFETの製造方法の他の例を示す模式的断面図である。
図8V+ 注入SiC層を用いたpn接合ダイオードの構造の一例を示す模式的断面図である。
図9V+ 注入SiC層を用いたpn接合ダイオードの構造の他の例を示す模式的断面図である。
図10V+ 注入SiC層を用いたショットキダイオードの構造を示す模式的断面図である。

--

0076

1 p−基板
3 p−層
5 V+注入SiC層
11 n−基板
13 n−層
15 V+ 注入SiC層
21,41,51,61,71SiC基板
22,42,54,63,74 V+ 注入SiC層
23,24,43,44,73 n+ −層
28,45,52,62 n−層
26,27,53 p+ −層
25,72 p−層

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