図面 (/)

技術 半導体集積回路のエレクトロマイグレーション信頼性検証方法及びその装置

出願人 日本電気株式会社
発明者 村井修三
出願日 1996年4月26日 (24年9ヶ月経過) 出願番号 1996-131125
公開日 1997年11月11日 (23年3ヶ月経過) 公開番号 1997-293765
状態 拒絶査定
技術分野 本体に特徴のある半導体装置 半導体等の試験・測定 CAD MOSIC,バイポーラ・MOSIC 半導体集積回路
主要キーワード 被検証対象 負荷方向 レイアウトデザイン 容量計算 ピーク電流密度 アイトリプルイー 平均電流密度 被検証回路
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(1997年11月11日)のものです。
また、この項目は機械的に抽出しているため、正しく解析できていない場合があります

図面 (7)

課題

被検証対象となるCMOS半導体集積回路に対して、瞬間的な高い電流密度振幅の大きいパルス)によって一気に進行するエレクトロマイグレーションが問題となる可能性のある箇所を検出する。

解決手段

被検証対象ネット論理状態を変化させる同ネット中のトランジスタの組み合わせについてトランジスタ構成情報(チャネルタイプチャネル数及びチャネル幅)を検出し、また被検証対象ネットの配線抵抗及び負荷容量を計算する(A1)。次に前記トランジスタ構成情報と被検証対象ネットの配線抵抗及び負荷容量とから、前記組み合わせ毎の被検証対象ネットのピーク電流のうちの最大値を求める(A2)。次にこのピーク電流の最大値と配線形状とから回路配線におけるピーク電流密度を計算する(A3)。次にこのピーク電流密度がエレクトロマイグレーションの設計仕様であるピーク電流密度の制限値満足しているか否かを調べる(A4)。

概要

背景

従来、この種の半導体集積回路エレクトロマイグレーション信頼性検証技術は、エレクトロマイグレーションが問題となり得る箇所を半導体集積回路の設計情報から判定するために用いられている。従来のエレクトロマイグレーション信頼性検証方法の一例が、特開平5−216955号公報に記載されている。この公報に記載されたエレクトロマイグレーション信頼性検証方法は、回路の各所に流れる平均電流に基づいて配線の形状を検証する方法である。先ず、半導体集積回路のキャパシタンス周波数電圧振幅を求め、これらのデータから回路中の各所に流れる平均電流を計算する。更にこの平均電流から、回路の最小線幅がわかるので、回路中でその部分に必要とされる最小線幅を満足していない箇所を調べて、アートワーク上に重ねて表示する。

概要

被検証対象となるCMOS半導体集積回路に対して、瞬間的な高い電流密度振幅の大きいパルス)によって一気に進行するエレクトロマイグレーションが問題となる可能性のある箇所を検出する。

被検証対象ネット論理状態を変化させる同ネット中のトランジスタの組み合わせについてトランジスタ構成情報(チャネルタイプチャネル数及びチャネル幅)を検出し、また被検証対象ネットの配線抵抗及び負荷容量を計算する(A1)。次に前記トランジスタ構成情報と被検証対象ネットの配線抵抗及び負荷容量とから、前記組み合わせ毎の被検証対象ネットのピーク電流のうちの最大値を求める(A2)。次にこのピーク電流の最大値と配線形状とから回路の配線におけるピーク電流密度を計算する(A3)。次にこのピーク電流密度がエレクトロマイグレーションの設計仕様であるピーク電流密度の制限値を満足しているか否かを調べる(A4)。

目的

本発明の目的は、大規模なCMOS半導体集積回路のレイアウト設計がエレクトロマイグレーションの設計仕様であるピーク電流密度の制限を満足しているかどうかを検証できる方法及びその装置を提供することにある。

効果

実績

技術文献被引用数
3件
牽制数
0件

この技術が所属する分野

ライセンス契約や譲渡などの可能性がある特許掲載中! 開放特許随時追加・更新中 詳しくはこちら

請求項1

エレクトロマイグレーション設計仕様であるピーク電流密度の制限に対してCMOSの半導体集積回路設計情報を検証する方法であって、以下のステップ(a)乃至(f)を有することを特徴とする半導体集積回路のエレクトロマイグレーション信頼性検証方法。(a)被検証対象ネット論理状態を変化させるトランジスタの組み合わせについてトランジスタ構成情報を検出する。(b)被検証対象ネットの配線抵抗を計算する。(c)被検証対象ネットの負荷容量を計算する。(d)前記トランジスタ構成情報と前記配線抵抗と前記負荷容量とに基づいて、被検証対象ネットの論理状態を変化させるトランジスタの組み合わせ毎の被検証対象ネットのピーク電流のうちの最大値を求める。(e)前記ピーク電流の最大値と配線形状とに基づいて回路配線におけるピーク電流密度を計算する。(f)前記ピーク電流密度がエレクトロマイグレーションの設計仕様であるピーク電流密度の制限値満足しているか否かを調べる。

請求項2

前記ステップ(d)が、トランジスタ構成情報の種類毎に幾つかの配線抵抗と負荷容量とについて予め求めておいたピーク電流を記憶するピーク電流テーブル記憶部を参照する工程を含むことを特徴とする請求項1記載の半導体集積回路のエレクトロマイグレーション信頼性検証方法。

請求項3

エレクトロマイグレーションの設計仕様であるピーク電流密度の制限に対してCMOSの半導体集積回路の設計情報を検証する装置であって、以下の手段(a)乃至(f)を有することを特徴とする半導体集積回路のエレクトロマイグレーション信頼性検証装置。(a)被検証対象ネットの論理状態を変化させるトランジスタの組み合わせについてトランジスタ構成情報を検出するトランジスタ構成検出手段。(b)被検証対象ネットの配線抵抗を計算する配線抵抗計算手段。(c)被検証対象ネットの負荷容量を計算する負荷容量計算手段。(d)前記トランジスタ構成情報と前記配線抵抗と前記負荷容量とに基づいて、被検証対象ネットの論理状態を変化させるトランジスタの組み合わせ毎の被検証対象ネットのピーク電流のうちの最大値を求めるピーク電流計算手段。(e)前記ピーク電流の最大値と配線形状とに基づいて回路の配線におけるピーク電流密度を計算する電流密度計算手段。(f)前記ピーク電流密度がエレクトロマイグレーションの設計仕様であるピーク電流密度の制限値を満足しているか否かを調べるエラー判定手段。

請求項4

前記ピーク電流計算手段は、トランジスタ構成情報の種類毎に幾つかの配線抵抗と負荷容量とについて予め求めておいたピーク電流を記憶するピーク電流テーブル記憶部を参照して、ピーク電流を求める構成を有することを特徴とする請求項3記載の半導体集積回路のエレクトロマイグレーション信頼性検証装置。

技術分野

0001

本発明は半導体集積回路エレクトロマイグレーション(Electromigration)信頼性検証技術に関し、特にエレクトロマイグレーションの設計仕様であるピーク電流密度の制限に対してCMOS(Complementary Metal Oxide Semiconductor)の半導体集積回路の設計情報を検証するエレクトロマイグレーション信頼性検証方法およびその装置に関する。

背景技術

0002

従来、この種の半導体集積回路のエレクトロマイグレーション信頼性検証技術は、エレクトロマイグレーションが問題となり得る箇所を半導体集積回路の設計情報から判定するために用いられている。従来のエレクトロマイグレーション信頼性検証方法の一例が、特開平5−216955号公報に記載されている。この公報に記載されたエレクトロマイグレーション信頼性検証方法は、回路の各所に流れる平均電流に基づいて配線の形状を検証する方法である。先ず、半導体集積回路のキャパシタンス周波数電圧振幅を求め、これらのデータから回路中の各所に流れる平均電流を計算する。更にこの平均電流から、回路の最小線幅がわかるので、回路中でその部分に必要とされる最小線幅を満足していない箇所を調べて、アートワーク上に重ねて表示する。

発明が解決しようとする課題

0003

従来技術の問題点は、エレクトロマイグレーションの現象平均電流密度のみに依存したかたちを仮定しており、瞬間的な高い電流密度振幅の大きいパルス)によって一気に進行するエレクトロマイグレーションの現象について何ら考慮されていないことである。配線の微細化が進んだ今日の最先端の半導体集積回路においては、瞬間的な高い電流密度(振幅の大きいパルス)によって一気に進行するエレクトロマイグレーションの現象が問題になっており、これを抑制することが、エレクトロマイグレーションに対する信頼性を満足する上で極めて重要になっている。このことは、たとえば、1993年10月、アイトリプルイーエレクトロンデバイスレターズ、第14巻、第10号(IEEE ELECTRON DEVICELETERS,VOL14,NO.10,OCTBER1993)に示されている。瞬間的な高い電流密度(振幅の大きいパルス)によって一気に進行するエレクトロマイグレーションの現象を抑制する為には、回路を流れるピーク電流密度を制限して設計する必要がある。今日の最先端の半導体集積回路におけるエレクトロマイグレーションの設計仕様は、平均電流密度の制限だけでなくピーク電流密度の制限を厳守しなければならないというものとなっている。しかし、従来技術では、設計した半導体集積回路がエレクトロマイグレーションの設計仕様であるピーク電流密度の制限を満足しているかを容易に検証することができない。

0004

本発明の目的は、大規模なCMOS半導体集積回路のレイアウト設計がエレクトロマイグレーションの設計仕様であるピーク電流密度の制限を満足しているかどうかを検証できる方法及びその装置を提供することにある。

課題を解決するための手段

0005

本発明の半導体集積回路のエレクトロマイグレーション信頼性検証方法では、被検証対象ネット論理状態を変化させるトランジスタの組み合わせについてトランジスタ構成情報(実施例にあっては、ONとなるトランジスタのチャネルタイプチャネル接続数及びチャネル幅)を検出すると共に、被検証対象ネットの配線抵抗および負荷容量を計算し、これらから被検証対象ネットの論理状態を変化させるトランジスタの組み合わせ毎の被検証対象ネットのピーク電流のうちの最大値を求める。この際、トランジスタ構成情報の種類毎に幾つかの配線抵抗と負荷容量とについて予め求めておいたピーク電流を記憶するピーク電流テーブル記憶部を用意しておき、これを参照してピーク電流を求めるようにすればピーク電流を高速に求めることができる。次に、このピーク電流の最大値と配線形状とに基づいて回路の配線におけるピーク電流密度を計算し、このピーク電流密度がエレクトロマイグレーションの設計仕様であるピーク電流密度の制限値を満足しているか否かを調べる。

0006

また本発明の半導体集積回路のエレクトロマイグレーション信頼性検証装置は、被検証対象ネットの論理状態を変化させるトランジスタの組み合わせについてトランジスタ構成情報を検出するトランジスタ構成検出手段と、被検証対象ネットの配線抵抗を計算する配線抵抗計算手段と、被検証対象ネットの負荷容量を計算する負荷容量計算手段と、前記トランジスタ構成情報と前記配線抵抗と前記負荷容量とに基づいて、被検証対象ネットの論理状態を変化させるトランジスタの組み合わせ毎の被検証対象ネットのピーク電流のうちの最大値を求めるピーク電流計算手段と、前記ピーク電流の最大値と配線形状とに基づいて回路の配線におけるピーク電流密度を計算する電流密度計算手段と、前記ピーク電流密度がエレクトロマイグレーションの設計仕様であるピーク電流密度の制限値を満足しているか否かを調べるエラー判定手段とを備えている。ここで、本発明の実施例においては、前記ピーク電流計算手段は、トランジスタ構成情報の種類毎に幾つかの配線抵抗と負荷容量とについて予め求めておいたピーク電流を記憶するピーク電流テーブル記憶部を参照して、ピーク電流を求める。このような半導体集積回路のエレクトロマイグレーション信頼性検証装置にあっては、トランジスタ構成検出手段が被検証対象ネットの論理状態を変化させるトランジスタの組み合わせについてトランジスタ構成情報を検出すると共に、配線抵抗計算手段および負荷容量計算手段が被検証対象ネットの配線抵抗および負荷容量を計算し、ピーク電流計算手段がこれらから被検証対象ネットの論理状態を変化させるトランジスタの組み合わせ毎の被検証対象ネットのピーク電流のうちの最大値を求める。そして、電流密度計算手段がこのピーク電流の最大値と配線形状とに基づいて回路の配線におけるピーク電流密度を計算し、エラー判定手段がこのピーク電流密度がエレクトロマイグレーションの設計仕様であるピーク電流密度の制限値を満足しているか否かを調べる。

発明を実施するための最良の形態

0007

次に本発明の実施の形態の例について図面を参照して詳細に説明する。

0008

図1を参照すると、本発明の実施の形態の一例は、情報を記憶する記憶装置1と、プログラム制御により動作するデータ処理装置2と、ディスプレイ装置印刷装置等の出力装置3とを含む。

0009

記憶装置1は、回路網記憶部4と、トランジスタ構成記憶部5と、配線抵抗記憶部6と、負荷容量記憶部7と、ピーク電流テーブル記憶部8と、ピーク電流記憶部9と、配線形状記憶部10と、電流密度記憶部11と、EM設計基準電流密度記憶部12と、検証結果記憶部13とを備えている。

0010

回路網記憶部4は、被検証対象となるCMOS半導体集積回路のトランジスタレベルネットリストに相当する情報を予め記憶している。トランジスタレベルのネットリストとは、トランジスタ,抵抗キャパシタ等の接続関係およびそれぞれのモデルパラメータ,値などで論理回路記述したものである。一般に、トランジスタレベルのネットリストは、LPE(Layout Parameter Extractor)等のソフトウェアによって、レイアウトデザインデータ(マスクパターン)から得ることができる。

0011

トランジスタ構成記憶部5は、被検証対象ネットの論理状態を変化させるトランジスタの組み合わせについてのトランジスタ構成情報を記憶する部分である。後述するようにトランジスタ構成情報は、トランジスタのチャネルタイプ,チャネル接続数及びチャネル幅の情報を含む。

0012

配線抵抗記憶部6は、データ処理装置2によって求められた被検証対象ネットの配線抵抗の情報を記憶し、負荷容量記憶部7は、同じくデータ処理装置2によって求められた被検証対象ネットの負荷容量の情報を記憶する部分である。

0013

ピーク電流テーブル記憶部8は、トランジスタ構成情報と配線抵抗と負荷容量との組み合わせに対するピーク電流を予め記憶する部分である。このようなピーク電流は、回路シミュレーション、例えばSPICE(Simulation Program withIntegratedCircuit Emphasis)シミュレーションによって、求めることができる。

0014

ピーク電流記憶部9は、データ処理装置2によって求められた被検証対象ネットの1つ以上のピーク電流を記憶する部分である。

0015

配線形状記憶部10は、被検証対象となるCMOS半導体集積回路に関して、配線とその配線のレイヤー,配線がViaの場合にはその断面積,配線がViaでない場合は配線幅と配線細りと配線膜厚の情報を予め記憶する部分である。

0016

電流密度記憶部11は、データ処理装置2によって求められた配線とその電流密度の情報を記憶する部分である。

0017

EM設計基準電流密度記憶部12は、エレクトロマイグレーションの設計仕様であるピーク電流密度の制限値の情報を予め記憶する部分である。

0018

検証結果記憶部13は、データ処理装置2で求められた、エレクトロマイグレーションの設計仕様であるピーク電流密度の制限を違反した配線とその電流密度及び制限値に対する電流密度の比の情報を記憶する部分である。

0019

他方、データ処理装置2は、トランジスタ構成検出手段14と、配線抵抗計算手段15と、負荷容量計算手段16と、ピーク電流計算手段17と、電流密度計算手段18と、エラー判定手段19とを備えている。

0020

トランジスタ構成検出手段14は、被検証対象ネットの論理状態を変化させるトランジスタの組み合わせについてトランジスタ構成情報を検出する手段である。具体的には、回路網記憶部4に記憶されているトランジスタの接続関係を参照して、被検証対象ネットを充放電するVDDからVSSにかけてチャネル接続している回路部分を検出し、この回路部分が動作する場合にONとなるトランジスタの組み合わせ全てについて、トランジスタのチャネルタイプ,チャネル接続数及びチャネル幅を含むトランジスタ構成情報を求め、トランジスタ構成記憶部5へ格納する。

0021

配線抵抗計算手段15は、回路網記憶部4に記憶されているトランジスタ,抵抗,キャパシタ等の接続関係およびそれぞれのモデルパラメータ,値から被検証対象ネットの配線抵抗を計算し、配線抵抗記憶部6に格納する手段である。

0022

負荷容量計算手段16は、回路網記憶部4に記憶されているトランジスタ,抵抗,キャパシタ等の接続関係およびそれぞれのモデルパラメータ,値から被検証対象ネットの負荷容量を計算し、負荷容量記憶部7に格納する手段である。

0023

ピーク電流計算手段17は、トランジスタ構成記憶部5に記憶されているONとなるトランジスタの組み合わせ毎に、トランジスタ構成記憶部5に記憶されているトランジスタのタイプ,チャネル接続数及びチャネル幅の情報と、配線抵抗記憶部6に記憶されている被検証対象ネットの配線抵抗の情報と、負荷容量記憶部7に記憶されている被検証対象ネットの負荷容量の情報とから、ピーク電流テーブル記憶部8に記憶されている情報を参照することによって被検証対象ネットのピーク電流を求め、ピーク電流記憶部9に格納する手段である。

0024

電流密度計算手段18は、ピーク電流記憶部9に記憶されているピーク電流の情報と、回路網記憶部4に記憶されているトランジスタ,抵抗,キャパシタ等の接続関係およびそれぞれのモデルパラメータ,値と、負荷容量記憶部7に記憶されている被検証対象ネットの負荷容量の情報と、配線形状記憶部10に記憶されている配線とその配線のレイヤー,配線がViaの場合にはその断面積,配線がViaでない場合は配線幅と配線細りと配線膜厚の情報から、回路の各配線におけるピーク電流密度を計算し、電流密度記憶部11に格納する手段である。

0025

エラー判定手段19は、電流密度記憶部11に記憶されている配線とその電流密度の情報と、EM設計基準電流密度記憶部12に記憶されているエレクトロマイグレーションの設計仕様であるピーク電流密度の制限値とを比較し、配線における電流密度の値が制限値を超えている場合、制限値に対する電流密度の比の値を求め、配線と電流密度及び制限値に対する電流密度の比の情報を、検証結果記憶部13に格納する手段である。

0026

出力装置3は、検証結果記憶部13に記憶されているエレクトロマイグレーションの設計仕様であるピーク電流密度の制限を違反した配線とその電流密度及び改善の目安となる制限値に対する電流密度の比の情報を画面に表示し、或いは用紙に印刷して、設計者提示する手段である。

0027

次に、図1およびデータ処理装置2の処理の流れを示す図2を参照して、本実施例の形態の例の動作について説明する。

0028

トランジスタ構成検出手段14は、回路網記憶部4に記憶されているトランジスタの接続関係から、注目しているネットを充放電するVDDからVSSにかけてチャネル接続している回路を検出し、その回路が動作する場合にONとなるトランジスタの全ての組み合わせ毎に、それらのタイプ,チャネル接続数及びチャネル幅の情報を求め、トランジスタ構成記憶部5に格納する。また、配線抵抗計算手段15は、回路網記憶部4に記憶されているトランジスタ,抵抗,キャパシタ等の接続関係およびそれぞれのモデルパラメータ,値から、注目しているネットの配線抵抗を計算し、配線抵抗記憶部6に格納する。更に負荷容量計算手段16は、回路網記憶部4に記憶されているトランジスタ,抵抗,キャパシタ等の接続関係およびそれぞれのモデルパラメータ,値から、注目しているネットの負荷容量を計算し、負荷容量記憶部7に格納する(ステップA1)。

0029

次に、ピーク電流計算手段17は、トランジスタ構成情報記憶部5に記憶されている注目ネットに関するONとなるトランジスタの組み合わせ毎に、トランジスタ構成記憶部5に記憶されているトランジスタのタイプ,チャネル接続数及びチャネル幅の情報と、配線抵抗記憶部6に記憶されている注目ネットの配線抵抗の情報と、負荷容量記憶部7に記憶されている注目ネットの配線容量の情報とをパラメータとして、ピーク電流テーブル記憶部8に記憶されているテーブルを参照し、注目ネットのピーク電流を求める。このとき、若し、パラメータに対するピーク電流が定義されていない場合には、テーブルに存在している値から補間によって求める。ピーク電流計算手段17は、このようにして求めた注目ネットに関するONとなるトランジスタの組み合わせ毎のピーク電流の値をピーク電流記憶部9に格納する(ステップA2)。

0030

次に、電流密度計算手段18およびエラー判定手段19は、注目ネットに関連する配線に対して1配線ずつ注目し、以下の処理を行う。

0031

電流密度計算手段18は、注目している配線に対する電流密度を計算する(ステップA3)。これは以下のようにして行う。先ず、電流密度計算手段18は、ピーク電流記憶部9に記憶されている注目ネットの全てのピーク電流の値から、最大値を求める。なお、この最大値を求める処理はピーク電流計算手段17で行うようにしても良い。次に、配線に沿って配線に寄生する容量が分布している為に配線を流れるピーク電流の値はネットを充放電するトランジスタから離れるに従って小さくなる点を考慮するために、回線網記憶部4に記憶されているトランジスタ,抵抗,キャパシタ等の接続関係およびそれぞれのモデルパラメータ,値から、注目している配線に対して負荷方向の負荷容量を求め、その値を負荷容量記憶部7に記憶されている注目ネットの負荷容量の値で除算した値を補正項とし、先に求めたピーク電流の最大値とこの補正項を乗算した値を、注目している配線におけるピーク電流とする。次に、電流密度計算手段18は、配線形状記憶部10に記憶されている情報から、注目している配線の断面積を計算し、前記求めた注目している配線におけるピーク電流をこの断面積で除算して、注目配線の電流密度を求め、電流密度記憶部11に注目配線とその電流密度との情報を格納する。

0032

エラー判定手段19は、この電流密度記憶部11に格納された注目配線と電流密度の情報と、EM設計基準電流密度記憶部12に記憶されているエレクトロマイグレーションの設計仕様であるピーク電流密度の制限値の情報とを比較する(ステップA4)。そして、配線における電流密度の値が制限値を超えている場合、制限値に対する電流密度の比の値を求め、配線と電流密度及び制限値に対する電流密度の比の情報を、検証結果記憶部13に格納する(ステップA5)。

0033

電流密度計算手段18とエラー判定手段19とは、注目ネットに関連する配線を全て検証していない場合(ステップA6でNO)、残りの配線について上記と同様の処理を繰り返す。そして、データ処理装置2は、注目ネットに関連する全ての配線についての検証を終えると(ステップA6でYES)、検証すべきネットを全て検証していない場合は(ステップA7でNO)、残りの検証対象ネットに注目して、ステップA1に戻って上述と同様の処理を繰り返す。

0034

以上のようにして全ての検証対象ネットに関連する配線の検証を終えると(ステップA7でYES)、出力装置3は、検証結果記憶部13に記憶されているエレクトロマイグレーションの設計仕様であるピーク電流密度の制限を違反した配線とその電流密度及び改善の目安となる制限値に対する電流密度の比の情報を出力する(ステップA8)。

0035

このように本実施の形態では、トランジスタ構成検出手段14によって回路の論理を変化させるトランジスタの動作の組み合わせが網羅的に検出されるので、ピーク電流を正しく計算することができる。また、ピーク電流計算手段17では、ピーク電流テーブル記憶部8に記憶されている情報を参照してピーク電流を求めるので、高速にピーク電流を求めることができる。さらに、電流密度計算手段18において、ピーク電流に補正項を乗算しているため、配線に分岐がある場合でも、その影響を考慮することができる。

0036

次に、具体的な回路例を挙げて、本発明の一実施例の動作を説明する。

0037

例えば、回路網記憶部4に図3に示すようなネットAに関する回路記述が格納されており、このネットAに関連する配線について検証する場合を考える。トランジスタ構成検出手段14は、回路網記憶部4に記憶されているトランジスタの接続関係から、ネットAを充放電するVDDからVSSにかけてチャネル接続している回路(すなわち、トランジスタM1,M2,M3,M4からなるNAND回路)を検出し、その回路が動作する場合にONとなるトランジスタの組み合わせ毎に、それらのタイプ,チャネル接続数及びチャネル幅の情報を求め、トランジスタ構成記憶部5に格納する。ネットAの上記回路の論理状態を変化させるトランジスタの動作の組み合わせは、M1のみONとなる場合、M2のみONとなる場合、M1とM2とが同時にONとなる場合、M3とM4とがONとなる場合の4通りである。従ってそれらに関するトランジスタ構成情報を図3に示すようにトランジスタ構成記憶部5に格納する。なお、M1とM2が同時にONとなる場合には、M1のチャネル幅w1とM2のチャネル幅w2の和w1+w2のチャネル幅を持つ1つのトランジスタがONとなるものとして扱っている。

0038

次に配線抵抗計算手段15は、回路網記憶部4に記憶されているトランジスタ,抵抗,キャパシタ等の接続関係およびそれぞれのモデルパラメータ,値から、ネットAの配線抵抗rxを計算し、図3に示すように配線抵抗記憶部6に格納する。また、負荷容量計算手段16は、回路網記憶部4に記憶されているトランジスタ,抵抗,キャパシタ等の接続関係およびそれぞれのモデルパラメータ,値から、ネットAの負荷容量cxを計算し、図3に示すように負荷容量記憶部7に格納する。以上の処理が図2のステップA1において行われる。ここで、配線抵抗rx,負荷容量cxはネットAに関する図3等価回路に示される抵抗rx,容量cxに相当する。

0039

次にピーク電流計算手段17は、トランジスタ構成記憶部5に記憶されているONとなるトランジスタの組み合わせ毎に、トランジスタ構成記憶部5に記憶されているトランジスタのタイプ,チャネル接続数及びチャネル幅の情報と、配線抵抗記憶部6に記憶されているネットAの配線抵抗の情報と、負荷容量記憶部7に記憶されているネットAの負荷容量の情報をパラメータとして、ピーク電流テーブル記憶部8に記憶されているテーブルを参照し、ピーク電流を求め、ピーク電流記憶部9に格納する(ステップA2)。図4にピーク電流テーブル記憶部8に格納されているテーブルの例と、ピーク電流記憶部9へのピーク電流の格納例とを示す。図4のピーク電流テーブル記憶部8に格納されている一番上のテーブルは、トランジスタのタイプがPMOS,チャネル接続数が1,チャネル幅がw1(=w2)である場合に、配線抵抗R,負荷容量Cに応じてピーク電流がどのような値になるかを幾つかの配線抵抗R,負荷容量C毎に予め求めて作成したテーブルであり、図3のトランジスタ構成記憶部5に記憶された上2つのトランジスタの組み合わせの処理の際に参照され、それぞれピーク電流Ipeak1が得られている。二番目のテーブルは、トランジスタのタイプがPMOS,チャネル接続数が1,チャネル幅がw1+w2である場合に、配線抵抗R,負荷容量Cに応じてピーク電流がどのような値になるかを幾つかの配線抵抗R,負荷容量C毎に予め求めて作成したテーブルであり、図3のトランジスタ構成記憶部5に記憶された上から3つ目のトランジスタの組み合わせの処理の際に参照され、ピーク電流Ipeak2が得られている。三番目のテーブルは、トランジスタのタイプがNMOS,チャネル接続数が2,チャネル幅がw3である場合に、配線抵抗R,負荷容量Cに応じてピーク電流がどのような値になるかを幾つかの配線抵抗R,負荷容量C毎に予め求めて作成したテーブルであり、図3のトランジスタ構成記憶部5に記憶された上から4つ目のトランジスタの組み合わせの処理の際に参照され、ピーク電流Ipeak3が得られている。

0040

次に電流密度計算手段18は、ネットAに関連する配線に対する電流密度を計算する(ステップA3)。図5はネットAに関連する配線のうち、配線R5(回路網記憶部4では、配線の部分は、配線に寄生する抵抗成分を値とする抵抗素子として表現されている)におけるピーク電流密度を計算する場合を示している。先ず電流密度計算手段18は、ピーク電流記憶部9に記憶されているネットAのピーク電流の値Ipeak1〜Ipesk3から、最大値Ipeakを求める。また、電流密度計算手段18は、回路網記憶部4に記憶されているトランジスタ,抵抗,キャパシタ等の接続関係およびそれぞれのモデルパラメータ,値から、配線R5に対して負荷方向の負荷容量cyを図5のように求める。更に、電流密度計算手段18は、配線形状記憶部10に記憶されている図5に示すような情報から、配線R5の断面積Sを計算する。そして、電流密度計算手段18は、最大値Ipeakと、負荷容量記憶部7に記憶されているネットAの負荷容量cxと、配線R5の負荷方向の負荷容量cyと、断面積Sとから、図5に示すようにして配線R5の電流密度Jr5を求め、電流密度記憶部11に格納する。

0041

次にエラー判定手段19は、電流密度計算手段18で計算された配線の電流密度がエレクトロマイグレーションの設計仕様であるピーク電流密度の制限値を満足しているか否かを調べ、若し違反していれば必要な情報を検証結果記憶部13に格納する(ステップA4,A5)。図6は配線R5に関するエラー判定手段19の動作を説明している。エラー判定手段19は、先ず、電流密度記憶部11に記憶されている配線R5の電流密度Jr5と、EM設計基準電流密度記憶部12に記憶されているエレクトロマイグレーションの設計仕様であるピーク電流密度の制限値Jlimitとを比較する(ステップA4)。ここで、配線R5における電流密度の値Jr5が制限値Jlimitを超えているとすると、エラー判定手段19は、制限値Jlimitに対する電流密度Jr5の比の値を求め、配線R5と電流密度Jr5及び制限値Jlimitに対する電流密度Jr5の比の情報を、検証結果記憶部13に格納する(ステップA5)。

0042

以上のような処理をネットAにおける残りの配線について実行し、ネットAにおける配線を全て検証したら、別のネットについてもステップA1からステップA7を実行する。そして、検証すべきネットを全て検証したら、出力装置3は、検証結果記憶部13に記憶されているエレクトロマイグレーションの設計仕様であるピーク電流密度の制限を違反した配線とその電流密度及び改善の目安となる制限値に対する電流密度の比の情報を表示する(ステップA8)。

発明の効果

0043

以上説明したように本発明は、被検証対象ネットの論理状態を変化させるトランジスタの組み合わせについてトランジスタ構成情報(実施例にあっては、ONとなるトランジスタのチャネルタイプ,チャネル接続数,チャネル幅)を検出し、これと被検証対象ネットの配線抵抗および負荷容量とから被検証ネットの論理状態を変化させるトランジスタの組み合わせ毎のピーク電流のうちの最大値を求めているため、被検証対象ネットのピーク電流を正しく計算することができる。そして、この計算したピーク電流の最大値と配線形状とに基づいて回路の配線におけるピーク電流密度を計算し、ピーク電流密度がエレクトロマイグレーションの設計仕様であるピーク電流密度の制限値を満足しているか否かを調べるため、瞬間的な高い電流密度(振幅の大きいパルス)によって一気に進行するエレクトロマイグレーションが問題となる可能性のある箇所を漏れなく確実に特定することができる。

0044

また、ピーク電流計算手段がピーク電流テーブル記憶部を参照することによってピーク電流を求める構成にあっては、ピーク電流を極めて高速に計算できるため、ひいてはエレクトロマイグレーションの設計仕様であるピーク電流密度の制限を満足しているかどうかを極めて高速に検証することができる。この結果、被検証回路が大規模であっても、比較的短時間で検証が可能である。

図面の簡単な説明

0045

図1本発明の実施の形態の構成を示す機能ブロック図である。
図2本発明の実施の形態におけるデータ処理装置の処理の流れを示すフローチャートである。
図3被検証対象となるネットの例と、トランジスタ構成情報,配線抵抗および負荷容量の算出例を示す図である。
図4ピーク電流テーブル記憶部に格納されているテーブルの例と、ピーク電流記憶部へのピーク電流の格納例とを示す図である。
図5或る配線におけるピーク電流密度を計算する場合の説明図である。
図6或る配線に関するエラー判定手段の動作説明図である。

--

0046

1…記憶装置
2…データ処理装置
3…出力装置
4…回路網記憶部
5…トランジスタ構成記憶部
6…配線抵抗記憶部
7…負荷容量記憶部
8…ピーク電流テーブル記憶部
9…ピーク電流記憶部
10…配線形状記憶部
11…電流密度記憶部
12…EM設計基準電流密度記憶部
13…検証結果記憶部
14…トランジスタ構成検出手段
15…配線抵抗計算手段
16…負荷容量計算手段
17…ピーク電流計算手段
18…電流密度計算手段
19…エラー判定手段

ページトップへ

この技術を出願した法人

この技術を発明した人物

ページトップへ

関連する挑戦したい社会課題

関連する公募課題

ページトップへ

技術視点だけで見ていませんか?

この技術の活用可能性がある分野

分野別動向を把握したい方- 事業化視点で見る -

ページトップへ

おススメ サービス

おススメ astavisionコンテンツ

新着 最近 公開された関連が強い技術

この 技術と関連性が強い技術

関連性が強い 技術一覧

この 技術と関連性が強い人物

関連性が強い人物一覧

この 技術と関連する社会課題

関連する挑戦したい社会課題一覧

この 技術と関連する公募課題

関連する公募課題一覧

astavision 新着記事

サイト情報について

本サービスは、国が公開している情報(公開特許公報、特許整理標準化データ等)を元に構成されています。出典元のデータには一部間違いやノイズがあり、情報の正確さについては保証致しかねます。また一時的に、各データの収録範囲や更新周期によって、一部の情報が正しく表示されないことがございます。当サイトの情報を元にした諸問題、不利益等について当方は何ら責任を負いかねることを予めご承知おきのほど宜しくお願い申し上げます。

主たる情報の出典

特許情報…特許整理標準化データ(XML編)、公開特許公報、特許公報、審決公報、Patent Map Guidance System データ