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技術 強誘電体キャパシタ及びその製造方法

出願人 三星電子株式会社
発明者 朱石昊文鐘
出願日 1996年11月28日 (24年2ヶ月経過) 出願番号 1996-317652
公開日 1997年11月4日 (23年3ヶ月経過) 公開番号 1997-289296
状態 拒絶査定
技術分野 半導体の電極 半導体集積回路 半導体メモリ
主要キーワード 湿式食刻法 食刻率 強誘電膜 障壁金属 障壁金属層 側壁付着物 湿式食刻 蝕刻マスク
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この項目の情報は公開日時点(1997年11月4日)のものです。
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図面 (14)

課題

Gbit級DRAMの製造に好適な強誘電膜白金電極を備えるキャパシタの製造方法を提供する。

解決手段

通常のフォトレジストマスクとして用いる代わりに、コンタクトホ−ル内に埋め込まれて被食刻物である白金段差なく形成された酸化物をマスクとして用いる。これにより、白金電極のパタニング時に発生する側壁付着膜の形成を防止することができる。また、ストレ−ジノ−ドパタ−ンを立体的な構造で形成することにより、所定のセル面積内で充分なキャパシタンスを確保することができる。

概要

背景

DRAM高集積化に伴い、所定のセル面積内でキャパシタンスを増やすための各種の方法が提案されている。これらの方法は、1)誘電体膜薄膜化する方法、2)キャパシタ有効面積を増加させるためにキャパシタの構造を立体化する方法、3)誘電定数の大きい物質を用いる方法に大別される。

このうち、第1の方法は、誘電体膜の厚さを100Å以下に薄膜化すると、ファウラノ−ドハイム(Fowler-Nordheim )電流により信頼性が低下するため、大容量のメモリ素子に適用しにくい。

第2の方法は、シリンダ及びフィン型のような3次元構造のキャパシタを製造するために工程が複雑になり、高コスト化をもたらす。工程の単純化の観点からは、メモリセルキャパシタ平面化が最も望ましい。

したがって、近来は第3の方法、すなわち、従来のシリコン酸化膜やNO(Nitride/Oxide )またはTa2O5 のような誘電膜とは異なり自発分極現象を有し、これらの数百〜千倍以上の誘電定数を有するペロブスカイト構造強誘電体、例えば、PZT(PbZrTiO3 )やBST(BaSrTiO3 )などを誘電体膜として用いる方法が採用されている。

かかる誘電膜をキャパシタの誘電膜として用いるためには、白金(Pt)のような非酸化性貴金属電極物質として用いる必要がある。これは白金が高温酸素雰囲気でも酸化されず、白金薄膜上で優れる特性を有するペロブスカイト構造の薄膜形成が可能であるためである。

このようにDRAMの高集積化、微細化が進む中で、キャパシタの容量の確保の問題を高誘電膜白金電極を用いて解決しようとする従来技術が、米国特許公報第5,099,305号(“Platinum capacitor MOS memory lattice matchedPZT")及び第5,046,043号(“Ferroelectric capacitor and memorycell including barrier and isolation layers" )に開示されている。

しかしながら、周知のようにPtは化学的に極く安定する化合物であるため、ストレ−ジノ−ド型へのパタニングは非常に困難である。

F,Cl2 ,Brなどのようなハロゲンガスプラスマを用いたPtのパタニングに関する研究が行われつつあるが、白金はこのようなハロゲンガスと化学反応を殆ど起さない。そして、化学反応を起こす場合であっても、その化合物の蒸気圧が低くいため、これらを取り除くことは困難である。

最近、ArとCl2 の混合ガスを用いた白金エッチングに関する研究結果が、西川和康などにより「応用物理第63券 第11号(1994),pp 1139 -1142」において開示されたが、この技術も反応副産物側壁蒸着、低い食刻率などの問題を解決していないのが実情である。

図1は、従来の技術による強誘電体キャパシタ製作において、白金電極の食刻時に引き起こされる側壁付着膜の形成を説明するための図であり、図2は図1の白金電極のエッチング後に観測されたSEM断面写真である。

図1に示すように、レジストパタ−ンPRを用いる白金100のエッチング時の側壁付着膜200の形成要因は、白金反応生成物の直接的な付着、白金反応生成物のガス層300を経由した付着、レジスト反応生成物の直接的な付着、レジスト反応生成物のガス層300を経由した付着、エッチングガスによる付着などがある。

すなわち、このような付着過程は、レジストパタ−ンPRの近くで発生する反応生成物が直接的に付着する過程と、ガスプラズマ層300に放出された反応生成物が付着する過程とに大別される。

この側壁付着膜200は、図2の観測写真に示すように、レジストパタ−ンPRのアッシング(ashing)後においても残留して素子の不良を引き起こす。

概要

Gbit級のDRAMの製造に好適な強誘電膜と白金電極を備えるキャパシタの製造方法を提供する。

通常のフォトレジストマスクとして用いる代わりに、コンタクトホ−ル内に埋め込まれて被食刻物である白金と段差なく形成された酸化物をマスクとして用いる。これにより、白金電極のパタニング時に発生する側壁付着膜の形成を防止することができる。また、ストレ−ジノ−ドパタ−ンを立体的な構造で形成することにより、所定のセル面積内で充分なキャパシタンスを確保することができる。

目的

本発明は、上記の問題点に鑑みてなされたものであり、上述した強誘電体キャパシタの電極形成の問題点を解決すると共にキャパシタの面積を増加させることのできる半導体装置のキャパシタの製造方法を提供することをその目的とする。

効果

実績

技術文献被引用数
2件
牽制数
5件

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請求項1

(a)トランジスタが形成された半導体基板上にプラグを形成する工程と、(b)結果物の全面に食刻阻止用の窒化膜とコンタクトホ−ル形成用の酸化膜順次蒸着する工程と、(c)前記プラグとのコンタクト及びストレ−ジノ−ドパタ−ンを形成するためのコンタクトホ−ルを形成する工程と、(d)下部電極となる白金膜蒸着する工程と、(e)酸化膜の蒸着及びエッチバックを通じて前記コンタクトホ−ル内に酸化物マスクを形成する工程と、(f)前記酸化物マスクを食刻マスクとして前記白金膜を食刻する工程と、(g)前記コンタクトホ−ル内の酸化物マスク及び前記コンタクトホ−ル形成用の酸化膜を同時に取り除いて下部電極を形成する工程と、(h)強誘電膜及び上部電極を順次形成する工程と、を含むことを特徴とする強誘電体キャパシタの製造方法。

請求項2

前記(d)工程の前に、前記プラグ内のシリコンが金属の内部に拡散されることを防止するための障壁金属層を形成する工程をさらに含むことを特徴とする請求項1に記載の強誘電体キャパシタの製造方法。

請求項3

前記障壁金属層はTiNよりなることを特徴とする請求項2に記載の強誘電体キャパシタの製造方法。

請求項4

前記コンタクトホ−ル形成用の酸化膜は、BPSG(Borophoshporus Silica Glass )、USG(Undoped Silica Glass)、PE−SiH4、PE−TEOS、SOG(Silicon on Glass)、HTO(High Temperature Oxide)またはFOX(Flowable Oxide)のいずれか1つよりなることを特徴とする請求項1に記載の強誘電体キャパシタの製造方法。

請求項5

前記酸化物マスク及び前記コンタクトホ−ル形成用の酸化膜を同時に取り除く際に、前記窒化膜を食刻阻止膜として用いて湿式食刻法を用いることを特徴とする請求項1に記載の強誘電体キャパシタの製造方法。

請求項6

前記強誘電膜は、MOCVD法で蒸着されたPZT(PbZrTiO3 )またはBST(BaSrTiO3 )のいずれか1つよりなることを特徴とする請求項1に記載の強誘電体キャパシタの製造方法。

請求項7

強誘電体キャパシタの製造方法において、強誘電体キャパシタを成型するための相応の厚さを有する成型膜を形成する工程と、成型膜に開口部を形成する工程と、開口部が形成された成型膜に白金膜を蒸着する工程と、開口部にマスク用の物質を埋め込む工程と、前記マスク用の物質を蝕刻マスクとして白金膜の露出部分を蝕刻して強誘電体キャパシタの1つの電極を形成する工程と、を含むことを特徴とする強誘電体キャパシタの製造方法。

請求項8

相応の厚さを有する成型用の膜に開口部を形成し、該成型用の膜に白金膜を蒸着し、該開口部にマスク用の物質を埋め込み、該マスク用の物質を蝕刻マスクとして前記白金膜の露出部分を蝕刻して得られる白金膜を1つの電極としたことを特徴とする強誘電体キャパシタ。

技術分野

0001

本発明は、超高集積半導体メモリ装置キャパシタ及びその製造方法に係り、例えば1Gbit以上のDRAMの製造に好適な強誘電膜を含むキャパシタ及びその製造方法に関する。

背景技術

0002

DRAMの高集積化に伴い、所定のセル面積内でキャパシタンスを増やすための各種の方法が提案されている。これらの方法は、1)誘電体膜薄膜化する方法、2)キャパシタの有効面積を増加させるためにキャパシタの構造を立体化する方法、3)誘電定数の大きい物質を用いる方法に大別される。

0003

このうち、第1の方法は、誘電体膜の厚さを100Å以下に薄膜化すると、ファウラノ−ドハイム(Fowler-Nordheim )電流により信頼性が低下するため、大容量のメモリ素子に適用しにくい。

0004

第2の方法は、シリンダ及びフィン型のような3次元構造のキャパシタを製造するために工程が複雑になり、高コスト化をもたらす。工程の単純化の観点からは、メモリセルキャパシタ平面化が最も望ましい。

0005

したがって、近来は第3の方法、すなわち、従来のシリコン酸化膜やNO(Nitride/Oxide )またはTa2O5 のような誘電膜とは異なり自発分極現象を有し、これらの数百〜千倍以上の誘電定数を有するペロブスカイト構造強誘電体、例えば、PZT(PbZrTiO3 )やBST(BaSrTiO3 )などを誘電体膜として用いる方法が採用されている。

0006

かかる誘電膜をキャパシタの誘電膜として用いるためには、白金(Pt)のような非酸化性貴金属電極物質として用いる必要がある。これは白金が高温酸素雰囲気でも酸化されず、白金薄膜上で優れる特性を有するペロブスカイト構造の薄膜形成が可能であるためである。

0007

このようにDRAMの高集積化、微細化が進む中で、キャパシタの容量の確保の問題を高誘電膜白金電極を用いて解決しようとする従来技術が、米国特許公報第5,099,305号(“Platinum capacitor MOS memory lattice matchedPZT")及び第5,046,043号(“Ferroelectric capacitor and memorycell including barrier and isolation layers" )に開示されている。

0008

しかしながら、周知のようにPtは化学的に極く安定する化合物であるため、ストレ−ジノ−ド型へのパタニングは非常に困難である。

0009

F,Cl2 ,Brなどのようなハロゲンガスプラスマを用いたPtのパタニングに関する研究が行われつつあるが、白金はこのようなハロゲンガスと化学反応を殆ど起さない。そして、化学反応を起こす場合であっても、その化合物の蒸気圧が低くいため、これらを取り除くことは困難である。

0010

最近、ArとCl2 の混合ガスを用いた白金エッチングに関する研究結果が、西川和康などにより「応用物理第63券 第11号(1994),pp 1139 -1142」において開示されたが、この技術も反応副産物側壁蒸着、低い食刻率などの問題を解決していないのが実情である。

0011

図1は、従来の技術による強誘電体キャパシタ製作において、白金電極の食刻時に引き起こされる側壁付着膜の形成を説明するための図であり、図2図1の白金電極のエッチング後に観測されたSEM断面写真である。

0012

図1に示すように、レジストパタ−ンPRを用いる白金100のエッチング時の側壁付着膜200の形成要因は、白金反応生成物の直接的な付着、白金反応生成物のガス層300を経由した付着、レジスト反応生成物の直接的な付着、レジスト反応生成物のガス層300を経由した付着、エッチングガスによる付着などがある。

0013

すなわち、このような付着過程は、レジストパタ−ンPRの近くで発生する反応生成物が直接的に付着する過程と、ガスプラズマ層300に放出された反応生成物が付着する過程とに大別される。

0014

この側壁付着膜200は、図2の観測写真に示すように、レジストパタ−ンPRのアッシング(ashing)後においても残留して素子の不良を引き起こす。

発明が解決しようとする課題

0015

本発明は、上記の問題点に鑑みてなされたものであり、上述した強誘電体キャパシタの電極形成の問題点を解決すると共にキャパシタの面積を増加させることのできる半導体装置のキャパシタの製造方法を提供することをその目的とする。

課題を解決するための手段

0016

前記目的を達成するために本発明に係るキャパシタの製造方法は、(a)トランジスタが形成された半導体基板上にプラグを形成する工程と、(b)結果物構造の全面に食刻阻止用の窒化膜とコンタクトホ−ル形成用の酸化膜を順次に蒸着する工程と、(c)前記プラグとのコンタクト及びストレ−ジノ−ドパタ−ンを形成するためのコンタクトホ−ルを形成する工程と、(d)下部電極となる白金膜を蒸着する工程と、(e)酸化膜の蒸着及びエッチバックを通じて前記コンタクトホ−ル内に酸化物マスクを形成する工程と、(f)前記酸化物マスクを食刻マスクとして前記白金膜を食刻する工程と、(g)前記コンタクトホ−ル内の酸化物マスク及び前記コンタクトホ−ル形成用の酸化膜を同時に取り除いて下部電極を形成する工程と、(h)強誘電膜及び上部電極を順次に形成する工程とを含む。

0017

本発明の好適な実施の形態に拠れば、前記(d)工程の前に、前記プラグ内のシリコンが金属の内部に拡散することを防止するための障壁金属層を形成する工程をさらに含むことが望ましい。

0018

また、前記コンタクトホ−ル形成用の酸化膜はBPSG(Borophoshporus Silica Glass )、USG(Undoped Silica Glass)、PE−SiH4 、PE−TEOS、SOG(Silicon on Glass)、HTO(High Temperature Oxide)及びFOX(Flowable Oxide)よりなる群から選ばれるいずれか1つよりなることが望ましい。

0019

また、前記酸化物マスク及び前記コンタクトホ−ル形成用の酸化膜を同時に取り除く際に、前記窒化膜を食刻阻止膜として用いて湿式食刻を用いることが望ましい。

0020

また、前記強誘電膜は、MOCVD(Metal OrganicCVD)方法で蒸着されたPZT(PbZrTiO3 )及びBST(BaSrTiO3 )よりなる群から選ばれるいずれか1つよりなることが望ましい。

0021

また、本発明に係る他の強誘電体キャパシタの製造方法は、強誘電体キャパシタを成型するための相応の厚さを有する成型膜を形成する工程と、成型膜に開口部を形成する工程と、開口部が形成された成型膜に白金膜を蒸着する工程と、開口部にマスク用の物質を埋め込む工程と、前記マスク用の物質を蝕刻マスクとして白金膜の露出部分を蝕刻して強誘電体キャパシタの1つの電極を形成する工程とを含む。

0022

また、本発明に係る強誘電体キャパシタは、相応の厚さを有する成型用の膜に開口部を形成し、該成型用の膜に白金膜を蒸着し、該開口部にマスク用の物質を埋め込み、該マスク用の物質を蝕刻マスクとして前記白金膜の露出部分を蝕刻して得られる白金膜を1つの電極としている。

発明を実施するための最良の形態

0023

以下、添付した図面に基づいて本発明の実施の形態を詳しく説明する。

0024

図3は、トランジスタが形成された半導体基板10上に絶縁及び平坦化のための層間絶縁膜17を形成する工程を示す。

0025

具体的には、この工程では、通常の局部的酸化法LOCOS)を用いてフィルド酸化膜13により素子の活性領域を限定した後に、この活性領域にゲ−ト15とソ−ス/ドレイン領域を形成する。次いで、その結果物の全面に層間絶縁膜17を蒸着する。

0026

次いで、図4に示すように、トランジスタのソ−ス領域との接続のためのコンタクトホ−ル18aを形成する。

0027

図5は、ポリシリコンプラグ19を形成する工程を示すものである。この工程では、コンタクトホ−ル18aを充分に埋め込む程度の厚さにポリシリコンを塗布した後に、エッチバックまたはCMP(化学機械的ポリッシング)技術を用いてプラグ19を形成する。プラグ19は、ポリシリコンの代わりにタングステンを用いて形成しても良い。

0028

図6は、結果物の全面に湿式食刻ストッパとして用いられる窒化膜(SiN)21と、コンタクトホ−ルを形成するための酸化膜23を順次に蒸着する工程を示す。

0029

コンタクトホ−ル形成用の酸化膜23の形成材料には、例えば、BPSG、USG、PE−SiH4 、PE−TEOS、SOG、HTO及びFOXを用いることができる。

0030

図7は、プラグ19との接続のためのコンタクトホ−ル18bを形成する工程を示す。

0031

具体的には、この工程では、所定のマスクパタ−ンを用いて酸化膜23と窒化膜21を乾式食刻してコンタクトホ−ル18bを形成する。このコンタクトホ−ル18bの大きさは、後続のストレ−ジノ−ドパタ−ンの立体的な形状を決めることになる。図8は、後続の白金蒸着工程の前に、プラグ19内のシリコンが金属の内部に拡散することを防止するために障壁金属層25を形成する工程を示す。

0032

白金(Pt)は、基板10やプラグ19を構成している多結晶シリコンとの接触部でシリコン化反応を起こす。接触部がシリコン化されると、シリコンは白金金属の内部に拡散して誘電層にまで影響を及ぼす。したがって、この工程は電極物質のシリコン化反応を抑えてシリコンが金属電極の内部に拡散することを防止するためのものである。障壁層としては、チタンナイトライド(TiN)のような金属窒化物が好適である。

0033

図9は、下部電極となる白金27を蒸着する工程を示す。

0034

図10は、白金27と障壁金属25が形成されたコンタクトホ−ル18b内に酸化物(マスク)29を形成する工程を示す。この工程では、CVDを用いて結果物の全面に酸化膜を蒸着した後に、コンタクトホ−ル18b以外の領域に蒸着された白金27をストッパとして用いたエッチバック工程によりコンタクトホ−ル内に酸化物マスク29を形成する。

0035

図11は、酸化物(マスク)29を用いて白金27及び障壁層25を異方性食刻する工程を示す。

0036

本実施の形態に係る白金食刻工程では、別途フォトレジストパタ−ンの代わりに、コンタクトホ−ル18b内に埋め込まれた酸化物29をマスクとして用いるため、反応生成物がマスクパタ−ンの側壁に付着する問題を解決することができる。

0037

図12は、コンタクトホ−ル内の酸化物(マスク)29とコンタクト形成用の酸化膜23を同時に取り除いて、立体化された下部電極パタ−ン27aを形成する工程を示す。

0038

酸化物(マスク)29とコンタクトホ−ル形成用の酸化膜23を同時に取り除く方法としては、工程の単純化を図るため、別途のマスクを用いず、窒化膜21を食刻阻止膜として用いる湿式食刻法が好適である。

0039

図13は、下部電極パタ−ン27aが形成された結果物上に強誘電膜31と上部電極33を形成する工程を示す。

0040

この工程では、まず、BSTまたはSTOのような高誘電率誘電物質を蒸着することにより強誘電膜31を形成する。この蒸着工程は、通常の酸素雰囲気で約450℃の低温金属有機物化学気相蒸着法MOCVD法)により行われ、蒸着後に高温の熱処理工程が行われる。

0041

次いで、強誘電膜31上に上部電極33、例えば、白金(Pt)を形成すると、次世代のGbit級のDRAMに好適なキャパシタが製作される。

0042

上述したように、本実施の形態に係る強誘電体キャパシタの製造方法によれば、通常のフォトレジストをマスクとして用いる代わりに、コンタクトホ−ル内に埋め込まれて被食刻物である白金と段差なく形成(recess)された酸化物をマスクとして用いることにより、白金電極のパタニング時に発生する側壁付着膜の形成を防止することができる。また、ストレ−ジノ−ドパタ−ンを立体的な構造で形成することにより、所定のセル面積内で充分なキャパシタンスを得ることができる。従って、本実施の形態に係る製造方法は、、Gbit級のDRAMの製造に好適である。

0043

本発明は、上記の特定の実施の形態に限定されず、本発明の技術的な思想の範囲内で様々な変形をなし得る。

発明の効果

0044

本発明によれば、白金の反応生成物による不要な膜の形成を防止すると共にキャパシタの面積を増加させることができる。

0045

図面の簡単な説明

0046

図1従来技術に係る強誘電体キャパシタの製造工程において、白金電極の食刻時に引き起こされる側壁付着の形成要因を説明するための図面である。
図2図1の白金電極のエッチング後に観察された側壁付着膜のSEM写真である。
図3
図4
図5
図6
図7
図8
図9
図10
図11
図12
図13本発明の実施の形態に係る強誘電体キャパシタの製造方法を工程順に示す断面図である。

--

0047

100白金
200側壁付着物
PRレジストパターン
10半導体基板
13フィールド酸化膜
15ゲート酸化膜
17層間絶縁膜
18a,18bコンタクトホール
19ポリシリコンプラグ
21 窒化膜
23酸化膜
25,25a障壁層
27,27a 白金
29酸化物
31強誘電膜
33 上部電極

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