図面 (/)

技術 半導体装置およびその製造方法

出願人 ソニー株式会社
発明者 長山哲治
出願日 1996年4月12日 (23年6ヶ月経過) 出願番号 1996-090973
公開日 1997年10月31日 (21年11ヶ月経過) 公開番号 1997-283465
状態 拒絶査定
技術分野 半導体の電極 半導体のドライエッチング 半導体集積回路装置の内部配線
主要キーワード 安定化熱処理 ルール対 設計余裕 電源パワー 常圧CVD 微細開口 開口用 減圧CVD
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(1997年10月31日)のものです。
また、この項目は機械的に抽出しているため、正しく解析できていない場合があります

図面 (5)

課題

サリサイドプロセスによる、低抵抗シリサイド層8が形成された不純物拡散層領域へ臨むセルフアラインコンタクトを開口する際の、エッチング突き抜けによる素子不良を防止する。

解決手段

サリサイドプロセスにおける熱処理条件の選択により、サイドウォールスペーサ6やLOCOS7へのシリサイド層の這い上がり部8aの長さを適正化する。この這い上がり部8aをセルフアラインコンタクト開口時のエッチングストッパとする。

効果

シリサイド層の這い上がり部8aがエッチングストッパとして機能するので、セルフアラインコンタクト開口用レジストマスク11の位置合わせずれが発生した場合においても、突き抜けを効果的に防止する。したがって、絶縁耐圧劣化接合リーク電流の増大を防止した、信頼性の高い高集積度半導体装置およびその製造方法を提供することができる。

概要

背景

LSI等の半導体装置高集積度化、高性能化が進展するに伴い、そのデザインルールハーフミクロンからサブクォータミクロンへと縮小しつつある。これに伴い、半導体基板不純物拡散層コンタクトプラグあるいは上層配線とを接続するコンタクトホールにおける微細化と低抵抗化の要求は、ますます厳しさを増している。

コンタクトホール形成技術のうち、セルフアラインコンタクト(SAC ; Self Aligned Contact)は、次世代の256MDRAM相当の、0.25μm以降のデザインルールの半導体装置ではこれを採用する動向活発化している。この背景には、セルフアラインコンタクトの採用によりセル面積チップ面積を積極的に縮小することと、ステッパの性能を補完することの、2つの要請がこめられている。

後者のステッパの性能に関しては、0.25μmルール対応のステッパにおいても、コンタクトホール開口用リソグラフィにおける位置合わせのばらつきが無視できないレベルにある。通常のコンタクトホール開口用リソグラフィでは、このばらつきを見込んで、合わせ余裕すなわち冗長度込みの設計をする必要があるため、セル面積やチップ面積の縮小には限界があった。この位置合わせの設計余裕を不要とする技術がセルフアラインコンタクトである。一般的なセルフアラインコンタクトは、ゲート電極側面に形成したサイドウォールスペーサにより自己整合的コンタクトホール底部の微細開口幅を規制するものである。コンタクトプラグとゲート電極との絶縁耐圧確保のためには、ゲート電極上にオフセット絶縁膜をあらかじめ形成しておく構造が採用される。

一方、低抵抗化の要請に応えサリサイド(SALICIDE ; Self Aligned Silicide)技術は、不純物拡散層に自己整合的にTiSi2 等の金属シリサイドを形成して、ソースドレインシート抵抗を低下する技術であり、一例として、IEEE Transactions on Electron Devices. 38-1, 88 (1991)に報告されている。サリサイド技術の適用は、寄生抵抗によるデバイス性能の低下を避けるためにも有望視されている。

サリサイド技術におけるシリサイド材料としては、TiSi2 が採用される場合が多い。TiSi2 によるサリサイドプロセス概要は、不純物拡散層が露出した被処理基板上にTi膜を全面に形成し、600℃程度の第1の熱処理により高抵抗かつ結晶粒の小さいC49構造のTiSix を不純物拡散層表面に選択的に形成後、未反応領域のTi膜を除去し、この後800℃程度以下の第2の熱処理により低抵抗かつ大結晶粒のC54構造のTiSi2 に相転換するものである。この方法によれば、不純物拡散層のシート抵抗は従来の50〜100Ω/□から2〜3Ω/□へと1桁以上も低減することが可能である。

概要

サリサイドプロセスによる、低抵抗のシリサイド層8が形成された不純物拡散層領域へ臨むセルフアラインコンタクトを開口する際の、エッチング突き抜けによる素子不良を防止する。

サリサイドプロセスにおける熱処理条件の選択により、サイドウォールスペーサ6やLOCOS7へのシリサイド層の這い上がり部8aの長さを適正化する。この這い上がり部8aをセルフアラインコンタクト開口時のエッチングストッパとする。

シリサイド層の這い上がり部8aがエッチングストッパとして機能するので、セルフアラインコンタクト開口用のレジストマスク11の位置合わせずれが発生した場合においても、突き抜けを効果的に防止する。したがって、絶縁耐圧の劣化接合リーク電流の増大を防止した、信頼性の高い高集積度半導体装置およびその製造方法を提供することができる。

目的

本発明は、上述した高集積度の半導体装置にサリサイドプロセスとセルフアラインコンタクト構造を併用した場合の、露光アライメントずれによる突き抜けを防止し、またこの突き抜けによる絶縁耐圧の劣化や接合リーク電流の増大を防止した、信頼性の高い半導体装置およびその製造方法を提供することを課題とする。

効果

実績

技術文献被引用数
0件
牽制数
1件

この技術が所属する分野

(分野番号表示ON)※整理標準化データをもとに当社作成

ライセンス契約や譲渡などの可能性がある特許掲載中! 開放特許随時追加・更新中 詳しくはこちら

請求項1

ゲート電極の側面および前記ゲート電極上のオフセット絶縁膜の側面に形成されたサイドウォールスペーサと、前記サイドウォールスペーサおよびLOCOSのうちの少なくとも何れか一方により端縁区画された不純物拡散層領域に、自己整合的に形成されたシリサイド層と、少なくとも前記サイドウォールスペーサおよび前記LOCOSのうちの少なくとも何れか一方上に延在する前記シリサイド層の這い上がり部と、全面に形成された層間絶縁膜と、前記シリサイド層および前記シリサイド層の這い上がり部の少なくとも何れか一方をエッチングストッパとし、前記シリサイド層に臨んで前記層間絶縁膜に開口されたコンタクトホールとを有することを特徴とする半導体装置

請求項2

シリサイド層の這い上がり部の長さは、0.2μm以上であることを特徴とする請求項1記載の半導体装置。

請求項3

半導体基板上にLOCOSを形成し素子形成領域を区画する工程、前記素子形成領域にオフセット絶縁膜を有するゲート電極を形成する工程、前記ゲート電極の側面および前記ゲート電極上のオフセット絶縁膜の側面に、サイドウォールスペーサを形成する工程、全面に金属層を形成する工程、熱処理により、不純物拡散層領域にシリサイド層を自己整合的に形成するとともに、前記サイドウォールスペーサおよび前記LOCOSのうちの少なくとも何れか一方上に延在する前記シリサイド層の這い上がり部を形成する工程、残存する金属層を選択的に除去する工程、全面に層間絶縁膜を形成する工程、前記シリサイド層および前記シリサイド層の這い上がり部の少なくとも何れか一方をエッチングストッパとし、前記シリサイド層に臨んで前記層間絶縁膜にコンタクトホールを開口する工程とを有することを特徴とする半導体装置の製造方法。

請求項4

熱処理工程は、少なくともその1部に800℃以上の熱処理を含むことを特徴とする請求項3記載の半導体装置の製造方法。

請求項5

シリサイド層の這い上がり部の長さは、0.2μm以上であることを特徴とする請求項3記載の半導体装置の製造方法。

技術分野

0001

本発明は高集積度半導体装置等およびその製造方法に関し、更に詳しくは、サリサイドプロセスを適用したセルフアラインコンタクト構造を有する半導体装置およびその製造方法に関する。

背景技術

0002

LSI等の半導体装置の高集積度化、高性能化が進展するに伴い、そのデザインルールハーフミクロンからサブクォータミクロンへと縮小しつつある。これに伴い、半導体基板不純物拡散層コンタクトプラグあるいは上層配線とを接続するコンタクトホールにおける微細化と低抵抗化の要求は、ますます厳しさを増している。

0003

コンタクトホール形成技術のうち、セルフアラインコンタクト(SAC ; Self Aligned Contact)は、次世代の256MDRAM相当の、0.25μm以降のデザインルールの半導体装置ではこれを採用する動向活発化している。この背景には、セルフアラインコンタクトの採用によりセル面積チップ面積を積極的に縮小することと、ステッパの性能を補完することの、2つの要請がこめられている。

0004

後者のステッパの性能に関しては、0.25μmルール対応のステッパにおいても、コンタクトホール開口用リソグラフィにおける位置合わせのばらつきが無視できないレベルにある。通常のコンタクトホール開口用リソグラフィでは、このばらつきを見込んで、合わせ余裕すなわち冗長度込みの設計をする必要があるため、セル面積やチップ面積の縮小には限界があった。この位置合わせの設計余裕を不要とする技術がセルフアラインコンタクトである。一般的なセルフアラインコンタクトは、ゲート電極側面に形成したサイドウォールスペーサにより自己整合的コンタクトホール底部の微細開口幅を規制するものである。コンタクトプラグとゲート電極との絶縁耐圧確保のためには、ゲート電極上にオフセット絶縁膜をあらかじめ形成しておく構造が採用される。

0005

一方、低抵抗化の要請に応えサリサイド(SALICIDE ; Self Aligned Silicide)技術は、不純物拡散層に自己整合的にTiSi2 等の金属シリサイドを形成して、ソースドレインシート抵抗を低下する技術であり、一例として、IEEE Transactions on Electron Devices. 38-1, 88 (1991)に報告されている。サリサイド技術の適用は、寄生抵抗によるデバイス性能の低下を避けるためにも有望視されている。

0006

サリサイド技術におけるシリサイド材料としては、TiSi2 が採用される場合が多い。TiSi2 によるサリサイドプロセスの概要は、不純物拡散層が露出した被処理基板上にTi膜を全面に形成し、600℃程度の第1の熱処理により高抵抗かつ結晶粒の小さいC49構造のTiSix を不純物拡散層表面に選択的に形成後、未反応領域のTi膜を除去し、この後800℃程度以下の第2の熱処理により低抵抗かつ大結晶粒のC54構造のTiSi2 に相転換するものである。この方法によれば、不純物拡散層のシート抵抗は従来の50〜100Ω/□から2〜3Ω/□へと1桁以上も低減することが可能である。

発明が解決しようとする課題

0007

このように、個々の要素技術としては次世代の半導体装置の製造工程にほぼ不可欠の技術であるが、これらを組み合わせて使用する場合には未だ残された問題がある。この問題を図4を参照して説明する。図4は、半導体基板1上にLOCOS7、ゲート絶縁膜2、多結晶シリコン層3と高融点金属シリサイド層4からなるゲート電極、サイドウォールスペーサ6、そして不純物拡散層領域に自己整合的にシリサイド層8を形成し、さらに全面に層間絶縁膜9を形成後、シリサイド層8に臨むコンタクトホール10を形成した状態を示す。サリサイドプロセスにおいては、シリコン原子拡散により不可避的に発生するシリサイド層の這い上がり部8aとゲート電極との短絡防止のため、シリサイド化熱処理の条件を制御してこのシリサイド層の這い上がり部8aの長さを例えば100nm以下に制限している。図示の半導体装置では、サイドウォールスペーサ6とLOCOS7との間の不純物拡散層領域の幅が微細であり、コンタクトホール10開口時に位置合わせ余裕を確保するスペースが採れずに、シリサイド層8をエッチングストッパとしたセルフアラインコンタクト構造を採用したものである。

0008

このうち、図3(a)の半導体装置ではコンタクトホール開口用のレジストマスク11露光時のマスクアライメントがゲート電極側にずれた場合であり、コンタクトホール10底部のエッチングストッパ、すなわちシリサイド層8やシリサイド層の這い上がり部8aからはずれた部分には、サイドウォールスペーサの突き抜け6aが発生している。また図3(b)の半導体装置では、コンタクトホール開口用のレジストマスク11露光時のマスクアライメントがLOCOS7側にずれた場合であり、コンタクトホール10底部のエッチングストッパからはずれた部分にはLOCOSの突き抜け7aが発生している。いずれの突き抜けの場合にも、絶縁耐圧の劣化や、コンタクト補償イオン注入および活性化熱処理ができないための接合リーク電流の増大等、デバイス不良の原因となる。

0009

本発明は、上述した高集積度の半導体装置にサリサイドプロセスとセルフアラインコンタクト構造を併用した場合の、露光アライメントずれによる突き抜けを防止し、またこの突き抜けによる絶縁耐圧の劣化や接合リーク電流の増大を防止した、信頼性の高い半導体装置およびその製造方法を提供することを課題とする。

課題を解決するための手段

0010

本発明の半導体装置は、上述した課題を達成するために提案するものであり、ゲート電極の側面およびゲート電極上のオフセット絶縁膜の側面に形成されたサイドウォールスペーサと、このサイドウォールスペーサおよびLOCOSのうちの少なくとも何れか一方により端縁区画された不純物拡散層領域に、自己整合的に形成されたシリサイド層と、少なくとも前記サイドウォールスペーサおよびLOCOSのうちの少なくとも何れか一方上に延在するシリサイド層の這い上がり部と、全面に形成された層間絶縁膜と、シリサイド層およびシリサイド層の這い上がり部の少なくとも何れか一方をエッチングストッパとし、シリサイド層に臨んで前記層間絶縁膜に開口されたコンタクトホールとを有することを特徴とする。

0011

また本発明の半導体装置の製造方法は、半導体基板上にLOCOSを形成し素子形成領域を区画する工程、この素子形成領域にオフセット絶縁膜を有するゲート電極を形成する工程、ゲート電極の側面およびゲート電極上のオフセット絶縁膜の側面に、サイドウォールスペーサを形成する工程、全面に金属層を形成する工程、熱処理により、不純物拡散層領域にシリサイド層を自己整合的に形成するとともに、サイドウォールスペーサおよびLOCOSのうちの少なくとも何れか一方上に延在するシリサイド層の這い上がり部を形成する工程、残存する金属層を選択的に除去する工程、全面に層間絶縁膜を形成する工程、シリサイド層およびシリサイド層の這い上がり部の少なくとも何れか一方をエッチングストッパとし、このシリサイド層に臨んで層間絶縁膜にコンタクトホールを開口する工程とを有することを特徴とする。を特徴とする。

0012

このシリサイド化の熱処理工程は、少なくともその1部に800℃以上の熱処理を含むことが望ましい。またシリサイド層の這い上がり部の長さは、0.2μm以上であることが望ましい。

0013

つぎに作用の説明に移る。本発明の半導体装置およびその製造方法は、シリサイド層の這い上がり部の長さを従来より大きく設定してこれをエッチングストッパとして利用することにより、セルフアラインコンタクト開口用リソグラフィ時の位置合わせマージンを拡大した点に特徴を有する。この際、ゲート電極と這い上がり部との短絡を防止するために、ゲート電極上にオフセット絶縁膜を形成しておくことが必要条件である。

0014

通常サリサイドプロセスにおいて、シリサイド層の這い上がり部は、短絡を誘発する虞れがあることから、その長さが例えば0.1μm程度以下と可及的に短くなるように、熱処理条件を例えば800℃程度以下に選ぶ等の方法が採られてきた。本発明では逆にこの這い上がり部の形成を積極的に助長し、これをエッチングストッパとして利用する。この這い上がり部の長さは、0.25μm世代の半導体装置においては0.2μm以上あればセルフアラインコンタクト開口時のエッチングストッパとして適当な長さである。這い上がり部の長さの上限は、ゲート電極の厚さとオフセット絶縁膜の厚さの和、具体的にはこれも0.25μm世代を例にとれば0.4μm程度が目安となる。

0015

かかるシリサイド層の這い上がり部の形成条件は、サリサイドプロセスにおける第2の熱処理を800℃以上とすることで設定できる。この場合の上限温度は、低抵抗シリサイド層の結晶粒の凝集が発生しない900℃付近となる。シリサイド層の這い上がり部の形成条件は、熱処理時間の制御によっても可能である。この場合には、RTA(Rapid Thermal Anneal)装置等の時間制御性の良い熱処理装置を用いればよい。

0016

以下、本発明を添付図1ないし3を参照して説明する。なお従来例の説明に供した図4と共通の構成部分には同じ参照符号を付すものとする。

0017

図1は実施例の半導体装置を示す概略断面図である。シリコン等の半導体基板1上には、ゲート絶縁膜2、多結晶シリコン層3および高融点金属シリサイド層4の積層構造によるゲート電極、このゲート電極上のオフセット絶縁膜5、ゲート電極4およびオフセット絶縁膜5の側面のサイドウォールスペーサ6、LOCOS7等が常法により形成されている。またサイドウォールスペーサ6およびLOCOS7により区画された半導体基板1上の不純物拡散層領域にはシリサイド層8が形成されている。本発明の半導体装置の特徴部分は、サイドウォールスペーサ6およびLOCOS7上に延在するシリサイド層の這い上がり部8aであり、この長さは約0.2μm以上と通常のサリサイドプロセスにおける這い上がり部の長さの2倍以上ある。ただしゲート電極上にはオフセット絶縁膜5が存在するため、ゲート電極と不純物拡散層のソース/ドレイン領域が短絡する虞れはない。

0018

かかる構造部上に層間絶縁膜9を平坦に形成し、シリサイド層8に臨むコンタクトホール10を形成した状態が図1である。この実施例の場合には、コンタクトホール開口用のレジストマスクのリソグラフィにおける位置合わせずれは発生していない。しかしながら、現実の問題としてレジストマスクの位置合わせずれが発生した場合であっても、シリサイド層8の両側にはシリサイド層の這い上がり部8aが存在するため、位置合わせずれを補償するマージンは充分にあり、従来例のようなサイドウォールスペーサの突き抜けやLOCOSの突き抜けが発生する虞れは極めて少なくなる。

0019

本実施例の半導体装置は、サイドウォールスペーサ6およびLOCOS7により区画される不純物拡散層の幅に対して、コンタクトホール10の開口径は充分に小さいが、この比率が接近した場合には、シリサイド層の這い上がり部8aがコンタクトホール10開口時のエッチングストッパとして果たす機能は極めて大きくなり、不良発生の防止に大きく寄与する。本実施例の半導体装置構造は、ゲート電極とLOCOSの間の不純物拡散層領域に臨むセルフアラインコンタクトを有する構造であるが、2つのゲート電極間に臨む不純物拡散層領域に臨むセルフアラインコンタクトを有する構造であっても同様の効果が得られることは言うまでもない。

0020

実施例1
本実施例以下は、本発明の半導体装置の製造方法を示すものである。本実施例は低抵抗TiSi2 形成時の熱処理に、比較的高温短時間の熱処理条件を採用してシリサイド層の這い上がり部の長さを制御した例である。本実施例で採用した被処理基板は、図2(a)に示すように、まずシリコンからなる半導体基板1上に常法によりLOCOS7を形成して素子形成領域を区画し、この素子形成領域にゲート絶縁膜2、多結晶シリコン層3および高融点金属シリサイド層4からなるポリサイド構造のゲート電極、オフセット絶縁膜5、ゲート電極およびオフセット絶縁膜5の側面のサイドウォールスペーサ6を形成し、さらに全面にTiからなる金属層12を形成したものである。これらのうち、ゲート絶縁膜2は例えば半導体装置1の熱酸化により10nmの厚さに、多結晶シリコン層3は減圧CVDにより100nmの厚さに、高融点金属シリサイド層4はWSi2 をプラズマCVDにより100nmの厚さにそれぞれ形成したものである。またオフセット絶縁膜5は例えばSiO2 を常圧CVDにより200nmの厚さに形成後、これをエキシマレーザリソグラフィと市販のSiO2エッチャにより0.35μmのゲート電極幅パターニングしたものであり、このオフセット絶縁膜5をエッチングマスクとして高融点金属シリサイド層4と多結晶シリコン層3を連続的にパターニングしてゲート電極を形成した。この後、全面にふたたび常圧CVDにより一例としてSiO2 を例えば200nmの厚さに形成し、これをエッチバックしてゲート電極およびオフセット絶縁膜5の側面にサイドウォールスペーサ6を形成する。なおこのサイドウォールスペーサ6の形成工程前後には、LDD構造形成のためのイオン注入工程と活性化熱処理工程を挿入する。つぎに下記スパッタリング条件により、全面にTiからなる金属層を例えば30nmの厚さに形成した。
ターゲットTi
Ar 20 sccm
ガス圧力0.1 Pa
RF電源パワー2.0 kW(13.56MHz)
時間 20 sec

0021

図2(a)に示す被処理基板をRTA装置により下記条件により2段階熱処理を施す。
第1の熱処理(C49 TiSi2 形成工程)
温度 650 ℃
雰囲気N2
時間 30 sec
この第1の熱処理により、図2(b)に示すように半導体基板1の不純物拡散層表面が選択的シリサイド化される。
第2の熱処理(C54 TiSi2 形成工程)
温度 850 ℃
雰囲気 N2
時間 30 sec
この第2の熱処理により、図2(c)に示すように不純物拡散層表面の高抵抗TiSi2 はC54構造の低抵抗TiSi2 からなるシリサイド層8に変換される。これと同時にサイドウォールスペーサ6およびLOCOS7にはシリサイド層の這い上がり部8aが形成される。このシリサイド層の這い上がり部8aの長さは通常のサリサイドプロセスで形成される這い上がり部の長さの約2倍以上の0.2μmであった。

0022

この後、未反応の金属層12を下記ウェットエッチング条件により選択的に除去し、不純物拡散層上および這い上がり部にのみTiSi2 を残し、図2(d)の状態とする。
エッチング液NH4 OH:H2 O2 :H2 O=1:2:2
ディップ時間 10 min

0023

さらに、下記RTA条件によりシリサイド層8およびシリサイドの這い上がり部8aの安定化熱処理を施す。
安定化熱処理
温度 800 ℃
雰囲気N2
時間 30 sec

0024

この後、SiO2 膜を常圧CVDにより800nmの厚さに形成し、これをCMP(Chemical Mechnical Polishing)により平坦化して層間絶縁膜9を形成する。この状態を図3(e)に示す。

0025

つぎに、ポジ型化学増幅レジストとKrFエキシマレーザリソグラフィにより、0.35μmの開口幅のレジストマスク11を形成し、一例として基板バイアス印加ECRプラズマエッチング装置を用いた下記エッチング条件によりコンタクトホール10を開口する。
CHF3 30 sccm
CH2 F2 10 sccm
ガス圧力0.27 Pa
マイクロ波パワー1200 W(2.45GHz)
RFバイアス250 W(800kHz)
被エッチング基板温度 20 ℃
オーバーエッチング50 %

0026

オーバーエッチング終了後の状態を図3(f)に示す。本実施例においては、レジストマスク11パターニング時の位置合わせずれが発生してコンタクトホール10はゲート電極側にずれ、サイドウォールスペーサ6上にまたがって形成された。通常のサリサイドプロセスであると、サイドウォールスペーサの突き抜けが発生するところであるが、本実施例では長時間のオーバーエッチング期間中もシリサイド層の這い上がり部8aがエッチングストッパとしての機能を充分に発揮し、かかる不良の発生を防止することができた。なお上述したエッチング条件での対TiSi2エッチング選択比は約50であった。

0027

この後は常法に準じてレジストマスク11を剥離し、例えばWのブランケットCVDとエッチバックによりコンタクトプラグをコンタクトホール10内に埋め込んだ。本実施例によれば、比較的高温短時間の熱処理条件を採用したサリサイドプロセスにより、セルフアラインコンタクト開口時のゲート電極のサイドウォールスペーサの突き抜け不良を回避することができた。

0028

実施例2
本実施例は低抵抗TiSi2 形成時の熱処理に、比較的低温長時間の熱処理条件を採用してシリサイド層の這い上がり部の長さを制御した例である。本実施例で採用した図2(a)に示す被処理基板、および図2(b)に示す第1の熱処理工程(C49 TiSi2 形成工程)までは、前実施例1と同様であるので、重複する説明は省略する。つぎに、下記条件により第2の熱処理を施す。
第2の熱処理(C54 TiSi2 形成工程)
温度 800 ℃
雰囲気N2
時間 60 sec
この第2の熱処理は、前実施例1における第2の熱処理条件よりも低温ではあるが長時間である。したがって、不純物拡散層表面の高抵抗TiSi2 はC54構造の低抵抗TiSi2 からなるシリサイド層8に変換されると同時に、サイドウォールスペーサ6およびLOCOS7にはシリサイド層の這い上がり部8aが形成される。このシリサイド層の這い上がり部8aの長さは通常のサリサイドプロセスで形成される這い上がり部の長さの約2倍以上の0.2μmであった。この状態を図2(c)に示す。

0029

この後の工程、すなわち図2(d)および図3(e)に示すウェットエッチングから層間絶縁膜の形成工程迄は前実施例1と同様であり、この間の重複する説明は省略する。

0030

この後、ポジ型化学増幅レジストとKrFエキシマレーザリソグラフィにより、0.35μmの開口幅のレジストマスク11を形成し、一例としてICP(Inductively Coupled Plasma)エッチング装置を用いた下記エッチング条件によりコンタクトホール10を開口する。
C2 F6 30 sccm
ガス圧力0.27 Pa
ICP電源パワー2000 W(2.0MHz)
RFバイアス200 W(1.8MHz)
被エッチング基板温度 20 ℃
オーバーエッチング50 %

0031

オーバーエッチング終了後の状態を図3(f)に示す。本実施例においてもレジストマスク11パターニング時の位置合わせずれが発生してコンタクトホール10はゲート電極側にずれ、サイドウォールスペーサ6上にまたがって形成された。通常のサリサイドプロセスであると、サイドウォールスペーサの突き抜けが発生するところであるが、本実施例では上述したエッチング条件での長時間のオーバーエッチング期間中においても、シリサイド層の這い上がり部8aがエッチングストッパとしての機能を充分に発揮し、かかる不良の発生を防止することができた。なお上述したエッチング条件での対TiSi2エッチング選択比は約50であった。

0032

この後は常法に準じてレジストマスク11を剥離し、WのブランケットCVDとエッチバックによりコンタクトプラグをコンタクトホール10内に埋め込んだ。本実施例によれば、比較的低温長時間の熱処理条件を採用したサリサイドプロセスにより、セルフアラインコンタクト開口時のゲート電極のサイドウォールスペーサの突き抜け不良を回避することができた。

0033

実施例3
本実施例は実施例1と同様に低抵抗TiSi2 形成時の熱処理に、比較的高温短時間の熱処理条件を採用してシリサイド層の這い上がり部の長さを制御した例である。本実施例で採用した図2(a)に示す被処理基板から、図3(e)に示す層間絶縁膜9の形成工程までは前実施例1と同様であるので、ここでも重複する説明は省略する。

0034

この後、ポジ型化学増幅レジストとKrFエキシマレーザリソグラフィにより、0.35μmの開口幅のレジストマスク11を形成し、一例としてマグネトロンRIE装置を用いた下記エッチング条件によりコンタクトホール10を開口する。
C4 F8 10 sccm
CO 200 sccm
Ar 300 sccm
ガス圧力6.0 Pa
RFパワー1600 W(13.56MHz)
被エッチング基板温度 20 ℃
オーバーエッチング50 %

0035

オーバーエッチング終了後の状態を図3(g)に示す。本実施例においては、レジストマスク11パターニング時の位置合わせずれが発生してコンタクトホール11はLOCOS7側にずれ、LOCOS7にまたがって形成された。通常のサリサイドプロセスであると、LOCOSの突き抜けが発生するところであるが、本実施例では長時間のオーバーエッチング期間中もシリサイド層の這い上がり部8aがエッチングストッパとしての機能を充分に発揮し、かかる不良の発生を防止することができた。なお上述したエッチング条件での対TiSi2エッチング選択比は約50であった。

0036

この後は常法に準じてレジストマスク11を剥離し、例えばWのブランケットCVDとエッチバックによりコンタクトプラグをコンタクトホール10内に埋め込んだ。本実施例によれば、比較的高温短時間の熱処理条件を採用したサリサイドプロセスにより、セルフアラインコンタクト開口エッチング時のLOCOSの突き抜け不良を回避することができた。

0037

実施例4
本実施例は前実施例2と同様に、低抵抗TiSi2 形成時の熱処理に、比較的低温長時間の熱処理条件を採用してシリサイド層の這い上がり部の長さを制御した例である。本実施例で採用した図2(a)に示す被処理基板、および図3(e)に示す層間絶縁膜9の形成工程までは、前実施例2と同様であるので、本実施例でも重複する説明は省略する。つぎに、ポジ型化学増幅レジストとKrFエキシマレーザリソグラフィにより、0.35μmの開口幅のレジストマスク11を形成し、一例としてヘリコン波プラズマエッチング装置を用いた下記エッチング条件によりコンタクトホール10を開口する。
C4 F8 30 sccm
O2 5 sccm
Ar 100 sccm
ガス圧力0.2 Pa
ヘリコン波電源パワー2000 W(2.0MHz)
RFバイアス150 W(1.8MHz)
被エッチング基板温度 20 ℃
オーバーエッチング50 %

0038

オーバーエッチング終了後の状態を図3(g)に示す。本実施例においてもレジストマスク11パターニング時の位置合わせずれが発生してコンタクトホール10はLOCOS7側にずれ、このLOCOS7上にまたがって形成された。通常のサリサイドプロセスであると、LOCOSの突き抜けが発生するところであるが、本実施例では長時間のオーバーエッチング期間中もシリサイド層の這い上がり部8aがエッチングストッパとしての機能を充分に発揮し、かかる不良の発生を防止することができた。なお上述したエッチング条件での対TiSi2エッチング選択比は約50であった。

0039

この後は常法に準じてレジストマスク11を剥離し、例えばWのブランケットCVDとエッチバックによりコンタクトプラグをコンタクトホール10内に埋め込んだ。本実施例によれば、比較的高温短時間の熱処理条件を採用したサリサイドプロセスにより、セルフアラインコンタクト開口時のLOCOSの突き抜け不良を回避することができた。

0040

以上、本発明を4例の実施例により説明したが、本発明はこれら実施例に何ら限定されるものではない。

0041

例えば、本発明を適用する半導体装置の構造として、ゲート電極とLOCOS間の不純物拡散層領域にサリサイドプロセスおよびセルフアラインコンタクトを形成する場合を例示したが、隣合う2つのゲート電極間にサリサイドプロセスおよびセルフアラインコンタクトを形成する場合に用いてもよい。この場合には、双方のゲート電極側面のサイドウォールスペーサに延在するシリサイドの這い上がり部の長さを制御し、これをエッチングストッパとして用いることによりサイドウォールスペーサの突き抜けを防止することができる。またシリサイド材料として、TiSi2 の他にCoSi2 、PtSi2 、NiSi2 あるいはPdSi2 等各種金属シリサイドを適用することができる。

発明の効果

0042

以上の説明から明らかなように、本発明によればサリサイドプロセスとセルフアラインコンタクト構造を併用した高集積度の半導体装置において、露光アライメントずれに起因したサイドウォールスペーサの突き抜けや、LOCOSの突き抜けを防止することができる。これにより、絶縁耐圧の劣化や接合リーク電流の増大を防止した、信頼性の高い半導体装置およびその製造方法を提供することができる。

図面の簡単な説明

0043

図1本発明を適用した半導体装置の概略断面図である。
図2本発明の半導体装置の製造方法の前半を、その工程順に説明する概略断面図である。
図3本発明の半導体装置の製造方法の後半を、その工程順に説明する概略断面図である。
図4従来の半導体装置の問題点を示す概略断面図である。

--

0044

1…半導体基板、2…ゲート絶縁膜、3…多結晶シリコン層、4…高融点金属シリサイド層、5…オフセット絶縁膜、6…サイドウォールスペーサ、6a…サイドウォールスペーサの突き抜け、7…LOCOS、7a…LOCOSの突き抜け、8…シリサイド層、8a…シリサイド層の這い上がり部、9…層間絶縁膜、10…コンタクトホール、11…レジストマスク

ページトップへ

この技術を出願した法人

この技術を発明した人物

ページトップへ

関連する挑戦したい社会課題

該当するデータがありません

関連する公募課題

該当するデータがありません

ページトップへ

技術視点だけで見ていませんか?

この技術の活用可能性がある分野

分野別動向を把握したい方- 事業化視点で見る -

(分野番号表示ON)※整理標準化データをもとに当社作成

ページトップへ

おススメ サービス

おススメ astavisionコンテンツ

新着 最近 公開された関連が強い技術

この 技術と関連性が強い人物

関連性が強い人物一覧

この 技術と関連する社会課題

該当するデータがありません

この 技術と関連する公募課題

該当するデータがありません

astavision 新着記事

サイト情報について

本サービスは、国が公開している情報(公開特許公報、特許整理標準化データ等)を元に構成されています。出典元のデータには一部間違いやノイズがあり、情報の正確さについては保証致しかねます。また一時的に、各データの収録範囲や更新周期によって、一部の情報が正しく表示されないことがございます。当サイトの情報を元にした諸問題、不利益等について当方は何ら責任を負いかねることを予めご承知おきのほど宜しくお願い申し上げます。

主たる情報の出典

特許情報…特許整理標準化データ(XML編)、公開特許公報、特許公報、審決公報、Patent Map Guidance System データ