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技術 ATMセル多重回路

出願人 株式会社日立製作所日立超エル・エス・アイ・エンジニアリング株式会社
発明者 浅野賢一西光寺俊介小崎尚彦狩野哲男
出願日 1996年1月31日 (25年0ヶ月経過) 出願番号 1996-015011
公開日 1997年8月15日 (23年6ヶ月経過) 公開番号 1997-214497
状態 未査定
技術分野 広域データ交換 選択配置一般、電源
主要キーワード 位置入れ替え Mモード 入力端子番号 ビット入れ替え セル目 スルー動作 システムフレーム 伝送遅延差
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(1997年8月15日)のものです。
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図面 (20)

課題

ATMスイッチの大規模化に伴って増大するATMセル多重回路ラッチ回路の削減により、回路の小型化及び消費電力の低減を図る。

解決手段

ATMセル多重回路は、入出力端子間セルビット位置の入れ替えを行なうバレルシフタ7、8と、バレルシフタ7、8の前段入力セル毎の時間軸方向へのビットシフトを行なう複数個の第1のバッファメモリ5−1〜5−16と、バレルシフタの後段多重化されたセルのビット揃えを行なう複数個の第2のバッファメモリ9−1〜9−16と、入力ハイウェイ並列多重速度に応じてバレルシフタ7、8のビット位置入れ替え動作を切り替える手段とを設けた。

概要

背景

従来、複数の入力ハイウェイ上のセル多重化する回路構成の一例として、直並列変換を利用した多重回路がある。この直並列変換多重回路は、入力されたセルを蓄え並列化するためのシフトレジスタと、並列化された複数の入力セルを多重化して順番に出力するための遅延回路及びセレクタで構成される。

概要

ATMスイッチの大規模化に伴って増大するATMセル多重回路のラッチ回路の削減により、回路の小型化及び消費電力の低減を図る。

ATMセル多重回路は、入出力端子間でセルのビット位置の入れ替えを行なうバレルシフタ7、8と、バレルシフタ7、8の前段で入力セル毎の時間軸方向へのビットシフトを行なう複数個の第1のバッファメモリ5−1〜5−16と、バレルシフタの後段で多重化されたセルのビット揃えを行なう複数個の第2のバッファメモリ9−1〜9−16と、入力ハイウェイの並列多重速度に応じてバレルシフタ7、8のビット位置入れ替え動作を切り替える手段とを設けた。

目的

本発明の目的は、多重回路の簡素化を図り、より小さい回路規模で消費電力の少ない大容量のATMスイッチ及びATM多重化装置を提供することにある。

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

複数本の入力ハイウェイセル多重化するATMセル多重回路において、上記複数本の入力ハイウェイに対応して設けられ、上記各入力ハイウェイより入力されたセルをセル毎に蓄え、時間軸方向ビットシフトして読み出す複数個の第1のバッファメモリと、上記第1のバッファメモリのセル読み出しを制御する第1の読み出し制御回路と、上記第1のバッファメモリから読み出されたセルをm本の出力毎に入力し、入出力間でセルのビット位置の入れ替えを行ない、m本の出力で常に各セルの同じビット位置を分割して出力するn個の第1のバレルシフタと、上記n個の第1のバレルシフタ間において、入出力間でセルのビット位置の入れ替えを行ない、m×n本の出力において常にセルの同じビット位置を分割して出力するm個の第2のバレルシフタと、上記第2のバレルシフタのm×n本の出力に対応して設けられ、上記第2のバレルシフタから出力されたセルをセル毎に連続するアドレス上に蓄え、時間軸方向に揃えて読み出す複数個の第2のバッファメモリと、上記第2のバッファメモリのセル書き込みを制御する書き込み制御回路と、上記第2のバッファメモリのセル読み出しを制御する第2の読み出し制御回路とで構成され、上記複数本の入力ハイウェイの並列多重速度を表わすモード端子具備し、その並列多重速度に応じて、上記第1及び第2のバレルシフタで、ビット入れ替えを行うかまたは行わずに出力するかを切り替える手段を有することを特徴とするATMセル多重回路。

請求項2

請求項1において、上記第1のバッファメモリからのセル読み出しを制御する上記第1の読み出し制御回路は、上記第1のバッファメモリに対応した複数個の読み出しアドレスカウンタを持ち、上記第1および第2のバッファメモリから読み出す上記セルのビットシフト量および上記入力ハイウェイの並列多重速度に応じて、各カウンタ毎に任意の初期値を与える手段を有するATMセル多重回路。

請求項3

請求項1において、上記第2のバッファメモリへのセル書き込みを制御する書き込み制御回路は上記第2のバッファメモリに対応した複数個の書き込みアドレスカウンタを持ち、上記第1および第2のバッファメモリに入力されるセルのビット量および上記入力ハイウェイの並列多重速度に応じて、各カウンタ毎に任意の初期値を与える手段と、セルのカウンタ出力上位ビット下位ビットを入れ替えて、+i毎にインクリメントするアドレスを発生する手段とを有するATMセル多重回路。

技術分野

0001

本発明は、ATMスイッチ及びATM多重化装置係り、特に、装置内で転送されたセル多重化するATMセル多重回路に関する。

背景技術

0002

従来、複数の入力ハイウェイ上のセルを多重化する回路構成の一例として、直並列変換を利用した多重回路がある。この直並列変換多重回路は、入力されたセルを蓄え並列化するためのシフトレジスタと、並列化された複数の入力セルを多重化して順番に出力するための遅延回路及びセレクタで構成される。

発明が解決しようとする課題

0003

上記従来の多重回路では、(入力ハイウェイ数)×(セル長ビット数))に相当するシフトレジスタや遅延回路を構成するためのラッチ回路が必要である。このため、スイッチの大容量化に伴い入力ハイウェイ数が増加した場合、多重回路を構成するラッチ回路の数が飛躍的に多くなると共に消費電力が増大するという問題があった。

0004

本発明の目的は、多重回路の簡素化を図り、より小さい回路規模で消費電力の少ない大容量のATMスイッチ及びATM多重化装置を提供することにある。

課題を解決するための手段

0005

上記目的を達成するため、本発明のATMセル多重回路は、直並列変換多重回路のかわりに、入出力端子間でセルのビット位置の入れ替えを行なうバレルシフタと、バレルシフタの前段で入力セル毎の時間軸方向へのビットシフトを行なう複数個の第1のバッファメモリと、バレルシフタの後段で多重化されたセルのビット揃えを行なう複数個の第2のバッファメモリと、入力ハイウェイの並列多重速度に応じてバレルシフタのビット位置入れ替え動作を切り替える手段とを設けた。

発明を実施するための最良の形態

0006

以下、本発明の実施の形態を図を用いて説明する。

0007

図1は本発明によるATMセル多重回路の一実施例である。

0008

本実施例は、4ビット並列構成の16本の入力ハイウェイ1−1〜1−16と、各ハイウェイの入力セルの先頭を表わすセル先頭信号2−1〜2−16と、入力ハイウェイ1−1〜1−16の並列多重速度を示す多重モード信号3と、装置内のシステムフレーム信号4と、入力されたセルを蓄え、セル毎に時間軸方向へビットシフトして読み出すバッファメモリ5−1〜5−16と、その読み出しを制御する読み出し制御回路6と、バッファメモリ5−1〜5−4の出力単位に、入出力端子間でセルのビット位置の入れ替えを行なう第1のバレルシフタ7−1〜7−4と、更に、4個の第1のバレルシフタの出力単位に入出力端子間でセルのビット位置の入れ替えを行なう第2のバレルシフタ8−1〜8−4と、第1及び第2のバレルシフタで多重化されたセルのビット揃えを行なうバッファメモリ9−1〜9−16とその書き込みを制御する書き込み制御回路10と、バッファメモリ9−1〜9−16の読み出しを制御する読み出し制御回路11を持つ。

0009

図2は、実施例の入力ハイウェイで伝送されるセルの構造を示す。ITU−T(国際電気通信連合電気通信標準化部門)により定められた53バイトのATMセルに対して、装置で用いる制御情報等を含む3バイトのヘッダを更に付加して、56バイトのセル構造である。図2のセルをシリアル伝送する場合の伝送順序は、下位バイトMSB側から順に伝送される。図3図2のセルが4ビット並列で伝送される場合の伝送順序を示すヘキサビット番号である。すなわち、セルはn1、n2、・・・、n112の順序で伝送される(ただし、n=A〜P)。

0010

なお、本発明によるATMセル多重回路は、56バイトのセル以外にも、72バイトのセル等についても処理できる。

0011

本発明によるATMセル多重回路は、多重モード信号3によって、入力セルの並列多重速度を任意に選択できる。図4は、図1の実施例における多重モード信号3と入力セルの並列多重速度及び第1、第2のバレルシフタの動作の対応表である。多重モード信号3は2ビットで構成され、並列多重速度は150Mビット/秒、600Mビット/秒、2.4Gビット/秒の三つのモードに対応できる。また、各モードにおける第1、第2のバレルシフタの動作は、ビット位置の入れ替えを行うかまたはスルーで出力するかを切り替える。図5図6図7は、それぞれ、150M、600M、2.4Gの各モードでの入力ハイウェイ1−1〜1−16及びセル先頭信号2−1〜2−16のタイムチャートである。150Mモードでは、図5に示すように、入力ハイウェイ1−1からセルAが、入力ハイウェイ1−2からセルBが、以下同様にして、入力ハイウェイ1−16からセルPが4ビット並列で入力される。600Mモードでは、図6に示すように、入力ハイウェイ1−1〜1−4からセルAが、入力ハイウェイ1−5〜1−8からセルBが、以下同様にして、入力ハイウェイ1−13〜1−16からセルDが16ビット並列で入力される。2.4Gモードでは、図7に示すように、入力ハイウェイ1−1〜1−16からセルAが、64ビット並列で入力される。また、セル先頭信号2−1〜2−16は、各入力ハイウェイ1−1〜1−16上のセルの先頭位置で、「L」レベルパルスが入力される。

0012

図1の実施例は、上記の三つのモードに対応した並列多重速度で入力されたセルを、いずれも2.4Gビット/秒に多重化するATMセル多重回路である。以下、本実施例のATMセル多重回路で、各モードの入力セルが多重化される動作について説明する。

0013

初めに、150Mモードの場合について説明する。

0014

図5のタイムチャートに従って4ビット並列の150Mビット/秒で入力されたセルAは、セルに並送して入力されたセル先頭信号2−1に従って、セルの先頭A1から、順次、A112まで、バッファメモリ5−1の連続するアドレス上に書き込まれる。同様に、セルB〜セルPも、それぞれ、バッファメモリ5−2〜5−16に書き込まれる。ここで、入力ハイウェイ1−1〜1−16から入力されたセルA〜セルPは、各ハイウェイ間の伝送遅延差のため、セル先頭位相が必ずしも一致していない。そこで、バッファメモリ5−1〜5−16に1セル以上蓄えてから、システムフレーム信号4に同期して、セルA〜セルPを読み出すことで、各入力セルのセル同期がとられる。従って、バッファメモリ5−1〜5−16は、2セル分以上蓄えられる容量を持ち、連続する128アドレス単位に区切って、セルが格納される。図8はバッファメモリ5−1〜5−16が2セル分の容量を持つ場合のアドレス割り付けの一例である。各バッファメモリのセル格納領域を、アドレス0〜127とアドレス128〜255の2面に分割し、各領域先頭の16アドレスを未使用とし、アドレス16〜127とアドレス144〜255の領域にセルを格納する。

0015

バッファメモリ5−1〜5−16に蓄えられたセルA〜セルPは、セル毎に時間軸方向へビットシフトして読み出される。読み出し制御回路6は、バッファメモリ5−1〜5−16に対応した16個の読み出しアドレスカウンタを持つ。図9は、読み出し制御回路6の一構成例である。読み出しアドレスカウンタ60−1〜60−16は、それぞれ、バッファメモリ5−1〜5−16に対応している。各読み出しアドレスカウンタは、端子Lに入力されたシステムフレーム信号4に同期して、端子D0−7に入力された初期値をロードし、以後、16〜127、144〜255の順序で、セルの読み出し周期毎に+1ずつインクリメントされる。各カウンタの初期値は、初期値セレクタ16−1〜61−16によって与えられ、多重モード信号3によって初期値が切り替えられる。図10は、150Mモードの場合の読み出しアドレスカウンタ60−1〜60−16の出力信号6−1〜6−16のタイムチャートである。読み出しアドレスカウンタ60−1の初期値は16、読み出しアドレスカウンタ60−2の初期値は255、読み出しアドレスカウンタ60−3の初期値は254、以下同様にして、読み出しアドレスカウンタ60−16の初期値は241、となる。このとき、バッファメモリ5−1に対する読み出しアドレスは、16−127が与えられる。同様にして、バッファメモリ5−2〜5−16に対する読み出しアドレスは、それぞれ、先頭アドレス16が階段状にバッファメモリ毎遅れて与えられる。この読み出しアドレスに従って、バッファメモリ5−1〜5−16セルからセルが読み出される。図11は、バッファメモリ5−1〜5−16の出力信号のタイムチャートである。バッファメモリ5−1〜5−16まで、セルA〜セルPが階段状にバッファメモリ毎に遅れて出力される。上記のように、各バッファメモリの読み出しアドレスカウンタの初期値を制御することにより、遅延回路を用いることなく、ビットシフトを実現する。

0016

更に、バッファメモリ5−1〜5−16から出力されたセルA〜セルPは、各々、バレルシフタ7−1〜7−4に入力される。ここで、バレルシフタ7−1〜7−4は、セルデータ入力端子及び出力端子をそれぞれ4個ずつ持ち、入出力端子間でビット入れ替えを行なうことで、常に各入力セルの同じビット位置が同じ出力端子に表われるように制御される。図12は、バレルシフタ7−1の一構成例である。バレルシフタ7−1は、4入力1出力の4個のセレクタ70−1〜70−4と、2入力1出力の4個のセレクタ71−1〜71−4とで構成される。セレクタ70−1〜70−4は、入力セルのビット入れ替えを行なうためのセレクタであり、2ビットの制御端子74の示す値と一致するセレクタの入力端子番号を選択し出力する。また、セレクタ71−1〜71−4は、セレクタ70−1〜70−4をバイパスするためのセレクタであり、1ビットの制御端子75の示す値と一致するセレクタの入力端子番号を選択し出力する。例えば、制御端子75が0の場合、入力端子72−1〜72−4から入力されたセルは、ビット入れ替えを行なわずに、それぞれ出力端子73−1〜73−4に出力される。また、制御端子75が1の場合、制御端子74の値が0〜3まで+1ずつインクリメントする毎に、出力端子73−1には入力端子72−1、72−2、72−3、72−4の順に、出力端子73−2には入力端子72−4、72−1、72−2、72−3の順に、出力端子73−3には入力端子72−3、72−4、72−1、72−2の順に、出力端子73−4には入力端子72−2、72−3、72−4、72−1の順に、入力されたセルデータがビットを入れ替えて出力される。バレルシフタ7−2〜7−4は、それぞれバレルシフタ7−1と同様の回路構成である。図1の実施例では、バレルシフタ7−1〜7−4の各制御端子74の入力信号として、バッファメモリ5−1の読み出しアドレス信号6−1の下位1〜2ビット目を利用する。また、制御端子75の入力信号として、図4に示した多重モード信号3の上位ビット(b1)を利用する。

0017

上記の動作により、図11のタイムチャートに示すセルA〜セルDが第1のバレルシフタ7−1に入力されたとき、各セルのビット入れ替えが行なわれ、同一出力端子に各セルの同一ヘキサ番号のビットが出力される。同様にして、セルE〜セルPもビット入れ替えが行なわれる。図13は、第1のバレルシフタの出力信号7−1−1〜7−4−4のタイムチャートである。出力7−1−1には常にセルA〜セルDのヘキサ番号={1+4・i}(ただし、i=0〜27)、出力7−1−2には常にセルA〜セルDのヘキサ番号={2+4・i}(ただし、i=0〜27)、出力7−1−3には常にセルA〜セルDのヘキサ番号={3+4・i}(ただし、i=0〜27)、出力7−1−4には常にセルA〜セルDのヘキサ番号={4+4・i}(ただし、i=0〜27)が、セルA、セルB、セルC、セルDの順番で600Mビット/秒に多重化され、かつ出力毎に4並列ビットずつ遅れて出力される。同様にして、セルE〜セルHは出力7−2−1〜7−2−4に、セルI〜セルLは出力7−3−1〜7−3−4に、セルM〜セルPは出力7−4−1〜7−4−4に多重化され、出力される。

0018

第1のバレルシフタ7−1〜7−4から出力されたセルは、次に、第2のバレルシフタ8−1〜8−4に入力され、更に、第1のバレルシフタ間でのビット入れ替えが行なわれる。第2のバレルシフタ8−1〜8−4は図12の第1のバレルシフタと同じ回路構成である。図1に示すように、第1のバレルシフタと第2のバレルシフタの間はマトリクス状に接続される。すなわち、第1のバレルシフタの出力信号7−1−1、7−2−1、7−3−1、7−4−1の4本はバレルシフタ8−1に、出力信号7−1−2、7−2−2、7−3−2、7−4−2の4本はバレルシフタ8−2に、出力信号7−1−3、7−2−3、7−3−3、7−4−3の4本はバレルシフタ8−3に、出力信号7−1−4、7−2−4、7−3−4、7−4−4の4本はバレルシフタ8−4に、それぞれ入力される。また、制御端子74の入力信号として、バレルシフタ8−1は図10に示した読み出しアドレス信号6−1の下位3〜4ビット目、バレルシフタ8−2は読み出しアドレス信号6−6の下位3〜4ビット目、バレルシフタ8−3は読み出しアドレス信号6−11の下位3〜4ビット目、バレルシフタ8−4は読み出しアドレス信号6−16の下位3〜4ビット目、をそれぞれ利用する。また、制御端子75の入力信号として、図4に示した多重モード信号3の2ビット(b0、b1)の論理和を利用する。

0019

図13のタイムチャートに示すセルA〜セルPが第2のバレルシフタ8−1〜8−4に入力されたとき、各セルのビット入れ替えが行なわれ、同一出力端子に各セルの同一ヘキサ番号のビットが出力される。図14は、第2のバレルシフタ8−1〜8−4の出力信号8−1−1〜8−4−4のタイムチャートである。出力8−1−1には常にセルA〜セルPのヘキサ番号={1+16・i}(ただし、i=0〜6)、出力8−2−1には常にセルA〜セルPのヘキサ番号={2+16・i}(ただし、i=0〜6)、出力8−3−1には常にセルA〜セルPのヘキサ番号={3+16・i}(ただし、i=0〜6)、以下同様にして、出力8−4−4には常にセルA〜セルPのヘキサ番号={16+16・i}(ただし、i=0〜6)が、セルA、セルB、セルC、・・・、セルPの順番で、2.4Gビット/秒に多重化され、かつ出力毎に4並列ビットずつ遅れて出力される。

0020

バレルシフタ8−1〜8−4から出力されたセルは、バッファメモリ9−1〜9−16の連続するアドレス上に、セル毎に書き込まれる。図1に示すように、第2のバレルシフタ8−1〜8−4とバッファメモリ9−1〜9−16の間はマトリクス状に接続される。すなわち第2のバレルシフタの出力信号8−1−1はバッファメモリ9−1に、出力信号8−2−1はバッファメモリ9−2に、出力信号8−3−1はバッファメモリ9−3に、以下同様にして、出力信号8−4−4はバッファメモリ9−16に接続される。

0021

図15はバッファメモリ9−1〜9−16のアドレス割り付けの一例である。バッファメモリ9−1〜9−16のアドレス領域は、セル毎に8アドレスずつ割り付けられ、各セルは、バッファメモリ9−1〜9−16の連続するアドレス上に28ビット毎に分割して蓄えられる。このとき、各格納領域の先頭1アドレスは未使用とする。従って、16個のセルを全て蓄えるには128アドレス分のバッファメモリがあればよい。但し、バッファメモリ9−1〜9−16からセルを読み出す場合、1セルデータの56バイトが全て書き込まれてから読み出すため、2セル分の256アドレス分のバッファメモリを必要とする。従って、1セル目のセルAはアドレス1〜7、セルBはアドレス9−15、セルCはアドレス17〜23、以下同様にして、セルPはアドレス121〜127に書き込まれる。更に、2セル目のセルAはアドレス129〜135、セルBはアドレス137〜143、セルCはアドレス145〜151、以下同様にして、セルPはアドレス249〜255に書き込まれる。また、バッファメモリ9−1にはヘキサ番号={1+16・i}(ただし、i=0〜6)のビット、バッファメモリ9−2にはヘキサ番号={2+16・i}(ただし、i=0〜6)のビット、以下同様にして、バッファメモリ9−16にはヘキサ番号={16+16・i}(ただし、i=0〜6)のビットが書き込まれる。

0022

図16は書き込み制御回路10の一構成例である。書き込み制御回路10は、第2のバッファメモリ9−1〜9−16に対応した8ビットの書き込みアドレスカウンタを持つ。各アドレスカウンタは、3ビットの7進カウンタ100−1〜100−16と、5ビットの32進カウンタ101−1〜101−16とで構成される。7進カウンタ100−1〜100−16は、1〜7の間でセルの書き込み周期毎に+1ずつインクリメントされる。32進カウンタ101−1〜101−16は、7進カウンタ100−1〜100−16がオーバフローする毎に+1ずつインクリメントされる。ここで、図14のタイムチャートで示したセルA、セルB、セルC、・・・、セルPの順番で入力された各セルを、図15に示したアドレス領域にそれぞれ格納するためには、8アドレスずつインクリメントする書き込みアドレスを発生する必要がある。そこで、書き込み制御回路10から出力する各書き込みアドレス信号10−1〜10−16のb0〜b7(但し、b0が最下位アドレス信号)は、32進カウンタの出力Q0−3を書き込みアドレス信号のb0〜b3、7進カウンタの出力Q0−2を書き込みアドレス信号のb4〜b6、32進カウンタの出力Q4を書き込みアドレス信号のb7とする。図17は、書き込み制御回路10から出力される第2のバッファメモリの書き込みアドレス信号10−1〜10−16のタイムチャートである。各書き込みアドレスカウンタの初期値は、図17に示すように与えられ、8アドレスずつインクリメントする書き込みアドレスが、バッファメモリ毎に階段状に遅れて出力される。この書き込みアドレスに従って、図14のタイムチャートに示すセルA〜セルPが、図15に示すバッファメモリ9−1〜9−16のアドレス領域に書き込まれ、各セルの時間軸方向にずれたビットが揃えられる。

0023

図1の読み出し制御回路11は、図15に示すバッファメモリ9−1〜9−16のアドレス領域に格納されたセルを、下位アドレスから順番にセル毎に出力するための読み出しアドレスを発生する。図18は読み出し制御回路11の一構成例である。読み出し制御回路11は、読み出しアドレスの下位3ビットを出力する7進カウンタ110と、読み出しアドレスの上位5ビットを出力する32進カウンタ111を持つ。7進カウンタ110は、1〜7の間でセルの読み出し周期毎に+1ずつインクリメントされる。32進カウンタ111は、7進カウンタ110がオーバフローする毎に+1ずつインクリメントされる。この読み出しアドレス信号11−1はバッファメモリ9−1〜9−16に共通に与えられる。この読み出しアドレスに従って、バッファメモリ9−1〜9−16に格納されたセルが、セル単位で出力される。図19は読み出しアドレス信号11−1及びバッファメモリ9−1〜9−16の出力信号のタイムチャートである。各セルが64ビット並列×7ビットのフォーマットで多重化されて出力される。

0024

以上説明したように、本実施例のATMセル多重回路は、150Mモードの場合に、16本の入力ハイウェイ1−1〜1−16の各々から150Mビット/秒で入力された16個のセルを、2.4Gビット/秒に多重化できる。

0025

次に、600Mモードの場合について説明する。

0026

図6のタイムチャートに従って16ビット並列の600Mビット/秒で入力されたセルAは、セルに並送して入力されたセル先頭信号2−1〜2−4に従って、セルの先頭A1〜A4から、順次、A109〜A112まで、バッファメモリ5−1〜5−4の連続するアドレス上に書き込まれる。同時に、セルB〜セルDも、それぞれ、バッファメモリ5−5〜5−16に書き込まれる。

0027

バッファメモリ5−1〜5−16に蓄えられたセルA〜セルDは、セル毎に時間軸方向へビットシフトして読み出される。但し、多重モード信号3によって、図9に示した第1の読み出し制御回路6の初期値セレクタが切り替えられるため、150Mモードのときと異なるアドレスが出力される。図20は、600Mモードの場合の読み出しアドレスカウンタ60−1〜60−16の出力信号6−1〜6−16のタイムチャートである。読み出しアドレスカウンタ60−1〜60−4の初期値は16、読み出しアドレスカウンタ60−5〜60−8の初期値は255、読み出しアドレスカウンタ60−9〜60−12の初期値は254、読み出しアドレスカウンタ60−13〜60−16の初期値は253、となる。このとき、バッファメモリ5−1〜5−4に対する読み出しアドレスは、16〜127が与えられる。同様にして、バッファメモリ5−5〜5−16に対する読み出しアドレスは、それぞれ、先頭アドレス16が階段状に4個のバッファメモリ毎に遅れて与えられる。この読み出しアドレスに従って、バッファメモリ5−1〜5−16からセルが読み出される。図21は、バッファメモリ5−1〜5−16の出力信号のタイムチャートである。バッファメモリ5−1〜5−16まで、セルA〜セルDが階段状に4個のバッファメモリ毎に遅れて出力される。

0028

図4のモード表より、600Mモードの場合、第1のバレルシフタ7−1〜7−4の動作はビットスルーとなるため、第1のバレルシフタの出力信号7−1−1〜7−4−4は、図21の状態のまま出力される。

0029

第1のバレルシフタ7−1〜7−4から出力されたセルは、更に、第2のバレルシフタ8−1〜8−4で第1のバレルシフタ間でのビット入れ替えが行なわれる。

0030

図21のタイムチャートに示すセルA〜セルDが第2のバレルシフタ8−1〜8−4に入力されたとき、各セルのビット入れ替えが行なわれ、同一出力端子に各セルの同一ヘキサ番号のビットが出力される。図22は、第2のバレルシフタ8−1〜8−4の出力信号8−1−1〜8−4−4のタイムチャートである。出力8−1−1には常にセルA〜セルDのヘキサ番号={1+16・i}(ただし、i=0〜6)、出力8−2−1には常にセルA〜セルDのヘキサ番号={2+16・i}(ただし、i=0〜6)、出力8−3−1には常にセルA〜セルDのヘキサ番号={3+16・i}(ただし、i=0〜6)、以下同様にして、出力8−4−4には常にセルA〜セルDのヘキサ番号={16+16・i}(ただし、i=0〜6)が、セルA、セルB、セルC、セルDの順番で2.4Gビット/秒に多重化される。かつバレルシフタ8−1〜8−4毎に16並列ビットずつ遅れて出力される。

0031

バレルシフタ8−1〜8−4から出力されたセルは、バッファメモリ9−1〜9−16の連続するアドレス上に、セル毎に書き込まれる。但し、多重モード信号3によって、図16に示した書き込み制御回路10の初期値セレクタが切り替えられるため、150Mモードのときと異なるアドレスが出力される。図23は、600Mモードの場合の第2のバッファメモリの書き込みアドレス信号10−1〜10−16のタイムチャートである。各書き込みアドレスカウンタの初期値は、図23に示すように与えられ、8アドレスずつインクリメントする書き込みアドレスが、4個のバッファメモリ毎に階段状に遅れて出力される。この書き込みアドレスに従って、図22のタイムチャートに示すセルA〜セルDが、バッファメモリ9−1〜9−16に書き込まれ、各セルの時間軸方向にずれたビットが揃えられる。但し、150Mモードの場合と違い、2セル目のセルAはアドレス33〜39、セルDはアドレス41〜47、セルCはアドレス49〜55、セルPはアドレス57〜63に書き込まれ、アドレス64〜255は未使用とする。

0032

更に、図19に示した150Mモードの場合と同様に、各セルが64ビット並列×7ビットのフォーマットで多重化されて出力される。

0033

従って、本実施例のATMセル多重回路は、600Mモードの場合に、4本の入力ハイウェイ毎に並列多重して600Mビット/秒で入力された4個のセルを、2.4Gビット/秒に多重化できる。

0034

次に、2.4Gモードの場合について説明する。

0035

図7のタイムチャートに従って64ビット並列の2.4Gビット/秒で入力されたセルAは、セルに並送して入力されたセル先頭信号2−1〜2−16に従って、セルの先頭A1〜A16から、順次、A97−A112まで、第1のバッファメモリ5−1〜5−16の連続するアドレス上に書き込まれる。

0036

多重モード信号3によって、図9に示した読み出し制御回路6の初期値セレクタが切り替えられ、バッファメモリ5−1〜5−16に蓄えられたセルAは、図7に示した状態のまま読み出される。

0037

また、図4のモード表より、2.4Gモードの場合、第1のバレルシフタ7−1〜7−4及び第2のバレルシフタ8−1〜8−4ともにビットスルー動作となるため、第2のバレルシフタの出力信号8−1−1〜8−4−4は、図7の状態のまま出力される。

0038

また、同じく図16に示した書き込み制御回路10の初期値セレクタが切り替えられ、バレルシフタ8−1〜8−4から出力されたセルは、バッファメモリ9−1〜9−16の連続するアドレス上に図7に示した状態のまま書き込まれる。

0039

更に、図19に示した150Mモードの場合と同様に、バッファメモリ9−1〜9−16から64ビット並列×7ビットのフォーマットで、入力された状態のまま出力される。

0040

従って、本実施例のATMセル多重回路は、2.4Gモードの場合に、16本の入力ハイウェイ上を並列多重して2.4Gビット/秒で入力されたセルを、2.4Gビット/秒の状態のまま出力できる。

0041

以上説明したように、本発明のATMセル多重回路は、直並列変換多重回路のかわりに、入出力端子間でセルのビット位置の入れ替えを行なうバレルシフタと、バレルシフタの前段で入力セル毎の時間軸方向へのビットシフトを行なう複数個のバッファメモリ5−1〜5−16と、バレルシフタの後段で多重化されたセルのビット揃えを行なう複数個のバッファメモリ9−1〜9−16と、入力ハイウェイの並列多重速度に応じてバレルシフタのビット位置入れ替え動作を切り替える手段とを設けたことにより、従来の多重回路で必要であった、(入力ハイウェイ数)×(セル長(ビット数))に相当するシフトレジスタや遅延回路を構成するためのラッチ回路を不要とし、多重回路の論理回路規模を低減できる。また、複数の入力インタフェース速度を持つATMセル多重回路を同一回路で実現できる。

0042

更に、本実施例のATMセル多重回路と逆の処理を行うことにより、2.4Gビット/秒に多重化された入力セルを、150Mビット/秒×16ハイウェイ、または600Mビット/秒×4ハイウェイ、または2.4Gビット/秒×1ハイウェイにセルを振り分けるATMセル多重分離回路を実現できる。

発明の効果

0043

本発明のATMセル多重回路は、バレルシフタおよびバレルシフタの前後にバッファメモリを設けたことで、従来の直並列変換多重回路で必要であった(入力ハイウェイ数)×(セル長(ビット数))に相当するシフトレジスタや遅延回路を不要とする。また、バレルシフタはセレクタのみで構成できるため、論理回路規模を低減できる。特に、本発明のATMセル多重回路をLSI化する場合、バッファメモリをオンチップメモリで実現できるため、同一ビット数のラッチ回路に比べて極端に小型化が可能である。

0044

さらに、バレルシフタ前段のバッファメモリを、装置内の異なるボード間またはシェルフ間で転送された入力セルのセル同期用バッファとして共用できるため、新たなセルバッファの追加による回路規模の増大を抑えられる。

0045

また、任意の並列多重速度を持つ入力ハイウェイに対応可能であるため、複数の入力インタフェース速度を持つATMセル多重回路を同一回路で実現でき、装置のコスト低減の効果がある。

0046

従って、本発明のATMセル多重回路を搭載することにより、より小さい回路規模で消費電力の少ない、かつフレキシブルインタフェース速度を持つ大容量のATMスイッチ及びATM多重化装置を実現できる。

図面の簡単な説明

0047

図1本発明によるATMセル多重回路の第1の実施例のブロック図。
図2本発明の第1の実施例に用いるセルの構造を示す説明図。
図3本発明の第1の実施例に用いるセルを4ビット並列化した場合のヘキサ番号とビット位置の対応を示す説明図。
図4本発明によるATMセル多重回路の第1の実施例における入力セルの多重モードを示す説明図。
図5本発明によるATMセル多重回路の第1の実施例における150Mモードでの入力ハイウェイのタイミングチャート
図6本発明によるATMセル多重回路の第1の実施例における600Mモードでの入力ハイウェイのタイミングチャート。
図7本発明によるATMセル多重回路の第1の実施例における2.4Gモードでの入力ハイウェイのタイミングチャート。
図8本発明によるATMセル多重回路の第1の実施例における第1のバッファメモリのアドレス割り付けを示す説明図。
図9本発明によるATMセル多重回路の第1の実施例における第1のバッファメモリの読み出し制御回路のブロック図。
図10本発明によるATMセル多重回路の第1の実施例における150Mモードでの第1のバッファメモリの読み出しアドレスのタイミングチャート。
図11本発明によるATMセル多重回路の第1の実施例における150Mモードでの第1のバッファメモリの出力信号のタイミングチャート。
図12本発明によるATMセル多重回路の第1の実施例における第1及び第2のバレルシフタの説明図。
図13本発明によるATMセル多重回路の第1の実施例における150Mモードでの第1のバレルシフタの出力信号のタイミングチャート。
図14本発明によるATMセル多重回路の第1の実施例における150Mモードでの第2のバレルシフタの出力信号のタイミングチャート。
図15本発明によるATMセル多重回路の第1の実施例における第2のバッファメモリのアドレス割り付けを示す説明図。
図16本発明によるATMセル多重回路の第1の実施例における第2のバッファメモリの書き込み制御回路のブロック図。
図17本発明によるATMセル多重回路の第1の実施例における150Mモードでの第2のバッファメモリの書き込みアドレスのタイミングチャート。
図18本発明によるATMセル多重回路の第1の実施例における第2のバッファメモリの読み出し制御回路のブロック図。
図19本発明によるATMセル多重回路の第1の実施例における150Mモードでの第2のバッファメモリの出力信号のタイミングチャート。
図20本発明によるATMセル多重回路の第1の実施例における600Mモードでの第1のバッファメモリの読み出しアドレスのタイミングチャート。
図21本発明によるATMセル多重回路の第1の実施例における600Mモードでの第1のバッファメモリの出力信号のタイミングチャート。
図22本発明によるATMセル多重回路の第1の実施例における600Mモードでの第2のバレルシフタの出力信号のタイミングチャート。
図23本発明によるATMセル多重回路の第1の実施例における600Mモードでの第2のバッファメモリの書き込みアドレスのタイミングチャート。

--

0048

1−1〜1−16…入力ハイウェイ、
2−1〜2−16…セルの先頭信号、
3…多重モード信号、
4…システムフレーム信号、
5−1〜5−16…バッファメモリ、
6…読み出し制御回路、
6−1〜6−16…読み出しアドレス信号、
6−17…タイミング信号
7−1〜7−4…第1のバレルシフタ、
7−1−1〜7−4−4…出力信号、
8−1〜8−4…第2のバレルシフタ、
8−1−1〜8−4−4…出力信号、
9−1〜9−16…第2のバッファメモリ、
10…書き込み制御回路、
10−1〜10−16…書き込みアドレス信号、
10−17…タイミング信号、
11…読み出し制御回路、
11−1…読み出しアドレス信号。

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