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技術 半導体不揮発性記憶装置

出願人 株式会社日立製作所日立超エル・エス・アイ・エンジニアリング株式会社
発明者 関浩一和田武史武藤匡志窪田康郎庄司和良
出願日 1989年9月20日 (31年2ヶ月経過) 出願番号 1997-011821
公開日 1997年7月11日 (23年4ヶ月経過) 公開番号 1997-180488
状態 特許登録済
技術分野 EAROM リードオンリーメモリ 不揮発性半導体メモリ 半導体メモリ 不揮発性半導体メモリ
主要キーワード Nチャンネル 一括判定 高低さ プログラマブル電源 設定遅延 非動作期間 初期設計 V系電源
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(1997年7月11日)のものです。
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図面 (20)

課題

ステムスループットを低下させることなく、EEPROMをシステムに実装したまま電気的消去を実質的に可能にした半導体不揮発性記憶装置を提供する。

解決手段

それらのソースが共通に接続され、それらのドレイン共通接続され、各々が第1のしきい値電圧範囲とそれより高い第2のしきい値電圧範囲の何れかにそのしきい値電圧が設定されることにより情報を記憶する複数のメモリセル及びかかる複数のメモリセルの所定のメモリセルを選択するためのアドレス信号を発生するアドレスカウンタ回路とを有する半導体不揮発性記憶装置において、上記複数のメモリセルのしきい値電圧を一括して上記第1のしきい値電圧範囲に設定するモード中に、上記アドレスカウンタ回路によって順次選択されたメモリセルに上記第1のしきい値電圧範囲から上記第2のしきい値電圧範囲の方向へ変化させる如き電圧印加し、その後上記複数のメモリセルに上記第2のしきい値電圧範囲から上記第1のしきい値電圧範囲への方向へ変化させる如き電圧を印加する。

概要

背景

半導体不揮発性記憶装置としては紫外線により記憶情報消去が可能なEPROMイレーザブル&プログラマブルリードオンリー・メモリ)と、電気的に記憶情報の消去が可能なEEPROMがある。EPROMは、情報を記憶するところのメモリセル面積が比較的小さいため大記憶容量化に適してはいるが、記憶されている情報を消去するためには、メモリセルに紫外線を照射する必要があり、そのために比較的高価な窓付きのパッケージ封止される。また、プログラマーによって情報の書き込みあるいは書き換えを行うには、新たな情報の書き込み、あるいは書き換え時にEPROMをそれが実装されたシステムから取り外す必要があるなどの問題を有している。

一方、EEPROMは、それがシステムに実装された状態で、それの記憶情報を電気的に書き換えることが可能である。しかしながら、EEPROMにあっては、それを構成するメモリセルの面積が比較的大きく、例えばEPROMの約2.5倍から5倍程度と大きい。そのため、EEPROMは、大記憶容量化に適しているとはいい難い。そこで、最近では両者の中間的な半導体不揮発性記憶装置として、電気的一括消去型EEPROMと呼ばれるものが開発されている。電気的一括消去型EEPROMは、チップに形成されたメモリセルの全てを一括して、又はチップに形成されたメモリセルのうち、あるひとまとまりメモリセル群を一括して電気的に消去する機能を持つ半導体不揮発性記憶装置である。電気的一括消去型EEPROMにおいては、メモリセルの大きさをEPROMのそれ並に小さくできる。

このような一括消去型EEPROMに関しては、1980年のアイ・イー・イー・イー、インターナシナルソリッドステートサーキッツコンファレンスIEEE INTERNATIONALSOLID-STATECIRCUITS CONFERENCE) の頁152 〜 153、1987年のアイ・イー・イー・イー、インターナショナル、ソリッド−ステート サーキッツ コンファレンス(IEEE INTERNATIONAL SOLID-STATE CIRCUITSCONFERENCE)の頁76〜77、アイ・イー・イー・イー・ジャーナルオブソリッドステートサーキッツ,第23巻第5号(1988年)第1157頁から第1163頁(IEEE,J. Solid-StateCicuits, vol.23(1988) pp.1157-1163)に記載されている。

図16には、1987年の国際電子デバイス会議(International ElectronDevice Meeting) において発表された電気的一括消去型EEPROMのメモリセルの断面構造概要図が示されている。同図のメモリセルは、通常のEPROMのメモリセルとよく似た構造を有している。すなわち、メモリセルは、2層ゲート構造絶縁ゲート型電界効果トランジスタ(以下、MOSFET又は単にトランジスタと称する)により構成されている。同図において、8はP型シリコン基板、11は上記シリコン基板8に形成されたP型拡散層、10は上記シリコン基板8に形成された低濃度N型拡散層、9は上記P型拡散層11及び上記N型拡散層10のそれぞれに形成されたN型拡散層である。また、4は薄い酸化膜7を介して上記P型シリコン基板8上に形成されたフローティングゲート、6は酸化膜7を介して上記フローティングゲート4上に形成されたコントロールゲート、3はドレイン電極、5はソース電極である。すなわち、同図のメモリセルはNチャンネル形の2層ゲート構造のMOSFETにより構成され、このトランジスタに情報が記憶される。ここにおいて、情報は実質的にしきい値電圧の変化としてトランジスタに保持される。

以下、特に述べないかぎり、メモリセルにおいて、情報を記憶するトランジスタ(以下、記憶トランジスタと称する)がNチャンネル形の場合について述べる。図16に示されているメモリセルへの情報の書き込み動作は、EPROMのそれと同様である。すなわち、書き込み動作は、ドレイン電極3に接続されたドレイン領域9の近傍で発生させたホットキャリアをフローティングゲート4に注入することにより行われる。この書き込み動作により記憶トランジスタは、そのコントロールゲート6からみたしきい値電圧が、書き込み動作を行わなかった記憶トランジスタに比べ高くなる。

一方、消去動作においては、コントロールゲート6を接地し、ソース電極5に高電圧印加することによりフローティングゲート4とソース電極5に接続されたソース領域9との間に高電界が発生され、薄い酸化膜7を通したトンネル現象を利用してフローティングゲート4に蓄積された電子がソース領域9を介してソース電極5に引き抜かれる。これにより、記憶情報の消去が行われる。すなわち、消去動作により記憶トランジスタはそのコントロールゲート6からみたしきい値電圧が低くなる。読み出し動作におていは、上記メモリセルに対して弱い書き込み、すなわち、フローティングゲート4に対して不所望なキャリアの注入が行われないように、ドレイン電極3及びコントロールゲート6に印加される電圧が比較的低い値に制限される。例えば、1V程度の低電圧がドレイン電極3に印加されるとともに、コントロールゲート6に5V程度の低電圧が印加される。これらの印加電圧によって記憶トランジスタを流れるチャンネル電流の大小を検出することにより、メモリセルに記憶されている情報の“0”,“1”を判定する。

一般に電気的消去においては、消去を長時間続けると、記憶トランジスタのしきい値電圧は、熱平衡状態での記憶トランジスタのしきい値電圧とは異なり負の値となり得る。これに対して、EPROMのように紫外線で記憶情報の消去を行う場合、消去動作によって変化する記憶トランジスタのしきい値電圧は、その記憶装置を製造した時のしきい値電圧に落ち着く、すなわち、記憶装置を製造するときの製造条件等によって、消去動作後の記憶トランジスタのしきい値電圧を制御することができる。ところが、記憶情報を電気的に消去する場合においては、フローティングゲートに蓄積された電子をソース電極に引き抜くことにより、記憶情報の消去が行われるため、比較的長い時間、消去動作を続けると、書き込み動作の際にフローティングゲートに注入した電子の量よりも多くの電子が引き抜かれることになる。そのため、電気的消去を比較的長い時間続けると、記憶トランジスタのしきい値電圧は、製造されたときのしきい値電圧とは異なる値になる。言い換えるならば、消去動作が行われた場合、EPROMとは対照的に、製造時の製造条件等によって定まるしきい値電圧に落ち着かない。本発明者らは電気的消去による記憶トランジスタのしきい値電圧の変化を測定した。

図8には、この測定により得られた、消去時間と消去により変化する記憶トランジスタのしきい値電圧との関係が示されている。同図において、横軸は消去時間を、縦軸は記憶トランジスタのしきい値電圧を表しており、Voは実質的にしきい値電圧がを、+Vths はしきい値電圧が正の電圧を、−Vths はしきい値電圧が負の電圧であることを示している。また、Vthv は製造条件のバラツキ等に起因する、消去後のしきい値電圧のバラツキを示している。この図から、消去が比較的長い時間続けられると、しきい値電圧が負の電圧へと変化していくことが理解されるであろう。

また、消去動作によって得られるしきい値電圧は、製造条件のバラツキ等のために、記憶トランジスタ毎に異なることがあることも理解されるであろう。消去時間に従ってしきい値電圧のバラツキが大きくなっていくことも更に同図から理解できるであろう。すなわち、消去時間が長くなるのに従って、2つの記憶トランジスタ間のしきい値電圧の差が大きくなる。上述のように記憶トランジスタのしきい値電圧が負になると読み出し動作に悪影響がでる。

これを図17を用いて説明する。いま、書き込まれた状態のメモリセル12から記憶情報を読み出す場合を考える。同図の17は、センスアンプを表す。メモリセル12を選択状態にするために、それが結合されたワード線13には、読み出し動作時選択電圧、例えば電源電圧Vcc(5V)が印加され、他のメモリセル14等にはそれらを非選択状態にするために、ワード線15等は読み出し動作時の非選択電圧、例えば回路接地電位0Vにされる。もし、記憶情報の読み出しが行われるべきメモリセル12に対応するデータ線16に接続された非選択状態のメモリセル14等のしきい値が負にされていると、ワード線15の電圧、すなわち、メモリセルのコントロールゲートの電圧が0Vにされても、非選択状態にされたメモリセル14を介してデータ線16に不所望な電流(非選択リーク電流)が流れるため、読み出し時間の遅れ、ひいては誤読み出しを引き起こす。

また、書き込み動作の際にもメモリセル内の記憶トランジスタのしきい値電圧が負であると悪影響がある。通常ホットキャリアを利用した書き込み動作においては、外部から与えられた書き込み用の高電圧(Vpp)がMOSFETを介してメモリセル内の記憶トランジスタのドレイン領域に印加される。上記MOSFETでの電圧降下は、それを流れる電流によって変わる。それ故、上記のように記憶トランジスタのしきい値電圧が負の値となるような条件下では、上記MOSFETにおける電圧降下が大きくなりすぎてメモリセル内の記憶トランジスタのドレインに印加される電圧が、上記電圧降下分低くなる。この結果、書き込みに要する時間が増加が引き起こされてしまう。したがって、上記のようなEEPROMでは消去後のしきい値電圧の値を精度良く制御しなければならない。

記憶情報の電気的消去を実現するために、従来のEEPROM、例えば上記1980年のアイ・イー・イー・イー、インターナショナル、ソリッド−ステートサーキッツコンファレンスの頁152 〜 153に記載されたEEPROMにおいては、メモリセルのそれぞれが記憶トランジスタと、これと直列接続された非選択リーク電流を阻止するための選択トランジスタとから構成されていた。このEEPROMにおいては、記憶トランジスタのコントロールゲートにプログラム線が結合され、選択トランジスタのゲート選択線が結合されている。すなわち、記憶トランジスタと選択トランジスタとは別々のワード線に結合されている。

また、図18には、上記1987年のアイ・イー・イー・イー、インターナショナル、ソリッド−ステートサーキッツコンファレンスの頁76〜77に記載された電気的一括消去型のEEPROMのメモリセルの断面図が示されている。このメモリセルの動作は、上記図16に示したメモリセルの場合とほゞ同じであるが、記憶情報の消去が上記図16のメモリセルと異なり、記憶トランジスタのフローティングゲートとドレイン領域間のトンネル現象を使って行われる。このメモリセルにおいては、ワード線に接続されべきゲート電極が1つしかないが、実質的に2つのトランジスタから構成されているとみなすことができる。すなわち、ゲート電極とコントロールゲート電極とが一体化された選択トランジスタと記憶トランジスタとによってメモリセルが構成されているとみなすことができる。

このメモリセルは、上述のように実質的に選択トランジスタを有するため、読み出し時の非選択リーク電流の問題を解決している。しかしながら、書き込み動作は、トンネル現象を利用した場合に比べ多くの電流量を必要とするホットキャリアにより行われるため、前述した書き込み動作の際の悪影響は改善されない。

EEPROM、例えば前述した1980年のアイ・イー・イー・イー、インターナショナル、ソリッド−ステートサーキッツコンファレンスの頁152 〜頁153に開示されているEEPROMにおいては、互いに異なるワード線に接続された記憶トランジスタと選択トランジスタとによって1個のメモリセルが構成される。これに対して、図16及び図18に示した電気的一括消去型EEPROMのメモリセルにおいては、1本のワード線に接続された1個の記憶トランジスタによって構成されている。

このことは、図16及び図18に示したメモリセル等を回路図で表すことにより、より明確になる。そこで、図19(A)及び(B)には、上記したメモリセルの回路図が示されている。図19(B)には、上記1980年のアイ・イー・イー・イー、インターナショナル、ソリッド−ステートサーキッツコンファレンスによって発表されたメモリセルの回路図が示されている。同図において、W1,W2はそれぞれ異なるワード線、Dはデータ線を示している。また、Qsは選択トランジスタを示しており、Qmが記憶トランジスタを示している。

図19(A)には、上記図16及び図18に示したメモリセルの回路図を示している。同図から理解できるように、1個のメモリセルは1本のワード線にそのコントロールゲートが接続され、1本のデータ線Dにそのドレインが接続され、1本のソース線Sにそのソースが接続された1個の記憶トランジスタQmによって構成されている。読み出し動作と書き込み動作のとき、複数のメモリセルから所望の1個のメモリセルを選択するには、図19(A)においては、1本のワード線と1本のデータ線とを選択すれば、その選択されたワード線Wに接続され、かつ選択されたデータ線Dに接続された1個のメモリセルを選択することができる。言い換えるならば、1本のワード線と1本のデータ線とによって1個のメモリセルを規定することができる。なお、図19(A)においては、ソース線Sは、チップに形成された他の全ての記憶トランジスタのソース線Sと共通、あるいは1つのメモリブロックを構成する所定数メモリセル間でソース線Sは共通にされる。

図19(A)に示したメモリセルは、1個の記憶トランジスタで構成できるためにメモリセルを形成するために必要とされるチップ上の面積をEPROMにおけるそれ並に小さくすることができる。しかしながら、記憶情報の電気的一括消去を実現するためには消去後の記憶トランジスタのしきい値電圧を制御できるようにすることが不可欠である。

これには消去を何回かに分割して行い、消去をするたびに読み出しを行い、消去が十分であるかどうかを確認し、十分でなければ再び消去をするという動作を繰り返す必要がある。上記アイ・イー・イー・イー・ジャーナルオブソリッドステートサーキッツ,第23巻第5号(1988年)第1157頁から第1163頁には、このような消去後のしきい値電圧の制御に関するアルゴリズムが提案されている。上記文献においては、このアルゴリズムを電気的一括消去型EEPROMとは別に設けられた外部のマイクロプロセッサで実行することが述べられている。また、通常の読み出し時における動作可能電源電圧の下限電圧Vccmin を確保するために、上記アルゴリズム中の読み出し時(消去ベリファイ時)にはEEPROMのチップ内ベリファイ電圧を発生させることが述べられている。また、不揮発性半導体メモリ装置消去方法として、特願昭62−270168号(特開平1−113997号公報)がある。

概要

システムのスループットを低下させることなく、EEPROMをシステムに実装したまま電気的消去を実質的に可能にした半導体不揮発性記憶装置を提供する。

それらのソースが共通に接続され、それらのドレインが共通接続され、各々が第1のしきい値電圧範囲とそれより高い第2のしきい値電圧範囲の何れかにそのしきい値電圧が設定されることにより情報を記憶する複数のメモリセル及びかかる複数のメモリセルの所定のメモリセルを選択するためのアドレス信号を発生するアドレスカウンタ回路とを有する半導体不揮発性記憶装置において、上記複数のメモリセルのしきい値電圧を一括して上記第1のしきい値電圧範囲に設定するモード中に、上記アドレスカウンタ回路によって順次選択されたメモリセルに上記第1のしきい値電圧範囲から上記第2のしきい値電圧範囲の方向へ変化させる如き電圧を印加し、その後上記複数のメモリセルに上記第2のしきい値電圧範囲から上記第1のしきい値電圧範囲への方向へ変化させる如き電圧を印加する。

目的

この発明の目的は、システムのスループットを低下させることなく、EEPROMをシステムに実装したまま電気的消去を実質的に可能にした半導体不揮発性記憶装置を提供することにある。この発明の他の目的は、外部から消去指示を与えるだけで自動的に消去が実行される電気的一括消去型EEPROMを提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

それらのソースが共通に接続され、それらのドレイン共通接続され、各々が第1のしきい値電圧範囲とそれより高い第2のしきい値電圧範囲の何れかにそのしきい値電圧が設定されることにより情報を記憶する複数のメモリセルと、上記複数のメモリセルの所定のメモリセルを選択するためのアドレス信号を発生する第1のアドレスカウンタ回路とを有する半導体不揮発性記憶装置であって、上記複数のメモリセルのしきい値電圧を一括して上記第1のしきい値電圧範囲に設定するモード中に、上記第1のアドレスカウンタ回路によって順次選択されたメモリセルに上記第1のしきい値電圧範囲から上記第2のしきい値電圧範囲の方向へ変化させる如き電圧印加し、その後上記複数のメモリセルに上記第2のしきい値電圧範囲から上記第1のしきい値電圧範囲への方向へ変化させる如き電圧を印加することを特徴とする半導体不揮発性記憶装置。

請求項2

上記複数のメモリセルに上記第2のしきい値電圧範囲から上記第1のしきい値電圧範囲への方向へ変化させる如き電圧を印加した後に上記第1のアドレスカウンタ回路によって順次選択されたメモリセルのしきい値電圧が上記第1のしきい値電圧範囲にあるか否かを判定するベリファイ回路をさらに具備することを特徴とする請求項1の半導体不揮発性記憶装置。

請求項3

上記複数のメモリセルに上記第2のしきい値電圧範囲から上記第1のしきい値電圧範囲への方向へ変化させる如き電圧を印加した後にメモリセルを順次選択する第2のアドレスカウンタ回路と、該第2のアドレスカウンタ回路によって選択されたメモリセルのしきい値電圧が上記第1のしきい値電圧範囲にあるか否かを判定するベリファイ回路をさらに具備することを特徴とする請求項1の半導体不揮発性記憶装置。

請求項4

上記ベリファイ回路が上記第1のしきい値電圧範囲にないメモリセルを検出したときに上記複数のメモリセルに上記第2のしきい値電圧範囲から上記第1のしきい値電圧範囲への方向へ変換させる如き電圧を再度印加することを特徴とする請求項3に記載の半導体不揮発性記憶装置。

請求項5

上記ベリファイ回路が上記第1のしきい値電圧範囲にないメモリセルを検出したときのアドレスを上記第2のアドレスカウンタ回路は保持し、次に上記複数のメモリセルに上記第2のしきい値電圧範囲から上記第1のしきい値電圧範囲への方向へ変化させる如き電圧を印加した後に、上記ベリファイ回路は上記第2のアドレスカウンタ回路に保持されたアドレスからメモリセルのしきい値電圧が上記第1のしきい値電圧範囲にあるか否かを判定することを特徴とする請求項4の半導体不揮発性記憶装置。

請求項6

上記ベリファイ回路は、複数のメモリセルのしきい値電圧が上記第1のしきい値電圧範囲にあるか否かを一括判定することを特徴とする請求項2乃至請求項5のいずれかに記載の半導体不揮発性記憶装置。

技術分野

0001

この発明は、半導体不揮発性記憶装置に関し、特に一括消去型EEPROMエレクトリカリ・イレーザブル&プログラマブルリードオンリー・メモリ)における自動消去技術に利用して有効な技術に関するものである。

背景技術

0002

半導体不揮発性記憶装置としては紫外線により記憶情報消去が可能なEPROM(イレーザブル&プログラマブル・リード・オンリー・メモリ)と、電気的に記憶情報の消去が可能なEEPROMがある。EPROMは、情報を記憶するところのメモリセル面積が比較的小さいため大記憶容量化に適してはいるが、記憶されている情報を消去するためには、メモリセルに紫外線を照射する必要があり、そのために比較的高価な窓付きのパッケージ封止される。また、プログラマーによって情報の書き込みあるいは書き換えを行うには、新たな情報の書き込み、あるいは書き換え時にEPROMをそれが実装されたシステムから取り外す必要があるなどの問題を有している。

0003

一方、EEPROMは、それがシステムに実装された状態で、それの記憶情報を電気的に書き換えることが可能である。しかしながら、EEPROMにあっては、それを構成するメモリセルの面積が比較的大きく、例えばEPROMの約2.5倍から5倍程度と大きい。そのため、EEPROMは、大記憶容量化に適しているとはいい難い。そこで、最近では両者の中間的な半導体不揮発性記憶装置として、電気的一括消去型EEPROMと呼ばれるものが開発されている。電気的一括消去型EEPROMは、チップに形成されたメモリセルの全てを一括して、又はチップに形成されたメモリセルのうち、あるひとまとまりメモリセル群を一括して電気的に消去する機能を持つ半導体不揮発性記憶装置である。電気的一括消去型EEPROMにおいては、メモリセルの大きさをEPROMのそれ並に小さくできる。

0004

このような一括消去型EEPROMに関しては、1980年のアイ・イー・イー・イー、インターナシナルソリッドステートサーキッツコンファレンスIEEE INTERNATIONALSOLID-STATECIRCUITS CONFERENCE) の頁152 〜 153、1987年のアイ・イー・イー・イー、インターナショナル、ソリッド−ステート サーキッツ コンファレンス(IEEE INTERNATIONAL SOLID-STATE CIRCUITSCONFERENCE)の頁76〜77、アイ・イー・イー・イー・ジャーナルオブソリッドステートサーキッツ,第23巻第5号(1988年)第1157頁から第1163頁(IEEE,J. Solid-StateCicuits, vol.23(1988) pp.1157-1163)に記載されている。

0005

図16には、1987年の国際電子デバイス会議(International ElectronDevice Meeting) において発表された電気的一括消去型EEPROMのメモリセルの断面構造概要図が示されている。同図のメモリセルは、通常のEPROMのメモリセルとよく似た構造を有している。すなわち、メモリセルは、2層ゲート構造絶縁ゲート型電界効果トランジスタ(以下、MOSFET又は単にトランジスタと称する)により構成されている。同図において、8はP型シリコン基板、11は上記シリコン基板8に形成されたP型拡散層、10は上記シリコン基板8に形成された低濃度N型拡散層、9は上記P型拡散層11及び上記N型拡散層10のそれぞれに形成されたN型拡散層である。また、4は薄い酸化膜7を介して上記P型シリコン基板8上に形成されたフローティングゲート、6は酸化膜7を介して上記フローティングゲート4上に形成されたコントロールゲート、3はドレイン電極、5はソース電極である。すなわち、同図のメモリセルはNチャンネル形の2層ゲート構造のMOSFETにより構成され、このトランジスタに情報が記憶される。ここにおいて、情報は実質的にしきい値電圧の変化としてトランジスタに保持される。

0006

以下、特に述べないかぎり、メモリセルにおいて、情報を記憶するトランジスタ(以下、記憶トランジスタと称する)がNチャンネル形の場合について述べる。図16に示されているメモリセルへの情報の書き込み動作は、EPROMのそれと同様である。すなわち、書き込み動作は、ドレイン電極3に接続されたドレイン領域9の近傍で発生させたホットキャリアをフローティングゲート4に注入することにより行われる。この書き込み動作により記憶トランジスタは、そのコントロールゲート6からみたしきい値電圧が、書き込み動作を行わなかった記憶トランジスタに比べ高くなる。

0007

一方、消去動作においては、コントロールゲート6を接地し、ソース電極5に高電圧印加することによりフローティングゲート4とソース電極5に接続されたソース領域9との間に高電界が発生され、薄い酸化膜7を通したトンネル現象を利用してフローティングゲート4に蓄積された電子がソース領域9を介してソース電極5に引き抜かれる。これにより、記憶情報の消去が行われる。すなわち、消去動作により記憶トランジスタはそのコントロールゲート6からみたしきい値電圧が低くなる。読み出し動作におていは、上記メモリセルに対して弱い書き込み、すなわち、フローティングゲート4に対して不所望なキャリアの注入が行われないように、ドレイン電極3及びコントロールゲート6に印加される電圧が比較的低い値に制限される。例えば、1V程度の低電圧がドレイン電極3に印加されるとともに、コントロールゲート6に5V程度の低電圧が印加される。これらの印加電圧によって記憶トランジスタを流れるチャンネル電流の大小を検出することにより、メモリセルに記憶されている情報の“0”,“1”を判定する。

0008

一般に電気的消去においては、消去を長時間続けると、記憶トランジスタのしきい値電圧は、熱平衡状態での記憶トランジスタのしきい値電圧とは異なり負の値となり得る。これに対して、EPROMのように紫外線で記憶情報の消去を行う場合、消去動作によって変化する記憶トランジスタのしきい値電圧は、その記憶装置を製造した時のしきい値電圧に落ち着く、すなわち、記憶装置を製造するときの製造条件等によって、消去動作後の記憶トランジスタのしきい値電圧を制御することができる。ところが、記憶情報を電気的に消去する場合においては、フローティングゲートに蓄積された電子をソース電極に引き抜くことにより、記憶情報の消去が行われるため、比較的長い時間、消去動作を続けると、書き込み動作の際にフローティングゲートに注入した電子の量よりも多くの電子が引き抜かれることになる。そのため、電気的消去を比較的長い時間続けると、記憶トランジスタのしきい値電圧は、製造されたときのしきい値電圧とは異なる値になる。言い換えるならば、消去動作が行われた場合、EPROMとは対照的に、製造時の製造条件等によって定まるしきい値電圧に落ち着かない。本発明者らは電気的消去による記憶トランジスタのしきい値電圧の変化を測定した。

0009

図8には、この測定により得られた、消去時間と消去により変化する記憶トランジスタのしきい値電圧との関係が示されている。同図において、横軸は消去時間を、縦軸は記憶トランジスタのしきい値電圧を表しており、Voは実質的にしきい値電圧がを、+Vths はしきい値電圧が正の電圧を、−Vths はしきい値電圧が負の電圧であることを示している。また、Vthv は製造条件のバラツキ等に起因する、消去後のしきい値電圧のバラツキを示している。この図から、消去が比較的長い時間続けられると、しきい値電圧が負の電圧へと変化していくことが理解されるであろう。

0010

また、消去動作によって得られるしきい値電圧は、製造条件のバラツキ等のために、記憶トランジスタ毎に異なることがあることも理解されるであろう。消去時間に従ってしきい値電圧のバラツキが大きくなっていくことも更に同図から理解できるであろう。すなわち、消去時間が長くなるのに従って、2つの記憶トランジスタ間のしきい値電圧の差が大きくなる。上述のように記憶トランジスタのしきい値電圧が負になると読み出し動作に悪影響がでる。

0011

これを図17を用いて説明する。いま、書き込まれた状態のメモリセル12から記憶情報を読み出す場合を考える。同図の17は、センスアンプを表す。メモリセル12を選択状態にするために、それが結合されたワード線13には、読み出し動作時選択電圧、例えば電源電圧Vcc(5V)が印加され、他のメモリセル14等にはそれらを非選択状態にするために、ワード線15等は読み出し動作時の非選択電圧、例えば回路接地電位0Vにされる。もし、記憶情報の読み出しが行われるべきメモリセル12に対応するデータ線16に接続された非選択状態のメモリセル14等のしきい値が負にされていると、ワード線15の電圧、すなわち、メモリセルのコントロールゲートの電圧が0Vにされても、非選択状態にされたメモリセル14を介してデータ線16に不所望な電流(非選択リーク電流)が流れるため、読み出し時間の遅れ、ひいては誤読み出しを引き起こす。

0012

また、書き込み動作の際にもメモリセル内の記憶トランジスタのしきい値電圧が負であると悪影響がある。通常ホットキャリアを利用した書き込み動作においては、外部から与えられた書き込み用の高電圧(Vpp)がMOSFETを介してメモリセル内の記憶トランジスタのドレイン領域に印加される。上記MOSFETでの電圧降下は、それを流れる電流によって変わる。それ故、上記のように記憶トランジスタのしきい値電圧が負の値となるような条件下では、上記MOSFETにおける電圧降下が大きくなりすぎてメモリセル内の記憶トランジスタのドレインに印加される電圧が、上記電圧降下分低くなる。この結果、書き込みに要する時間が増加が引き起こされてしまう。したがって、上記のようなEEPROMでは消去後のしきい値電圧の値を精度良く制御しなければならない。

0013

記憶情報の電気的消去を実現するために、従来のEEPROM、例えば上記1980年のアイ・イー・イー・イー、インターナショナル、ソリッド−ステートサーキッツコンファレンスの頁152 〜 153に記載されたEEPROMにおいては、メモリセルのそれぞれが記憶トランジスタと、これと直列接続された非選択リーク電流を阻止するための選択トランジスタとから構成されていた。このEEPROMにおいては、記憶トランジスタのコントロールゲートにプログラム線が結合され、選択トランジスタのゲート選択線が結合されている。すなわち、記憶トランジスタと選択トランジスタとは別々のワード線に結合されている。

0014

また、図18には、上記1987年のアイ・イー・イー・イー、インターナショナル、ソリッド−ステートサーキッツコンファレンスの頁76〜77に記載された電気的一括消去型のEEPROMのメモリセルの断面図が示されている。このメモリセルの動作は、上記図16に示したメモリセルの場合とほゞ同じであるが、記憶情報の消去が上記図16のメモリセルと異なり、記憶トランジスタのフローティングゲートとドレイン領域間のトンネル現象を使って行われる。このメモリセルにおいては、ワード線に接続されべきゲート電極が1つしかないが、実質的に2つのトランジスタから構成されているとみなすことができる。すなわち、ゲート電極とコントロールゲート電極とが一体化された選択トランジスタと記憶トランジスタとによってメモリセルが構成されているとみなすことができる。

0015

このメモリセルは、上述のように実質的に選択トランジスタを有するため、読み出し時の非選択リーク電流の問題を解決している。しかしながら、書き込み動作は、トンネル現象を利用した場合に比べ多くの電流量を必要とするホットキャリアにより行われるため、前述した書き込み動作の際の悪影響は改善されない。

0016

EEPROM、例えば前述した1980年のアイ・イー・イー・イー、インターナショナル、ソリッド−ステートサーキッツコンファレンスの頁152 〜頁153に開示されているEEPROMにおいては、互いに異なるワード線に接続された記憶トランジスタと選択トランジスタとによって1個のメモリセルが構成される。これに対して、図16及び図18に示した電気的一括消去型EEPROMのメモリセルにおいては、1本のワード線に接続された1個の記憶トランジスタによって構成されている。

0017

このことは、図16及び図18に示したメモリセル等を回路図で表すことにより、より明確になる。そこで、図19(A)及び(B)には、上記したメモリセルの回路図が示されている。図19(B)には、上記1980年のアイ・イー・イー・イー、インターナショナル、ソリッド−ステートサーキッツコンファレンスによって発表されたメモリセルの回路図が示されている。同図において、W1,W2はそれぞれ異なるワード線、Dはデータ線を示している。また、Qsは選択トランジスタを示しており、Qmが記憶トランジスタを示している。

0018

図19(A)には、上記図16及び図18に示したメモリセルの回路図を示している。同図から理解できるように、1個のメモリセルは1本のワード線にそのコントロールゲートが接続され、1本のデータ線Dにそのドレインが接続され、1本のソース線Sにそのソースが接続された1個の記憶トランジスタQmによって構成されている。読み出し動作と書き込み動作のとき、複数のメモリセルから所望の1個のメモリセルを選択するには、図19(A)においては、1本のワード線と1本のデータ線とを選択すれば、その選択されたワード線Wに接続され、かつ選択されたデータ線Dに接続された1個のメモリセルを選択することができる。言い換えるならば、1本のワード線と1本のデータ線とによって1個のメモリセルを規定することができる。なお、図19(A)においては、ソース線Sは、チップに形成された他の全ての記憶トランジスタのソース線Sと共通、あるいは1つのメモリブロックを構成する所定数メモリセル間でソース線Sは共通にされる。

0019

図19(A)に示したメモリセルは、1個の記憶トランジスタで構成できるためにメモリセルを形成するために必要とされるチップ上の面積をEPROMにおけるそれ並に小さくすることができる。しかしながら、記憶情報の電気的一括消去を実現するためには消去後の記憶トランジスタのしきい値電圧を制御できるようにすることが不可欠である。

0020

これには消去を何回かに分割して行い、消去をするたびに読み出しを行い、消去が十分であるかどうかを確認し、十分でなければ再び消去をするという動作を繰り返す必要がある。上記アイ・イー・イー・イー・ジャーナルオブソリッドステートサーキッツ,第23巻第5号(1988年)第1157頁から第1163頁には、このような消去後のしきい値電圧の制御に関するアルゴリズムが提案されている。上記文献においては、このアルゴリズムを電気的一括消去型EEPROMとは別に設けられた外部のマイクロプロセッサで実行することが述べられている。また、通常の読み出し時における動作可能電源電圧の下限電圧Vccmin を確保するために、上記アルゴリズム中の読み出し時(消去ベリファイ時)にはEEPROMのチップ内ベリファイ電圧を発生させることが述べられている。また、不揮発性半導体メモリ装置消去方法として、特願昭62−270168号(特開平1−113997号公報)がある。

発明が解決しようとする課題

0021

上記の従来技術では、上記のようなアルゴリズムがマイクロプロセッサにより実行されるものであるため、電気的一括消去型EEPROMをシステムに実装したまま消去動作を実行するのは煩雑である。また、記憶情報の消去には比較的長い時間が必要とされるため、この比較的長い時間にわたってマイクロプロセッサが上記EEPROMの消去動作に占有されてしまい、事実上システムが停止してしまうという重大な問題を有する。

0022

この発明の目的は、システムのスループットを低下させることなく、EEPROMをシステムに実装したまま電気的消去を実質的に可能にした半導体不揮発性記憶装置を提供することにある。この発明の他の目的は、外部から消去指示を与えるだけで自動的に消去が実行される電気的一括消去型EEPROMを提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

課題を解決するための手段

0023

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、それらのソースが共通に接続され、それらのドレインが共通接続され、各々が第1のしきい値電圧範囲とそれより高い第2のしきい値電圧範囲の何れかにそのしきい値電圧が設定されることにより情報を記憶する複数のメモリセル及びかかる複数のメモリセルの所定のメモリセルを選択するためのアドレス信号を発生するアドレスカウンタ回路とを有する半導体不揮発性記憶装置において、上記複数のメモリセルのしきい値電圧を一括して上記第1のしきい値電圧範囲に設定するモード中に、上記アドレスカウンタ回路によって順次選択されたメモリセルに上記第1のしきい値電圧範囲から上記第2のしきい値電圧範囲の方向へ変化させる如き電圧を印加し、その後上記複数のメモリセルに上記第2のしきい値電圧範囲から上記第1のしきい値電圧範囲への方向へ変化させる如き電圧を印加する。

0024

上記した手段によれば、半導体不揮発性記憶装置自身が、記憶情報が消去されたか否かの確認のための読み出しを伴う自動消去機能を持つため、それをシステムに実装したままでの消去動作において、マイクロプロセッサからEEPROMへの制御が消去開始を指示するだけの僅かな時間となり、マイクロプロセッサの負担が著しく軽減され、その結果システムのスループットを向上させることができる。

発明を実施するための最良の形態

0025

図20には、本発明を適用した電気的一括消去型EEPROM(以下、フラッシュEEPROMとも称する)のブロック図が示されている。同図に示されている各回路ブロックは、特に制限されないが、周知の半導体集積回路技術によって、1個の半導体基板に形成されている。また、同図において“○”印はフラッシュEEPROMに設けられた外部端子を示している。

0026

本願において、図面においては発明の理解を容易にするため、論理記号表記方法は、一般的な表記方法に従っている。例えば、ロウレベルアクティブレベルとなる信号は、制御信号を示すアルファベット上線を付したが、明細書ではそれに対応した信号は最後にB(バーの意味)を付して表現している。例えば、チップイネーブル信号はCEBのように表している。

0027

同図において、M−ARY−0〜M−ARY−7のそれぞれは、互いに同様な構成にされたメモリアレイであり、特に制限されないが、複数のワード線と、これらのワード線と交差するように配置された複数のデータ線と、ワード線とデータ線との各交差部に設けられたメモリセルとを有する。

0028

XADBは、ロウアドレスバッファであり、外部端子を介して供給される外部ロウアドレス信号AXを受けて、ロウアドレス信号AXに応じた内部相補ロウアドレス信号を形成する。XDCRは、ロウアドレスデコーダであり、上記ロウアドレスバッファXADBにより形成された内部相補ロウアドレス信号を受け、この内部ロウアドレス信号をデコードする。特に制限されないが、本実施例において、上記ロウアドレスバッファXADB及びロウアドレスデコーダXDCRは、上記メモリアレイM−ARY−0〜M−ARY−7に対して共通にされている。すなわち、上記ロウアドレスデコーダXDCRは、内部相補ロウアドレス信号をデコードすることによって、上記メモリアレイM−ARY−0〜M−ARY−7のそれぞれにおける複数のワード線から、外部ロウアドレス信号AXによって指示された1本のワード線を選択するワード線選択信号を形成する。これにより、各メモリアレイM−ARY−0〜M−ARY−7のそれぞれから1本のワード線が選択される。

0029

同図において、YADBはカラムアドレスバッファであり、外部端子を介して供給される外部カラムアドレス信号AYを受け、この外部カラムアドレス信号AYに従った内部相補カラムアドレス信号を形成する。YDCRはカラムアドレスデコーダであり、上記カラムアドレスバッファYADBにより形成された内部相補カラムアドレス信号をデコードして、外部カラムアドレス信号AYに従ったデータ線選択信号を形成する。同図には図示されていないが、メモリアレイM−ARY−0〜M−ARY−7のそれぞれには、上記データ線選択信号を受けてメモリアレイ内の複数のデータ線のうちの上記外部カラムアドレス信号AYによって指示された1本のデータ線を、メモリアレイに対応した共通データ線(図示しない)に結合させるカラムスイッチが設けられている。

0030

このようにして、メモリアレイM−ARY−0〜M−ARY−7のそれぞれにおいて、上記外部ロウアドレス信号AXと外部カラムアドレス信号AYに従った1本のワード線と1本のデータ線が選択され、選択されたワード線とデータ線との交差部に設けられたメモリセルが選択される。すなわち、選択されたワード線及びデータ線に結合されたメモリセルが、全メモリアレイ内の複数のメモリセルから選択される。結果として、それぞれのメモリアレイから1個ずつのメモリセルが選択される。

0031

特に制限されないが、本実施例においては、それぞれのメモリアレイから選択されたメモリセルに対して、ほゞ同時に書き込み動作あるいは読み出し動作が行われる。すなわち、8ビット単位で情報の書き込みあるいは読み出し動作が行われる。そのために、本実施例のEEPROMには、8個の外部入出力端子I/O0〜I/O7が設けられており、メモリアレイM−ARY−0〜M−ARY−7と、それに対応する外部入出力端子I/O0〜I/O7との間に、データ入力バッファDIB、データ出力バッファDOB、センスアンプSA及びスイッチ用のMOSFETQ18,Q16が設けられている。

0032

上記メモリアレイM−ARY−0を例にすると、書き込み動作の場合、上記選択されたメモリセルは、書き込み制御信号wrによってオン状態にされたMOSFETQ18を介してデータ入力バッファDIB−0の出力ノードに結合され、読み出し動作の場合には、読み出し制御信号reによってオン状態にされたMOSFETQ16を介してセンスアンプSA−0の入力ノードに結合される。外部入出力端子I/O0には、上記データ入力バッファDIB−0の入力ノードが結合されるとともに、データ出力バッファDOB−0を介して上記センスアンプSA−0の出力ノードが結合される。残りのメモリアレイM−ARY−1〜M−ARY−7についても、上述したメモリアレイM−ARY−0と同様にして外部入出力端子I/O1〜I/O7に結合されている。

0033

同図において、LOGCは自動消去の制御動作を行うための内部回路であり、後で詳しく説明する。また、CNTRはタイミング制御回路であり、外部端子CEB、OEB、WEB、EEB及びVppに供給される外部信号あるいは電圧と、上記内部回路LOGCからの信号に応答して、上述した制御信号wr、re等を含むタイミング信号を形成する。同図において、Vccは各タイミングブロックに電源電圧Vccを供給するための外部端子であり、Vssは各回路ブロックに回路の接地電位Vssを供給するための外部端子である。なお、上述した説明では各メモリアレイ毎にワード線が分割されているように述べたが、各メモリアレイに対してワード線は共通にしてもよい。

0034

図1には、上記図20に示されたフラッシュEEPROMにおける1個のメモリアレイM−ARY、その周辺回路、ロウアドレスバッファ、カラムアドレスバッファ、ロウアドレスデコーダ、カラムアドレスデコーダ、タイミング制御回路CNTR及び内部回路LOGCの詳しいブロック図が示されている。前述した説明から容易に理解できるように、図1に示されている各回路素子は、特に制限されないが、公知のCMOS(相補型MOS)集積回路の製造技術によって、1個の単結晶シリコンのような半導体基板上において形成されている。同図において、PチャンネルMOSFETは、そのチャンネルバックゲート)部に矢印が付加されることによってNチャンネルMOSFETと区別される。このことは他の図面においても同様である。

0035

特に制限されないが、集積回路は、単結晶P型シリコンからなる半導体基板に形成される。NチャンネルMOSFETは、かかる半導体基板表面に形成されたソース領域、ドレイン領域及びソース領域とドレイン領域との間の半導体基板表面に薄い厚さのゲート絶縁膜を介して形成されたポリシリコン層からなるようなゲート電極から構成される。PチャンネルMOSFETは、上記半導体基板表面に形成されたN型ウェル領域に形成される。これによって、半導体基板は、その上に形成された複数のNチャンネルMOSFETの共通の基板ゲートを構成し、回路の接地電位Vssが供給される。N型ウェル領域は、その上に形成されたPチャンネルMOSFETの基板ゲートを構成する。PチャンネルMOSFETの基板ゲートすなわちN型ウェル領域には、電源電圧Vccが供給される。ただし、電源電圧Vccよりも高い高電圧を処理する回路を構成するところのPチャンネルMOSFETが形成されるN型ウェル領域には、特に制限されないが、外部端子Vppを介して外部から与えられる高電圧Vpp、あるいはEEPROMの内部で発生された高電圧等が供給される。

0036

あるいは、上記集積回路は、単結晶N型シリコンからなる半導体基板上に形成してもよい。この場合、NチャンネルMOSFETと不揮発性記憶素子P型ウェル領域に形成され、PチャンネルMOSFETはN型半導体基板上に形成される。

0037

以下、本実施例のフラッシュEEPROMについて、図1を用いて更に詳しく説明するが、理解を容易にするために、以下の説明では上述した図20の説明と重複する場合がある。

0038

特に制限されないが、この実施例のフラッシュEEPROMは、外部端子を介して外部から供給されるX(ロウ),Y(カラム)アドレス信号AX,AYを受けるアドレスバッファXADB,YADBによって内部相補アドレス信号が形成され、アドレスデコーダXDCR,YDCRに供給される。特に制限されないが、上記アドレスバッファXADB,YADBは内部チップ選択信号ceBにより活性化され、外部端子から供給される外部アドレス信号AX,AYを取り込み、外部端子から供給された外部アドレス信号と同相内部アドレス信号逆相の内部アドレス信号とからなる相補アドレス信号を形成する。また、上記アドレスバッファXADB,YADBには、上述したチップ選択信号ceBのほかに、消去モードを示す信号ES、内部アドレス信号AXI、AYI等が供給されている。しかしながら、これらの信号ES,AXI,YAI等は、後述する消去モードで使われる信号であり、通常の書き込みあるいは読み出しモードにおいては、上記アドレスバッファAXDB,YADBの動作に対して影響を与えない。

0039

ロウ(X)アドレスデコーダXDCRは、アドレスデコーダ活性化信号DEにより活性化され、対応するアドレスバッファXADBからの相補アドレス信号に従った1本のワード線をメモリアレイM−ARY内の複数のワード線から選択信号する選択信号を形成する。

0040

カラム(Y)アドレスデコーダYDCRも、上記アドレスデコーダ活性化信号DEにより活性化され、対応するアドレスバッファYADBからの相補アドレス信号に従った1本のデータ線をメモリアレイM−ARY内の複数のデータ線から選択する選択信号を形成する。

0041

上記メモリアレイM−ARYは、複数のワード線と上記ワード線と交差するように配置された複数のデータ線と、ワード線とデータ線との各交差部に設けられた複数のメモリセルとを有する。同図には、このメモリアレイM−ARYの一部が代表として例示的に示されている。すなわち、図1には、複数のワード線のうちのワード線W1,W2と、複数のデータ線のうちのデータ線D1,D2,Dnと、これらちのデータ線とワード線との交差部に設けられたメモリセルとが、例示的に示されている。メモリセルのそれぞれは前記図19(A)で述べたように、1個の記憶トランジスタ(不揮発性記憶素子)によって構成されている。すなわち、各メモリセルのそれぞれは、コントロールゲートとフローティングゲートを有するスタックドゲート構造の1個の記憶トランジスタによって構成されている。同図に例示的に示されたメモリセルは、記憶トランジスタ(不揮発性記憶素子)Q1〜Q6により構成されている。前述したように上記記憶トランジスタは、特に制限されないが、EPROMの記憶トランジスタと類似の構造とされている。ただし、その消去動作が前にも述べ、又は後でも述べるようにフローティングゲートとソース線CSに結合されるソース領域との間のトンネル現象を利用して電気的に行われる点が、紫外線を用いたEPROMの消去方法と異なる。

0042

上記メモリアレイM−ARYにおいて、同じ行に配置された記憶トランジスタQ1〜Q3(Q4〜Q6)のコントロールゲート(メモリセルの選択ノード)は、それぞれ対応するワード線W1(W2)に接続され、同じ列に配置された記憶トランジスタQ1,Q4〜Q3,Q6のドレイン領域(メモリセルの入出力ノード)は、それぞれ対応するデータ線D1〜Dnに接続されている。上記記憶トランジスタのソース領域は、ソース線CSに結合される。

0043

この実施例においては、特に制限されないが、ソース線CSに、消去回路ERCによりスイッチ制御されるNチャンネルMOSFETQ10とPチャンネルMOSFETQ17とが接続されている。上記消去回路ERCは、書き込みモードのときと読み出しモードときに、上記NチャンネルMOSFETQ10をオン状態にさせ、上記ソース線CSに回路の接地電位Vssが与えられるようにする。一方、消去モードのときには、上記PチャンネルMOSFETQ17をオン状態にさせ、上記ソース線CSに消去用の高電圧Vppが与えられるようにする。

0044

なお、上記メモリアレイM−ARYの部分的な消去を可能にしたいなら、マトリックス状に配置される記憶トランジスタが縦方向にMブロックに分割され、各ブロック毎に上記ソース線に相当するソース線がそれぞれに設けられる。上記のように、それぞれのブロックに設けられたソース線CSのそれぞれには上記のような消去回路ERCとMOSFETQ10,Q17がそれぞれ設けられる。この場合、複数ブロックのうち、どのブロックに対して消去を行うかを決めるために、各消去回路をアドレス信号により指定することが必要とされる。上述した実施例においては、メモリアレイM−ARYを構成する全メモリセルの記憶情報が一括して消去される。この場合には、ソース線CSは1つとされ、それに対応して上記消去回路ERCとMOSFETQ10とQ17が設けられる。

0045

本実施例のEEPROMにおいては、特に制限されないが、8ビットのような複数ビットの単位での書き込み/読み出しが行われるため、上記メモリアレイM−ARYは、図20に示したように合計で8組(M−ARY−0〜M−ARY−7)のように複数組設けられる。なお、16ビットの単位での情報の書き込みあるいは読み出しを行う場合には、例えば上記メモリアレイM−ARYが16組設けられる。

0046

上記1つのメモリアレイM−ARYを構成する各データ線D1〜Dnは、上記カラムアドレスデコーダYDCRによって形成された選択信号を受けるカラム(列)選択スイッチMOSFETQ7〜Q9(カラムスイッチ)を介して、選択的に共通データ線CDに接続される。共通データ線CDには、外部端子I/Oから入力される書込みデータを受ける書込み用のデータ入力バッファDIBの出力端子がスイッチMOSFETQ18を介して接続される。同様に他の残り7個のメモリアレイM−ARYに対しても、上記図20で述べたように、上記と同様なカラム選択スイッチMOSFETが設けられ、上記カラムアドレスデコーダYDCRからの選択信号が供給される。なお、各メモリアレイ毎に異なるカラムアドレスデコーダを設け、カラム選択スイッチMOSFETが対応するカラムアドレスデコーダからの選択信号によってスイッチ制御されるようにしてもよい。

0047

上記メモリアレイM−ARYに対応して設けられる共通データ線CDは、スイッチMOSFETQ16を介してセンスアンプSAの入力段回路を構成するところの初段増幅回路入力端子に結合される。便宜上、上記初段増幅回路を構成するところのMOSFETQ11〜Q15と、縦列形態CMOSインバータ回路N1及びN2とによって構成される回路をセンスアンプSAと呼ぶ事とする。センスアンプSAには、通常読み出し時には、比較的低い電源電圧VccがセンスアンプSAの電源として電源電圧端子Vcc/Vcvに供給され、後で述べる消去ベリファイ時には上記電源電圧Vccの値より低い電位を有する電圧Vcvが電源として上記電源電源電圧端子Vcc/Vcvが供給される。

0048

上記例示的に示されている共通データ線CDは、読み出し制御信号reによりオン状態にされるMOSFETQ16を通して、Nチャンネル型の増幅MOSFETQ11のソースに接続される。この増幅MOSFETQ11のドレインと、センスアンプSAの電源電圧端子Vcc/Vcvとの間には、そのゲートに回路の接地電位Vssが印加されたPチャンネル型の負荷MOSFETQ12が設けられている。上記負荷MOSFETQ12は、読み出し動作のために共通データ線CDにプリチャージ電流を流すような動作を行う。

0049

上記増幅MOSFETQ11の感度を高くするため、スイッチMOSFETQ16を介した共通データ線CDの電圧は、Nチャンネル型の駆動MOSFETQ13とPチャンネル型の負荷MOSFETQ14とからなる反転増幅回路の入力である駆動MOSFETQ13のゲートに供給されている。この反転増幅回路の出力電圧は、上記増幅MOSFETQ11のゲートに供給される。さらに、センスアンプSAの非動作期間において、センスアンプSAが無駄な電流を消費するのを防止するために、上記増幅MOSFETQ11のゲートと回路の接地電位点Vssとの間には、NチャンネルMOSFETQ15が設けられる。このMOSFETQ15と上記PチャンネルMOSFETQ14のゲートには、センスアンプの動作タイミング信号scBが共通に供給される。

0050

メモリセルの読み出し時において、センスアンプ動作タイミング信号scBはロウレベルにされる。これにより、MOSFETQ14はオン状態に、MOSFETQ15はオフ状態にされる。メモリセルを構成する記憶トランジスタは、予め書き込まれたデータに従って、読み出し動作時におけるワード線の選択レベルに対して高いしきい値電圧か又は低いしきい値電圧を持つ。

0051

読み出し動作において、上述した各アドレスデコーダXDCR,YDCRによってメモリアレイM−ARYを構成する複数のメモリセルから選択された1個のメモリセルが、ワード線が選択レベルにされているにもかかわらずオフ状態となっている場合、共通データ線CDは、MOSFETQ12とQ11から供給される電流によって比較的低い電位に制限されたハイレベルにされる。一方、選択された上記メモリセルが、ワード線の選択レベルによってオン状態となっている場合、共通データ線CDは、比較的高い電位に制限されたロウレベルにされる。

0052

この場合、共通データ線CDのハイレベルは、このハイレベルの電位を受ける反転増幅回路(MOSFETQ13,Q14)により形成された比較的低いレベルの出力電圧がMOSFETQ11のゲートに供給されることによって、上述のように比較的低い電位に制限される。一方、共通データ線CDのロウレベルは、このロウレベルの電位を受ける反転増幅回路(MOSFETQ13,Q14)により形成された比較的高いレベルの電圧がMOSFETQ11のゲートに供給されることによって、上述のように比較的高い電位に制限される。各データ線D1〜Dnとソース線との間に設けられたデータ線放電MOSFETQ19〜Q21は、そのゲートに供給されるゲートバイアス信号DSが後述するように中間レベルにされるため、カラムアドレスデコーダYDCRによって選択されていない状態のデータ線、すなわち、非選択状態のデータ線の電荷が放電される。

0053

なお、上記増幅用のMOSFETQ11は、ゲート接地ソース入力増幅動作を行い、その出力信号をCMOSインバータ回路N1の入力に伝える。CMOSインバータ回路N2は、上記CMOSインバータ回路N1の出力信号を波形整形した信号S0(図1のメモリアレイM−ARYが図20のメモリアレイM−ARY−0の場合)を形成して対応したデータ出力バッファDOB─0の入力に伝える。データ出力バッファDOB─0は、上記信号S0を増幅して外部端子I/O0から送出させる。

0054

データ出力バッファは、上記のような読み出しデータ出力機能の他、次のような機能が設けられている。後で図11を用いて述べるが、8個の外部入出力端子のうちI/O0ないしI/O6に対応したデータ出力バッファDOB−0〜DOB−6は、データ出力バッファ活性化信号DO,DOBにより高インピーダンスを含む3状態出力動作を行う。これに対して、外部入出力端子I/O7に対応したデータ出力バッファDOB−7は、上記信号DO,DOBとは異なるデータ出力バッファ活性化信号信号DO7,DO7Bによって制御される。このデータ出力バッファDOB−7は、EEPROMの内部消去状態を外部へ読み出すというデータポーリングモードに用いられる。

0055

また、上記外部入出力端子I/Oから供給される書き込みデータは、データ入力バッファDIBを介して、上記共通データ線CDに伝えられる。他のメモリアレイM−ARYに対応した共通データ線と外部入出力端子との間においても、図20に示したように、上記同様な入力段回路及びセンスアンプSA並びにデータ出力バッファDOBからなる読み出し回路と、データ入力バッファDIBからなる書き込み回路とがそれぞれ設けられる。

0056

タイミング制御回路CNTRは、特に制限されないが、外部端子CEB、OEB、WEB、EEB(以下、単に信号CEB、OEB、WEB及びEEBのように呼ぶ場合がある)及びVppに供給されるチップイネーブル信号CEB,アウトプットイネーブル信号OEB,ライトイネーブル信号WEB,イレーズイネーブル信号EEB及び書込み/消去用高電圧Vppと、後述するような自動消去動作の制御を行う内部回路LOGCから供給されるプレライトパルスPP,消去モードを示す信号ES,デコーダ制御信号DC,消去ベリファイ信号EV自動消去モード設定遅延信号AED及びベリファイ時センスアンプ活性化信号VE等に応じて、内部制御信号ceB,センスアンプの動作タイミング信号scB等の内部タイミング信号を形成するとともに、アドレスデコーダ等に選択的に供給され読み出し用低電圧Vcc/消去ベリファイ用低電圧Vcv/書き込み用高電圧Vppの電圧切り換えを行い、これらの電圧のうちのいずれかを選択的に出力する。

0057

0058

0059

上記内部回路LOGCにより形成される上記各信号PP,ES,DC,EV,AED及びVE等は、消去以外のモードではタイミング制御回路CNTRの動作に影響を与えない。すなわち、消去モードのときのみ、上記各信号PP,ES,DC,EV,AED及びVE等が有効とされ、これらの信号に応じた消去動作のための各種信号が上記タイミング制御回路CNTRによって発生される。

0060

図6図7には、上記タイミング制御回路CNTRの要部の一実施例の回路図が示されている。上記の表1には、上記外部端子を介してフラッシュEEPROMへ供給される各外部信号とそれに対応した動作モードが示され、表2には各外部信号にもとづいて形成される内部タイミング信号のうちのいくつかの内部タイミング信号とが示されている。これらの表1、表2においては、Hはハイレベル、Lはロウレベル、Vppは電源電圧Vcc(例えば5V)よりも高い電圧(例えば約12V)を示している。上記表1と表2の外部端子I/Oの欄において、Hzはハイインピーダンスの状態、input はデータ入力、outputはデータ出力を示しており、特にoutput(I/O7)は、外部入出力端子I/O7がデータ出力であることを示している。

0061

上記の表1、表2において、*はハイレベル(H)でもロウレベル(L)でも良いことを表しており、Oは上記内部回路LOGCから上記タイミング制御回路CNTRへ供給される信号によって、そのレベルが変化することを表している。この表1と表2の見方について、読み出しモードを例にして説明する。他のモードについても同様であるので、以下の例から容易に理解できるであろう。

0062

外部からフラッシュEEPROMへ、ロウレベル(L)のチップイネーブル信号CEB、アウトプットイネーブル信号OEBと、ハイレベル(H)のライトイネーブル信号WEB、イレーズイネーブル信号EEBが供給されるとともに、フラッシュEEPROMの外部端子Vppに電源電圧Vccのような低電圧が印加されると、上記タイミング制御回路CNTRによって読み出しモードが指示されたものと判定し、タイミング制御回路CNTR及び内部回路LOGCは、内部信号VP、EV、wp、wr、AED、DC、ES、POLM、PPのそれぞれをロウレベル(L)にし、内部信号SC、re、DEのそれぞれをハイレベル(H)にする。そして、アドレス信号によって指示されたメモリセルに保持されていたところのデータが外部入出力端子I/O0〜I/O7から出力される。

0063

本明細書において、互いに同じ信号あるいは同じ端子には、同一の記号が示されている。また、図面においてアルファベット文字の上部に“─”が付された記号によって表されている信号は、同じアルファベット文字で表され、“─”が上部に付されていない信号で表されている信号に対して位相反転された信号を示している。例えば記号vpBは記号vpで表されている信号に対して位相反転された信号である。なお、この信号vpは、上記外部端子Vppに高電圧Vppが印加されたときハイレベル(Vcc)となり、それ以外ではロウレベル(Vss) となる。

0064

上記タイミング制御回路CNTRの主要部を構成する図6図7の回路については、その動作を逐一詳細に説明しないが、動作モードを表す上記表1、表2と後述する動作説明から容易に理解されよう。

0065

チップイネーブル信号CEBがハイレベルにされ、外部端子Vppに高電圧が供給されない状態では上記フラッシュEEPROMは非選択状態となる。

0066

チップイネーブル信号CEBがロウレベルにされ、アウトプットイネーブル信号OEBがロウレベルにされ、ライトイネーブル信号WEBがハイレベルにされ、イレーズイネーブル信号EEBがハイレベルにされ、外部端子Vppに高電圧が供給されない状態では、上述のように読み出しモードとされ、上記内部チップイネーブル信号ceBはロウレベルに、アドレスデコーダ活性化信号DE,センスアンプの動作タイミング信号sc,読み出し信号reのそれぞれがハイレベルにされる。

0067

また、このときアドレスデコーダXDCR,YDCR、データ入力回路DIBのそれぞれには、その動作電圧として低電圧Vcc(約5V)が上記タイミング制御回路CNTRから供給される。これにより、センスアンプSAが動作状態になって上記のような読み出し動作が行われる。このとき、図6に示した回路によって、データ線放電MOSFET非活性化信号SBがロウレベルにされる。これに応じて、非活性化信号SBを受けるNチャンネルMOSFET(図7)がオフ状態にされ、同じく非活性化信号SBを受けるPチャンネルMOSFET(図7)がオン状態にされる。このときセンスアンプ動作タイミング信号scがハイレベルされるため、この信号scを受けるNチャンネルMOSFET(図7)がオン状態にされ、同じく信号scを受けるPチャンネルMOSFET(図7)がオフ状態にされる。そのため、データ線放電MOSFETゲートバイアス信号DSは直列形態にされる2つのPチャンネルMOSFET(図7)と3つのNチャンネルMOSFET(図7)のコンダクタンス比に従って中間電圧となり、上記メモリアレイM−ARYのデータ線に設けられたデータ線放電MOSFETQ19ないしQ21を制御して、非選択状態のデータ線の電荷を放電させる。

0068

チップイネーブル信号CEBがロウレベルにされ、アウトプットイネーブル信号OEBがハイレベルにされ、ライトイネーブル信号WEBがロウレベルにされ、イレーズイネーブル信号EEBがハイレベルにされ、外部端子Vppに高電圧(例えば約12V)が供給された状態ならば書き込みモードとされる。このとき、上記内部チップイネーブル信号ceBはロウレベルに、アドレスデコーダ活性化信号DE,書き込みモード信号WP,書き込み制御信号wr,書き込みパルスPGはそれぞれはハイレベルにされ、ゲートバイアス信号DS,センスアンプ動作タイミング信号scB,読み出し制御信号re,データ出力バッファ活性化信号DO及びDO7はそれぞれはロウレベルにされる。

0069

上記信号DEのハイレベルによりアドレスデコーダXDCR及びYDCRのそれぞれが活性化され、上記メモリアレイM−ARYを構成する複数のワード線及び複数のデータ線から、外部アドレス信号AX,AYによって指示された1つのワード線と、1つのデータ線が選択される。このとき、アドレスデコーダXDCR,YDCR及びデータ入力バッファDIBには、その動作電圧として高電圧Vppが上記タイミング制御回路CNTRから供給される。上述のように、このとき読み出し制御信号reはロウレベルにされるため、上記MOSFETQ16はオフ状態にされ、ゲートバイアス信号DSのロウレベルにより上記放電MOSFETQ19ないしQ21もオフ状態にされ、センスアンプ動作タイミング信号scBのロウレベルによってセンスアンプSAは非活性化される。また、このときデータ出力バッファ活性化信号DO及びDO7はロウレベルであるため、データ出力バッファDOB−0〜DOB−7のそれぞれは非活性化される。なお、データ出力バッファDOBの構成については、後で図11を用いて述べる。

0070

書き込みが行われるべきメモリセルの選択ノードが結合されたワード線、言い換えるならば、選択されたワード線は、その動作電圧として高電圧Vppが供給されたアドレスデコーダXDCRによって、その電位が上記高電圧Vppに従った高電圧、例えば約12Vのような高電圧にされる。一方、選択されたデータ線は、書き込むべき情報に従って、データ入力バッファDIBにより高電圧又は低い電位にされる。

0071

メモリセルは、前述したように図16に示した記憶トランジスタにより構成される。その選択ノードが選択されたワード線に結合され、その入出力ノードが選択されたデータ線に結合されたメモリセル、すなわち、選択されたメモリセルにおいて、それを構成する記憶トランジスタのフローティングゲートに電子を注入する場合、選択されたデータ線の電位は書き込み制御信号wrのハイレベルに応じてオン状態にされたMOSFETQ18とデータ入力バッファDIBを介して高電圧Vppに従った高電圧にされる。これにより、記憶トランジスタにチャンネル飽和電流が流れ、データ線に結合されたドレイン領域近傍ピンチオフ領域では高電界により加速された電子がイオン化を起こし、高エネルギーを持つ電子、いわゆるホットエレクトロンが発生する。

0072

一方、この記憶トランジスタのフローティングゲートの電位は、ワード線が結合されたコントロールゲートの電圧とドレイン領域の電圧、及び半導体基板とフローティングゲート間の容量とフローティングゲートとコントロールゲートとの容量とで決まる値となる。これにより、フローティングゲートにホットエレクトロンが誘引され、フローティングゲートの電位が負になる。フローティングゲートの電位が負とされることにより、電子の注入された記憶トランジスタのしきい値電圧は、電子の注入を行う前に比べて上昇し、高くなる。

0073

これに対して、選択されたメモリセルにおいて、それを構成する記憶トランジスタのフローティングゲートに電子を注入しない場合、記憶トランジスタのしきい値電圧は上昇せず、比較的低い値に保持される。選択されたメモリセルにおいて、それを構成する記憶トランジスタのフローティングゲートに電子の注入を行わないようにするためには、上記記憶トランジスタのドレイン領域に、選択されたデータ線、上記オン状態にされたMOSFETQ18及びデータ入力バッファDIBを介して、上記ドレイン領域の近傍のピンチオフ領域でホットエレクトロンが発生しないような低い電圧が印加されるようにすればよい。

0074

選択されたメモリセルの記憶トランジスタのドレイン領域に上述したような高電圧を印加するか、上述したような低い電圧を印加するかは書き込むべき情報によって定められる。後で図22を用いて述べるデータ入力バッファDIBが、外部入出力端子I/Oを介して供給される情報に従って上述した高電圧又は低い電圧を形成し、形成された電圧が上述のようにして選択されたデータ線に伝えられる。

0075

電子がフローティングゲートに注入されることによって、そのしきい値電圧が高くされた記憶トランジスタは、読み出しモードの際に、そのコントロールゲートに選択レベル(例えば5V)の選択信号が供給されても、すなわち、選択ノードが結合されたワード線が選択されても、導通状態とはならず、非導通状態となる。これに対して、電子の注入が行われなかった記憶トランジスタは、そのしきい値電圧が比較的低い電圧に保持されているため、読み出しモードの際、選択レベルの選択信号が供給されると、すなわち、ワード線の選択動作によって、導通状態となり、電流が流れる。

0076

なお、書き込みモードにおいて、選択されなかったメモリセルにおいては、それを構成する記憶トランジスタのコントロールゲート又は/及びドレイン領域に高電圧が印加されない。そのため、フローティングゲートへの電子の注入が行われず、記憶トランジスタのしきい値電圧は変化しない。

0077

チップイネーブル信号CEBがロウレベルにされ、アウトプットイネーブル信号OEBがロウレベルにされ、ライトイネーブル信号WEBがハイレベルにされ、イレーズイネーブル信号EEBがハイレベルにされ、外部端子Vppに高電圧Vppが供給された状態ならば、書き込みベリファイモードとされる。外部端子Vppに高電圧Vppが供給されている以外は、前記読み出しモードと同じ状態である。アドレスデコーダXDCR,YDCR及びデータ入力回路DIBのそれぞれにはその動作電圧が上記高電圧Vppから低電圧Vccに切り換えられて供給される。

0078

上記表1、表2に示されている書き込み/インヒビットモードでは、各デコーダは活性化されているが、書き込み/消去用の高電圧Vppが各デコーダには供給されない状態である。このモードにおいては、上記ゲートバイアス信号DSがハイレベルにされ、データ線の放電が行われる書き込み/書き込みベリファイ/消去の準備期間である。

0079

チップイネーブル信号CEB、イレーズイネーブル信号EEBがロウレベルにされ、アウトプットイネーブル信号OEB、ライトイネーブル信号WEBがハイレベルにされ、外部端子Vppに高電圧Vppが印加されることにより、消去モードが開始される。後で図21を用いて述べるが、これらの外部信号の電圧の組み合わせにより、消去モードの開始が指示されるものであり、この状態を維持しなければ消去モードが終了するというわものではない。

0080

この実施例のフラッシュEEPROMにおける消去モードについては、そのアルゴリズムの一例を示す図2動作フローチャート図、図3図び図4に示した上記内部回路LOGCの主要部の具体的回路図、図5に示した動作タイミング図を参照して次に詳細に説明する。上記内部回路LOGCは、消去制御回路として働く。

0081

上記図3及び図4に示した回路は、上記図2フローチャート図に示されたアルゴリズムを実行するためのシーケンス制御を行うものであるため、後述するような図5の動作タイミング図を参照した消去動作モードの説明から容易に理解されよう。

0082

図2のフローチャート図において、実際の消去動作に先立って同図に点線で示すような一連のプレライト動作が実行される。これは、消去する前のメモリアレイM−ARYにおけるメモリセルの記憶情報、言い換えるならば、記憶トランジスタのしきい値電圧は、前記のような書き込みの有無(フローティングゲートへの電子の注入の有無)に従って高低さまざまであるために実行される。すなわち、消去前のメモリアレイM−ARYには、しきい値電圧が高くされた記憶トランジスタと、しきい値電圧が比較的低い値に維持された記憶トランジスタとが混在するために実行される。

0083

上記のプレライト動作は、電気的消去動作に先立って、全ての記憶トランジスタに対して書き込みを行うことである。これにより、未書き込みのメモリセル(それを構成する記憶トランジスタのフローティングゲートに実質的に電子の注入が行われていない)であるいわば消去状態のメモリセルに対して、この実施例による内部自動消去動作が行われることによって、未書き込みのメモリセルにおける記憶トランジスタのしきい値電圧が、負のしきい値電圧になってしまうのを防ぐものである。

0084

このプレライト動作は、まず、ステップ(1)において、アドレス設定が行われる。すなわち、個々のメモリセルを選択するためのアドレス信号がアドレスカウンタ回路で発生されるように、アドレスカウンタ回路の設定が行われる。このアドレス設定により、特に制限されないが、最初に書き込みが行われるべきメモリセルのアドレスを指示するアドレス信号が上記アドレスカウンタ回路により発生される。

0085

ステップ(2)において、書き込みパルスを発生され、アドレスカウンタ回路によって発生されたアドレス信号により指示されたメモリセルに対して書き込み(プレライト)が行われる。

0086

この書き込みの後にステップ(3)が実行される。このステップ(3)において、上記アドレスカウンタ回路がインクリメント(+1)動作させられるという、アドレスインクリメントが行われる。

0087

そして、ステップ(4)において、上記アドレスカウンタ回路により発生されたアドレス信号が最終アドレスを指すか否かの判定が行われる。最終アドレスまで上記のプレライトが行われていない場合(NO)は、上記ステップ(2)に戻りプレライトが行われる。これを最終アドレスまで繰り返して行うものである。上記のようにアドレスインクリメントを行うステップ(3)の後に、最終アドレスまでプレライトが行われたか否かの判定が行われるため、実際に判定されるアドレスは最終アドレス+1となるものである。もちろん、最終アドレスの判定を行うステップ(4)の後に、アドレスインクリメントのステップ(3)を設けるようにしてもよい。この場合、判定がNOのときに、アドレスインクリメントが行われるようにステップ(4)からステップ(2)へ戻る経路にステップ(3)が設けられる。上記のようなプレライトが最終アドレスまで行われると(YES)、以下のような消去動作が次に実行される。

0088

ステップ(5)において、消去動作のためのアドレスの初期設定が行われる。すなわち、アドレスカウンタ回路に対して、アドレス信号の初期設計が行われる。この実施例ではフラッシュEEPROM内の全てのメモリセルが一括して消去されるため、このアドレスの初期設定は消去動作それ自体には格別の意味を持たない。このアドレス設定は、消去動作その後に行われるベリファイ動作(消去ベリファイ)のために必要とされる。

0089

ステップ(6)では、一括消去のための消去パルスが発生され、消去動作が行われる。この後、上記アドレス設定に従いステップ(7)において、ベリファイ動作が行われる。このベリファイ動作では、後述するように動作電圧が、外部端子Vccを介して供給される低電圧の電源電圧Vcc(例えば5V)より更に低い例えば3.5Vのような低い電圧Vcvの下で前記のような読み出し動作が行われる。すなわち、アドレスデコーダXDCR,YDCR及びセンスアンプSAには、その動作電圧として電源電圧Vccのかわりに上述した低電圧Vcvが供給される。

0090

このとき、内部回路LOGC、タイミング制御回路CNTRには、その動作電圧として電源電圧Vccが供給されている。この読み出し動作において、読み出し信号が“0”ならば、すなわち、記憶トランジスタがオン状態になれば、その記憶トランジスタのしきい値電圧は上記3.5V以下の消去状態にされたものと認められるから、次にステップ(8)が実行される。このステップ(8)において、上記アドレスカウンタ回路のアドレスインクリメントが行われる。

0091

そして、前記のプレライト動作の場合と同様にステップ(9)において、上記アドレスカウンタ回路により形成されたアドレス信号が最終アドレスを指すか否かの判定が行われる。最終アドレスでない場合(NO)にはステップ(7)へ戻り、上記同様な消去ベリファイ動作が行われる。これを上記アドレスカウンタ回路が最終アドレスを指すまで繰り返して行うことにより、消去動作を終了する。

0092

前記のように、本実施例においては、メモリアレイM−ARYの記憶情報が一括消去されるものであるため、上述した消去動作では、全メモリセルのうち書き込み動作によって最もしきい値電圧が高くされた記憶トランジスタにより消去回数が決められる。すなわち、最もしきい値電圧が高くされた記憶トランジスタが、上記3.5Vで読み出しが可能、すなわち低いしきい値電圧を持つまでステップ(6)における消去パルスの印加(消去動作)が行われる。そして、この記憶トランジスタが上記低いしきい値電圧を持つようになったか否かの検出がステップ(7)の消去ベリファイ動作によって行われる。すなわち、ステップ(7)のベリファイ結果に基づいて、ステップ(6)における消去パルスの印加(消去動作)の有無が決定される。

0093

上記のような消去動作モードを図5の動作タイミング図を参照して図3及び図4の具体的回路とともに詳細に説明する。なお、以下の説明においては、前述した図6図7、及び表1,表2も参照される。

0094

チップイネーブル信号CEBがロウレベルにされ、アウトプットイネーブル信号OEBがハイレベルにされ、ライトイネーブル信号WEBがハイレベルにされ、外部端子Vppに高電圧Vpp(例えば約12V)が供給された状態では、前記図6に示したタイミング制御回路CNTRの具体的回路及び表1,表2から明らかなように内部チップイネーブル信号ceB、消去開始信号ecBがロウレベルとなる。したがって、イレーズイネーブル信号EEBがハイレベルからロウレベルに変化すると、これに応じてフリップフロップ回路FF1がセットされる。

0095

これにより、消去モードを示す信号ESがハイレベルからロウレベルに変化して消去モードに入る。内部信号ES2Bは、遅延回路D1の持つ遅延時間によって決められた一定時間遅れてロウレベルに変化する。消去モードを示す信号ESがハイレベルに変化すると、それがノアゲート回路NOR1に帰還される。そのため、消去モード信号ERが発生されるまで、消去モード信号ESは、この帰還動作により保持される。従って、消去モードの間、ノアゲート回路NOR1はこれ以降内部信号ecにより代表されるCEB、OEB、WEB及びEEBの信号変化受け付けなくなる。すなわち、消去制御回路LOGCは、上記のような外部制御信号を受け付けなくなり、消去シーケンスを実行することになる。言い換えるならば、この消去モード信号ESによって、上記外部制御信号の変化が内部の動作に影響を与えないようにされる。例えば、図6において、デコーダ活性化信号DEを形成する回路は、上記消去モード信号ESがハイレベルとされることにより、チップイネーブル信号CEBにもとづく信号ceBには影響されなくなる。

0096

消去動作を実行する前に、前記プレライト動作が実行される。この全ビットに対して一定時間の書き込みを行うというプレライト動作のために、アドレスインクリメント開始信号AIS、発振器制御信号OSCにより発振回路O1が起動される。発振回路O1の出力信号は、4ビットの2進カウンタ回路BCS1により分周されてプレライトパルスPPが発生される。このプレライトパルスPPの発生は、上記のような分周により得られた分周信号OS3とOS4及びプレライト制御信号PCから形成するものに限定されず、種々の変形例を採ることができるものであることはいうまでもない。

0097

上記カウンタ回路BCS1の出力信号は、2進カウンタ回路BCS2に供給される。このカウンタ回路BCS2は、アドレスカウンタ回路としての動作を行い、内部アドレス信号A5I,A6I・・・・A2Iを発生する。これらのアドレス信号A5I,A6I・・・・A2Iは、アドレスバッファXADB,YADBに入力される。このアドレスバッファXADB,YADBの入力の切り換えに上記消去モード信号ESが用いられる。アドレスバッファXADB,YADBのそれぞれは、互いに同様な構成にされた複数の単位回路により構成されている。

0098

図9には、その単位回路が示されている。単位回路は、同図のように、消去モード信号ESのハイレベルにより、その入力が、外部端子AX,AYを介して供給される外部アドレス信号AX,AYから、内部アドレス信号AXI,AYIにそれぞれ切り換えられて、アドレスデコーダXDCR,YDCRに伝えられるべき内部相補アドレス信号ax,axBとay,ayBが形成される。すなわち、上記信号ESのハイレベルにより、アドレスバッファXADB,YADBの単位回路は、外部端子からの外部アドレス信号AX,AYを受け付けなくされ、内部アドレス信号A5I,A6I・・・・A2Iに相当する内部アドレス信号AXI,AYIの受け付けを行う。

0099

特に制限されないが、上記カウンタ回路BCS2は、外部アドレス信号AX,AYと同じ数の内部アドレス信号AXI,AYIを形成する。これにより、各メモリアレイM−ARYからそれぞれ1個のメモリセルが内部アドレス信号AXI,AYIによって選択される。この選択されたメモリセルに対して、データ入力バッファDIB−0〜DIB−7から情報が供給され、書き込まれる(プレライト)。この場合、データ入力バッファDIB−0〜DIB−7は、外部端子I/O0〜I/O7からのデータではなく、プレライトパルスPPにもとづいて情報を形成する。

0100

メモリアレイのすべてのアドレスについてプレライトが終了すると、最終アドレス信号ENDがハイレベルになり、フリップフロップ回路FF2がセットされる。これにより自動消去モード設定信号AEがハイレベルになり消去期間に入る。内部信号PSCにより、アドレスインクリメント信号AISや発振器制御信号OSCがロウレベルに変化され、発振回路O1、カウンタ回路BCS1,BCS2がリセットされる。遅延回路D2によって設定された遅延時間は、消去を行う準備期間であり、ワード線を全非選択状態としたり、データ線の放電に用いられる。

0101

その後、消去開始信号STが遅延回路D4により設定された一定時間ハイレベルになり、フリップフロップ回路FF3がセットされる。遅延回路D5により設定された時間の後に、消去パルスEPBがロウレベルになる。この消去パルスEPBのロウレベルにより、前記のような消去回路ERCを介してメモリセルのソースに高電圧Vppが印加される。

0102

特に制限されないが、消去回路ERCは、図10に示す回路とされる。信号EPBは、基本的には低電圧Vccを動作電圧とするインバータ回路と、高電圧Vppを動作電圧とするレベルシフト機能を持つインバータ回路とを介してPチャンネルMOSFETQ17のゲートに、また低電圧Vccを動作電圧とするインバータ回路を2段介してNチャンネルMOSFETQ10のゲートに伝えられる。同図において、信号EXTEは、この実施例における内部自動消去モードとは別に、このEEPROMを通常の消去モード、すなわち、外部の信号によって設定された期間だけ消去動作を行う場合にハイレベルにされる外部消去モード信号である。

0103

上記消去回路ERCの構成及び動作は、次の通りである。消去パルスEPBを受けるナンドゲート回路は、外部消去モード信号EXTEがロウレベルのときには、実質的にはインバータ回路として動作する。それ故、信号EPBは3つのインバータ回路を介してゲートに定常的に電源電圧Vccが供給されたカット用MOSFET及びゲートに定常的に高電圧Vppが供給されたカット用MOSFETを介して、高電圧Vppを動作電圧とするCMOSインバータ回路を構成するPチャンネルMOSFETのゲートに供給される。上記CMOSインバータ回路を構成するNチャンネルMOSFETのゲートには、上記最終段のインバータ回路の出力信号が供給される。

0104

この構成に代えて、NチャンネルMOSFETのゲートを上記PチャンネルMOSFETのゲートと接続してもよい。上記PチャンネルMOSFETのゲートと高電圧Vppとの間には、レベル変換出力信号を受ける帰還用のPチャンネルMOSFETが設けられる。この実施例回路では、上記消去パルスEPBがロウレベルにされると、上記の最終段インバータ回路の出力がハイレベルになるので、NチャンネルMOSFETがオン状態になって出力信号をロウレベルにする。これにより、帰還用のPチャンネルMOSFETがオン状態になってCMOSインバータ回路を構成するPチャンネルMOSFETのゲート電圧を高電圧にするため、このPチャンネルMOSFETがオフ状態になる。また、カット用MOSFETがオフ状態になるため、高電圧Vppから低電圧Vccで動作する最終段インバータ回路に向かって直流電流が流れるのが防止される。これにより、出力信号がロウレベルにされるためMOSFETQ17がオン状態になってメモリセルのソース領域の電位を高電圧Vppにする。

0105

このとき、MOSFETQ10のゲート電圧は、ロウレベルになるためオフ状態となる。消去パルスEPBがハイレベルにされると、上記の最終段インバータ回路の出力がロウレベルになるのでNチャンネルMOSFETがオフ状態にされ、PチャンネルMOSFETがオン状態になる。これにより、出力信号は高電圧Vppのようなハイレベルになって、上記PチャンネルMOSFETQ17をオフ状態にする。このとき、帰還用のPチャンネルMOSFETは、出力信号の高レベルによりオフ状態になる。このとき、NチャンネルMOSFETQ10のゲート電圧がハイレベルになる。これにより、MOSFETQ10がオン状態になり、メモリセルのソース電位を回路の接地電位とする。

0106

再び図4に戻り、同図において、発振回路O2と2進カウンタ回路BCS3は、消去パルスEPBがロウレベルとにされることにより、それらによって定められた時間が経過した後、消去パルス終了信号PEをロウレベルからハイレベルに変化させ、フリップフロップ回路FF3をリセットする。これに応じて、上記消去パルスEPBがハイレベルに変化するので、上記の消去回路ERCによりメモリセルのソースの電位は高電圧Vppから回路の接地電位Vssに切り換えられる。

0107

遅延回路D7により設定された遅延時間の後に、消去ベリファイ信号EVがハイレベルに変化して消去ベリファイモードに移る。このとき、上記カウンタ回路BCS1とBCS2はプレライト時とは異なり、自動消去モード設定信号AEにより、互いに電気的に切り離されてカウンタ回路BCS1はベリファイ用の基準パルスを発生するために用いられ、カウンタ回路BCS2は、プレライト用ではなく、ベリファイ用の内部アドレス信号を発生するために用いられる。

0108

すなわち、上記カウンタ回路BCS1の出力信号OS2は周期の前半がハイレベルに、周期の後半がロウレベルの信号であり、ロウレベルである期間にセンスアンプSAからの出力信号S0〜S7(8ビット出力の場合)のハイレベル/ロウレベルの判定が行われ、センスアンプSAから出力されている全ビットの信号S0〜S7がロウレベルのとき、言い換えるならば、上記カウンタ回路BSC2によって選択された8個の記憶トランジスタのそれぞれのしきい値電圧が低くされた消去状態ならば、フリップフロップ回路FF3がセットされずに、ベリファイ時アドレスインクリメント信号EAIに応答して、次のアドレスを指す内部アドレス信号AXI,AYIがカウンタ回路BSC2により形成され、再び信号OS2のロウレベルの期間に判定が行われる。

0109

このようにして、ベリファイ時アドレスインクリメント信号EAIに従って、内部アドレス信号AXI,AYIが形成され、その内部アドレス信号AXI,AYIに従ったメモリセルの判定が行われる。もし、センスアンプSAの出力信号S0〜S7のうち1ビット以上の信号がハイレベルであれば、すなわち、1ビットでも消去されてないメモリセルがあれば、ノアゲート回路NOR2によりフリップフロップ回路3がセットされ、再びロウレベルの消去パルスEPBが発生される。このロウレベルの消去パルスEPBによって、再び上述した消去動作が行われ、その後、上述した消去ベリファイが再び実行される。

0110

図5においては、上記内部信号OS2により示される4つのアドレスで消去されていると判定され、5番目のアドレスで消去されていないと判定されてベリファイ期間が終了した例が示されている。このとき、遅延回路D8の作用により、信号OS2の最後のパルスはアドレスインクリメント信号EAIに現れないようにされ、最後に消去されていないと判定されたアドレスに留まることを示している。言い換えるならば、上記カウンタ回路BSC2には、消去されていないと判定されたアドレスを指すアドレス信号が保持される。そのため、特に制限されないが、再び自動消去が行われた後の消去ベリファイは、前に消去されていなかったと判定されたアドレスから実行される。ここではベリファイモード基本パルス分周回路の出力信号OS2としたが、特にこれに限定されるものではないことは言うまでもない。

0111

上記動作の繰り返しによりすべてのアドレスに対応するメモリセルがベリファイされると、プレライト終了時と同様に終了アドレス信号ENDがハイレベルになり、フリップフロップ回路FF2がリセットされる。このフリップフロップ回路FF2のリセットに応じて自動消去モード設定信号AEがロウレベルに変化し、消去モード終了信号ERが遅延回路D9により設定された遅延時間の間だけハイレベルにされる。

0112

この信号ERのハイレベルにより、フリップフロップ回路FF1がリセットされて、遅延回路D1により設定された遅延時間経過後に、消去モードを示す信号ESがハイレベルに変化され、外部信号を受け付けないようにしていた状態が解除される。

0113

2進カウンタ回路BCS4は、消去パルスEPBの発生回数計数する。ある一定回数のパルスEPBを計数しても上記のように消去モードが終了しない場合には異常検出信号FAILをハイレベルにして、強制的に消去モードを終了させる。すなわち、消去モード終了信号ERが発生される。また、この消去モード終了信号ERを形成する論理回路には、内部信号PSTOPと終了アドレス信号ENDが入力されるゲート回路が示されているが、これはプレライトだけで消去を行いたくない時に外部信号により作られる内部信号PSTOPにより本モードを終了できるようにしたためである。

0114

以上の説明では、図5のタイミング図を中心にして、図3図4に示された消去制御回路LOGCの具体的回路を中心においたが、実際にはこれら消去制御回路LOGCで発生された各信号が、タイミング制御回路CNTRを介してアドレスバッファやデコーダ、MOSFET等を制御する。

0115

図6図7に示した信号DE,SB,sc,re,wr,PG,DO等の信号発生回路では消去モード中は信号ES,AED等の信号により外部端子CEB,OEB,WEB,EEBの入力が無効にされており、内部で制御される。例えば、消去パルスEPBがロウレベル、すなわち、電気的消去を行っている期間は、図3及び図4中の信号DCがハイレベルとなり、信号DEはロウレベルとされ、各デコーダXDCR,YDCRは非活性化となる。よって全ワード線,全データ線は非選択状態になる。他の期間についても同様にその状態が図3及び図4に示された消去制御回路LOGCの出力信号によって決められる。

0116

データポーリングモードは、消去中か否かを判定するためのモードである。そのため、EEPROMの内部状態を知るためのモード、すなわち、ステータスポーリングモードとみなすこともできる。チップイネーブル信号CEBがロウレベルにされ、アウトプットイネーブル信号OEBがロウレベルにされ、ライトイネーブル信号WEBがハイレベルにされ、イレーズイネーブル信号EEBがロウレベルにされ、外部端子Vppに高電圧Vppが供給された状態で本モードとなる。このモードにされると、図6及び図7に示した回路においてデータポーリング制御信号POLMBがロウレベルになる。このとき、データ出力バッファ活性化信号DO7はハイレベルにされるが、データ出力バッファ活性化信号DOは、データポリリング制御信号POLMBによってロウレベルにされる。

0117

データ出力バッファDOBの具体的回路が図11に示されている。データポーリング(ステータスポーリング)制御回路DPを除けば、外部入出力端子I/O0〜I/O6に対応したデータ出力バッファDOB−0〜DOB−6と、外部入出力端子I/O7に対応したデータ出力バッファDOB−7の構成は、共に高インピーダンス状態を含む3状態出力回路であることに相違点はなく、先に読み出しモードで説明したように、活性化信号DO,DO7がハイレベルになるとセンスアンプSAからの出力信号S0〜S7を反転して出力するという動作を行う。

0118

これに対して、データポーリングモード(ステータスポーリングモード)では、活性化信号POLMBがロウレベルであるため、出力信号S7が無効にされ、そのときの消去モードを示す信号ESのレベルに従い端子I/O7の出力信号が決まる。すなわち、消去モード期間中は、消去モードを示す信号ESがロウレベルであるから、外部入出力端子I/O7からロウレベルの信号が出力され、消去動作が終了していればハイレベルの信号が出力される。

0119

図12には、センスアンプSAやアドレスデコーダXDCR,YDCRに供給される消去ベリファイモード時の動作電圧Vcvを発生させる電源回路が示されている。この回路は、シリコンバンドギャップを利用した公知の基準電圧発生回路VREFと、演算増幅回路OP1とOP2とを用いて構成される。すなわち、上記基準電圧回路VREFにより形成された基準電圧VRを演算増幅回路OP1により、抵抗R1とR2により決まる利得(R1+R2)/R2に従い電圧増幅し、前記約3.5Vのような電圧を形成する。この電圧をボルテージフォロワ形態の演算増幅回路OP2を通して出力させて上記電圧Vcvを得るものである。

0120

上記演算増幅回路OP1とOP2は、上記自動消去モード設定信号AEにより活性化して上記電圧Vcvを発生させる。これにより、他の動作モードのときには上記の電源回路での電流消費を行わないようにできるものである。なお、上記演算増幅回路OP2として、その出力回路としてPチャンネルMOSFETとNチャンネルMOSFETからなる出力回路を用いた場合、上記信号AEにより演算増幅回路を非活性化する際、上記信号AEにより、PチャンネルMOSFETをオン状態にして、低電圧である電源電圧Vccを出力させる。この構成を採ることによって、上記の電源回路に信号AEにより電圧VccとVcvの切り換え機能を付加できるものである。なお、上述した基準電圧発生回路VREFとしては、例えば英国特許2081458Bに開示されているものが使用できる。

0121

上記の消去ベリファイ中の動作電圧は、フラッシュEEPROMに対して読み出し動作が可能な下限の電源電圧Vccmin にほゞ等しくなるようにするために、読み出しモードの時のフラッシュEEPROMにおける電源電圧Vccより低く設定することが望ましい。また、ここでは図12に示すように、電源を内蔵することを想定したが、上記信号AEをフラッシュEEPROMの外部に出力し、外部に設けらられたプログラマブル電源をこの信号AEによって制御して、その電圧を本フラッシュEEPROMのセンスアンプSAやアドレスデコーダXDCR,YDCR等のように上記電圧Vcvが印加されるべき回路に供給する構成としてもよい。ここで、上述した下限電圧Vccmin とは、EEPROMを構成するメモリセルのうち、最も高いしきい値電圧を持つメモリセルから、その記憶情報の読み出しを可能とする最低の電源電圧Vcc(EEPROMの外部端子Vccに印加される)を意味している。

0122

図23には、アドレスデコーダXDCR,YDCRを構成する単位回路の回路図が示されている。各アドレスデコーダは、複数の互いに同様な構成にされた単位回路によって構成されている。ただし、供給される内部アドレス信号の組み合わせが、各単位回路で異なる。図23には、これらの単位回路の1個が実施例として示されている。

0123

同図において、UDGは単位デコーダ回路であり、例えば内部アドレス信号ax(ay)とアドレスデコーダ活性化信号DEを受けるナンド回路によって構成される。このナンド回路の出力信号は、図10に示した回路と同様な構成のレベル変換回路に供給されている。図23のレベル変換回路においては、図10において高電圧Vppが供給されていたノードに対応するノードに、上記タイミング制御回路CNTRから、高電圧Vpp、電源電圧Vcc及び上記低電圧Vcvが選択的に供給される。これに対して、上記ナンド回路UDGには、定常的に電源電圧Vccが供給される。

0124

これにより、書き込み動作時あるいはプレライト時に、アドレスバッファXADB(YADB)からの内部アドレス信号ax(ay)によって指示されたワード線W(カラムスイッチMOSFETの選択線CL)に対して、上記高電圧Vppと実質的に等しい電圧を持つ選択信号を単位回路が出力する。また、読み出し動作時には、内部アドレス信号ax(ay)によって指示されたワード線W(選択線CL)に電源電圧Vccと実質的に等しい電圧を持つ選択信号が出力される。消去ベリファイモードにはアドレスバッファXADB(YADB)からの内部アドレス信号ax(ay)によって指示されたワード線W(選択線CL)に対して、上記低電圧Vcvと実質的に等しい電圧を持つ選択信号が出力される。

0125

消去動作のときには、活性化信号DEが上述のようにロウレベルにされるため、全ての単位回路から回路の接地電位Vssと実質的に等しい電圧が、ワード線W(選択線CL)に供給される。なお、選択されないワード線W(選択線CL)には、回路の接地電位Vssに従った電圧が供給される。また、上述したように、プレライト時及び消去ベリファイ時には、外部アドレス信号AX(AY)ではなくて、カウンタ回路によって形成された内部アドレス信号AXI(AYI)がアドレスバッファXADB(YADB)に取り込まれ、これに対応した内部アドレス信号ax(ay)が形成される。

0126

図22には、データ入力バッファDIBの一実施例を示す回路図が示されている。このデータ入力バッファDIBは、外部入出力端子I/Oからのデータをメモリセルへ書き込む場合と、プレライト時にメモリセルへ予め定められたデータを書き込む場合とに共通に使われる。書き込みモードの場合、前記表1,表2から理解できるように書き込みモード信号wpはハイレベルにされ、プレライトパルスPPはロウレベルにされる。そのため、外部入出力端子I/Oに供給されたデータは、2個のノア回路を介してインバータの入力ノードに伝えられる。入力ノードに伝えられたデータは、インバータによって位相反転された後、互いに直列接続された1個のPチャンネルMOSFET、2個のNチャンネルMOSFETからなるバイアス回路に供給される。

0127

このバイアス回路によって所定のレベルに変換された上記データは、書き込み用のPチャンネルMOSFETQPIのゲートに供給される。この書き込み用のPチャンネルMOSFETQPIは、所定のバイアス電圧がそのゲートに供給されたMOSFETQL,上述したMOSFETQ18を介してコモンデータ線CDに結合され、更に選択されたデータ線を介して書き込みが行われるべきメモリセル(記憶トランジスタ)のドレインに結合される。上記PチャンネルMOSFETQPIは、書き込みべきデータに従った電圧をメモリセルのドレインに供給する。これによって、メモリセルへのデータの書き込みが行われる。ところが、メモリセルの記憶トランジスタのしきい値電圧が負となってしまうと、上記MOSFETQL等を流れる電流Iwが高くなり、上記MOSFETQL等における電圧降下が大きくなって、前述したように充分な書き込みが行えなくなってしまう。これに対して、本実施例によれば、しきい値電圧が負になるのを防ぐことができるため、電流Iwが高くなるのを防ぐことができ、確実なデータの書き込みが可能となる。

0128

なお、プレライト動作の際には、上記信号wpがロウレベルとなるため、外部入出力端子I/Oからのデータは取り込まれない。そのかわりに、プレライトパルスPPを書き込みデータとした書き込みが行われる。

0129

図21には、以上述べてきた自動消去モードにおける外部入力信号と、外部出力信号とに着目したタイミングチャートが示されている。時刻t1においてイレーズイネーブル信号EEBがハイレベルからロウレベルに変化すると、フラッシュEEPROMの内部に設けられたラッチが働き、自動消去モードとに入る。以後、時刻t4において消去が終了するまでフラッシュEEPROMは、データポーリングの要求を示す外部信号の組み合わせ以外は外部信号を受け付けない。

0130

イレーズイネーブル信号EEBを内部で決まるある一定時間以上ロウレベルに保った後は、CEB,OEB,WEB,EEBの外部制御信号はいかなる組み合わせであっても構わない。本実施例の自動消去モードにおいては、このイレーズイネーブル信号EEBのロウレベルの期間において、消去が行われるのではない。そのため、上述した一定時間は、上記図3に示したラッチ回路を所定の状態にセットするため等に必要とされるものであり、メモリセルの消去に要する時間よりも充分短くて済むものである。また、外部アドレス信号については、この図に記載されていないが、内部に取り込まれないため、いかなる組み合わせであっても構わない。

0131

同図には、時刻t2でデータポーリングモードに入る例が示されている。内部の信号遅延で決まる時刻t3にデータポーリング信号が外部入出力端子I/O7に現れる。時刻t3から時刻t4の間はまだ消去が終了していないので出力はロウレベルである。消去が時刻t4に終了するとハイレベルに変化して、フラッシュEEPROMの外部から消去の終了を検出できる。なお、自動消去モードの時、外部入出力端子I/O0〜I/O6は、フローティング状態にされている。外部入出力端子I/O7もポーリングモードを除いて、自動消去モードのときにはフローティング状態とされている。

0132

図24には、メモリセルの記憶情報を消去する際に、外部から供給されるイレーズイネーブル信号EEの波形図が示されている。図24(A)には、上述した自動消去モードの際のイレーズイネーブル信号EEBの波形図が示されている。また、図24(B)は、消去動作とベリファイ動作とを外部から指示する場合のイレーズイネーブル信号EEBの波形を示し、図24(C)は、単に記憶情報の消去を外部からイレーズイネーブル信号EEBによって指示する場合の波形を示している。これらの波形は、いずれも一括消去の場合を示している。

0133

図24(B)では、上記信号EEBがロウレベルにされている期間EO(例えば10ms)において、実際にメモリセル(例えば1バイト)の消去動作が行われ、上記信号EEBがハイレベルされている期間VOにおいて、実際にメモリセル(1バイト)からの読み出し動作を伴うベリファイ動作が行われる。また、図24(C)においては、信号EEBがロウレベルにされている期間EO’(例えば1秒)において、チップ上のすべてのメモリセルに対して実際に消去の動作が行われる。

0134

これに対して、上記した自動消去モードでは、図3に示したラッチ回路等を所定状態にセットするだけの時間、上記信号EEBがロウレベルにされていれば良い。そのため、上記イレーズイネーブル信号EEBをロウレベルに保持しておく時間は、図24(B),(C)に示したものに比べて短くてよく、例えば50ns程度でよい。これは、自動消去モードの場合、イレーズイネーブル信号EEBのロウレベルの期間において、メモリセルに対する実際の消去の動作が実行されるものではないためである。

0135

なお、本実施例においては、主に自動消去モードのための内部の構成を述べたが、図24(B),(C)に示されている消去モードも合わせて実行できるようにしてもよい。

0136

図24(D)及び図24(E)には、読み出しサイクルの際の、外部アドレス信号AX,AY及び外部入出力端子I/Oの出力信号とが示されている。読み出しモードにするには、前記表1,表2に示されているように各外部信号を設定する必要があるが、同図は、上述のように外部アドレス信号と出力信号とが示されている。例えば、スタンバイモードから所望のアドレスAiを指示するような外部アドレス信号AX,AYをEEPROMに与えることにより、そのアドレスAiに保持されていたデータDiが外部入出力端子I/Oから出力される。その後、再びEEPROMは、例えばスタンバイモードにされる。この読み出しサイクルにおいては、メモリセルの選択動作、センスアンプの活性化等が行われるため、そのサイクルタイムは、例えば100〜200ns程度必要とされる。

0137

これに対して、図24(A)に示した消去モードでは、イレーズイネーブル信号EEBのパルス幅が、上述のように50ns程度と短くてよい。そのため、後で図14図15を用いて述べるが、EEPROMを制御する装置(CPU等)が長い時間、EEPROMのイレーズ動作専有されてしまうのを防ぐことができる。このイレーズイネーブル信号EEB〔図24(A)〕のパルス幅は、実際にメモリセルの消去を行うのに必要とされる時間よりも短くてよい。これは、前述のように、このイレーズイネーブル信号EEBによって、実際の消去動作が行われるのではなく、EEPROMに対して消去動作の指示が行われるためである。

0138

この実施例においては、消去ベリファイを全てのアドレスについて行う構成としてが、本発明はこれに限定されるものでない。要求される消去後のしきい値電圧の制御の程度により変えても構わない。例えば、1つのデータ線のみをベリファイしたり、極端な場合には1つの代表的ビット(メモリセル)のみをベリファイするものであってもよい。上記ベリファイ用電源電圧Vcvを要求される読み出し可能な下限電圧Vccmin より十分低く設定できる場合にはこのような方法であっても通常十分な読み出し可能な下限電源電圧Vccmin を確保できる。なお、図5において、PSTOPはテストのための信号である。

0139

図13には、この発明が適用されるEEPROMの他の実施例の回路図が示されている。この実施例においても、前記図1の実施例と同様に、1つのメモリアレイと、それに対応する周辺回路のみが示されている。全体については、前記図20を参照されたい。

0140

この実施例のEEPROMのメモリセルは、前記実施例のように電気的消去をソース領域側で行うものに代えて、ドレイン領域側で行うようにしたものである。すなわち、この実施例では、メモリアレイM−ARYのソース線CSは回路の接地電位点Vssに固定的に接続される。

0141

消去回路ERCと、それによりスイッチ制御される前記PチャンネルMOSFETQ17とNチャンネルMOSFETQ10の出力ノードは、共通データ線CDにPチャンネル型のスイッチMOSFETQ25を介して接続される。スイッチMOSFETQ25は、そのゲートに前記のような消去パルスEPBが印加される。これにより、スイッチMOSFETQ25は、消去パルスEPBがロウレベルにされる期間だけオン状態になり、消去パルスEPBのロウレベルに基づいてオン状態にされるPチャンネルMOSFETQ17を介して出力される高電圧Vppを共通データ線CDに伝える。また、アドレスデコーダYDCRは、メモリアレイM−ARY内の全メモリセルの一括消去を行うために、上記共通データ線CDの高電圧Vppをデータ線に伝えるよう、例えば上記消去パルスEPBに応答して、全てのカラムスイッチMOSFETQ7〜Q9をオン状態にする。

0142

この構成に代え、カラムデコーダYDCRを内部又は外部のアドレスに従った選択信号を形成するようにすれば、データ線の単位での消去が可能になる。したがって、この実施例のEEPROMでは、消去動作のときのアドレスデコーダYDCRの制御が、前記図1の実施例と異なるものとなる。他の部分については、前記図1と同じため、図1を参照されたい。

0143

図14には、この発明に係るフラッシュ(FLASH)EEPROMを用いたマイクロコンピュータシステムの一実施例のブロック図が示されている。この実施例のマイクロコンピュータシステムは、マイクロプロセッサCPUを中心として、プログラム等が格納されたROM(リード・オンリー・メモリ)、主メモリ装置として用いられるRAM(ランダムアクセス・メモリ)、入出力ポートI/OPORT、この発明に係る前記一括消去型EEPROM、制御回路CONTROLLERを介して接続されるモニターとして液晶表示装置又はCRT(陰極線管)がアドレスバスDDRESS、データバスDATAと、例示的に示され制御信号CONTROLを伝える制御バスとによって相互に接続されてなる。

0144

この実施例では、上記表示装置LCDやCRTの動作に必要な12V系電源RGUを、上記EEPROMの高電圧Vppとしても利用する。このため、この実施例では、電源RGUはマイクロプロセッサCPUからの制御信号によって、読み出し動作のときに端子VppをVccのような5Vに切り換える機能が付加される。また、図15には、マイクロプロセッサCPUとEEPROMに着目した各信号の接続関係が示されている。

0145

EEPROMのチップイネーブル端子CEBには、システムアドレスのうちEEPROMに割り当てられたアドレス空間を示すアドレス信号をデコーダ回路DECに供給し、チップイネーブル信号CEBを発生させる。また、タイミング制御回路TCは、マイクロプロセッサCPUからのR/W(リード/ライト)信号、DSBデータストローブ)信号及びWAIT(ウエイト)信号を受け、出力イネーブル信号OEB、ライトイネーブル信号WEB及びイレーズイネーブル信号EEBを発生させる。なお、マイクロプロセッサCPUのデータ端子は、データバスを介してEEPROMの外部入出力端子I/O0〜I/O7に結合され、マイクロプロセッサCPUのアドレス端子は一部を除いてアドレスバスを介してEEPROMの外部アドレス端子AX,AYに結合されている。

0146

この実施例のマイクロコンピュータシステムでは、EEPROMが前記のような自動消去機能を持つものであるため、マイクロプロセッサCPUは、EEPROMをアドレス指定して信号CEBを発生させるとともに上記信号R/W、DSB及びWAITの組み合わせにより、図21に示したような消去モードを指定する信号OEB、WEB及び信号EEBを発生させる。この後は、EEPROMが前記のように内部で自動的な消去モードに入る。EEPROMが消去モードに入ると、前記のようにアドレス端子、データ端子及び全コントロール端子フリーになり、マイクロプロセッサCPUから、EEPROMが電気的に分離される。したがって、マイクロプロセッサCPUは、EEPROMに対しては消去モードを指示するだけで、その後はシステムバスを用いて他のメモリ装置ROMやRAM、あるいは入出力ポートとの間で情報の授受を伴うデータ処理を実行することができる。

0147

これにより、システムのスループットを犠牲にすることなく、一括消去型のEEPROMを、フルファンクションバイト毎の書き換え可能)のEEPROMと同様にシステムに実装したままの状態での消去が可能になる。マイクロプロセッサCPUは、上記のような消去モードの指示をした後は、適当な時間間隔で上記EEPROMに対して前記データポーリングモードを指定して、データバスのうちの端子I/O7のレベルがロウレベルかハイレベルかの判定を行い消去動作の終了の有無を判定し、消去が完了しEEPROMに書き込むべきデータが存在するなら書き込みを指示するものである。

0148

上記の実施例から得られる作用効果は、下記の通りである。すわなち、
(1)電気的に消去可能にされた不揮発性記憶素子がマトリック配置されてなるメモリアレイを具備するEEPROMに、外部からの消去動作の指示に従って消去動作を行った後に対応するメモリセルを少なくとも1回の読み出し動作を行い、その読み出し情報に基づいて消去動作の継続,停止の制御を行う消去制御回路を内蔵させることにより、EEPROM自身が消去確認機能、すなわち、読み出しを伴う上記自動消去機能を持つため、マイクロプロセッサに負担をかけることなくそれをシステムに置いたままでの消去動作が可能になるという効果が得られる。

0149

(2) 上記消去制御回路として、上記の消去動作に先立って全メモリセルに対して書き込みを行うというプレライト機能を付加することによって、未書き込みのメモリセルが消去動作の実行によって負のしきい値電圧を持つようにされることが防止できるという効果が得られる。

0150

(3) 上記メモリセルとして、フローティングゲートとコントロールゲートとの2層ゲート構造を持つMOSFETであり、フローティングゲートに蓄積された情報電荷をトンネル現象を利用してソース、ドレイン又はウェルに引き抜くことによって電気的消去が行われるものであるものとすることにより、メモリセルの占有面積が小さくなり、大記憶容量化が可能になるという効果が得られる。

0151

(4) 上記メモリアレイを構成するメモリセルは、メモリアレイ全体又はその一部のメモリセル群のソース,ドレインが共通化され、共通化されたメモリセル毎に一括して電気的消去動作が行われるものとすることによって、上記のようにメモリセルの小型化が図られるという効果が得られる。

0152

(5) 上記消去制御回路として、メモリセルを順次選択するためのアドレス発生回路を設けることにより、全メモリセルに対する前記プレライト及び消去確認のためのベリファイを実施することができるという効果が得られる。

0153

(6) 上記消去の継続,停止の制御のためのメモリセルのベリファイ時に、コントロールゲートに伝えられるワード線の選択電位を低電圧Vccより低い読み出し可能な下限電圧Vccmin に相当する約3.5Vのような低い電圧Vcvに設定して行うことによって、必要十分な消去を保証することができるという効果が得られる。

0154

(7) 上記ワード線の選択電位を比較的低い電圧Vcvに発生させる電源回路として、基準電圧発生回路で形成された基準電圧を受け、利得設定用抵抗素子に基づいて所望の出力電圧に変換する第1の演算増幅回路と、この第1の演算増幅回路の出力信号を受けて出力電圧を形成するボルティージフォロワ形態の第2の演算増幅回路の出力端子から得ることにより、素子プロセスのバラツキの影響を受けることなく任意の設定された所望電圧を高精度で得ることができるという効果が得られる。

0155

(8) 上記EEPROMに外部からの指示に従い消去動作の継続,停止等の内部状態を外部へ出力させるというデータポーリング機能を持たせることにより、マイクロプロセッサによるメモリ管理が簡便になるという効果が得られる。

0156

(9) 上記EEPROMをマイクロコンピュータに実装し、上記マイクロプロセッサからの消去指示に従いマイクロプロセッサとは、電気的に切り離された状態で内部の消去制御回路により自動的に消去動作を行うようにすることによって、マイクロコンピュータシステムのスループットを犠牲にすることなく、EEPROMの消去をオンボード状態での実行することができるという効果が得られる。

0157

(10) 1つのゲート信号線(ワード線)と1つのドレイン信号線(データ線)により選択される、電気的に消去可能にされた不揮発性記憶素子がマトリックス配置されてなるメモリアレイを有し、外部からの消去の指示に従って消去動作を開始し、その後は外部からのアドレス信号、入力データ、制御信号によらず、自動的に消去が行われ、該消去が完了した後外部からのアドレス信号、入力データ、制御信号により所望の動作が可能となる半導体不揮発性記憶装置が得られる。

0158

(11) 1つのゲート信号線(ワード線)と1つのドレイン信号線(データ線)により選択される、電気的に消去可能にされた不揮発性記憶素子がマトリックス配置されてなるメモリアレイを有し、外部からの消去の指示に従って消去動作を開始、その後は外部からのアドレス信号、入力データ、制御信号によらず、自動的に消去が行われ、該消去が完了した後外部からのアドレス信号、入力データ、制御信号により所望の動作が可能となる半導体不揮発性記憶装置と、所定の情報処理機能を持つマイクロプロセッサと、上記半導体不揮発性記憶装置とマイクロプロセッサとを接続するシステムバスとを含み、半導体不揮発性記憶装置は上記マイクロプロセッサからの消去指示に従いマイクロプロセッサとは電気的に切り離された状態で内部の消去制御回路により自動的に消去動作を行う情報処理システムが得られる。

0159

(12) 行及び列からなる、マトリックス状に配置されてなる、電気的に書き込み、消去可能な不揮発性メモリであり、該消去において、読み出しサイクル期間以下の単一パルスを入力することにより消去を開始し、その後は外部からのアドレス、データ、制御信号の入力に拘らず自動的に消去を行い、該消去が終了後に、外部からのアドレス、データ、制御信号を受け付ける半導体不揮発性記憶装置が得られる。

0160

(13) 行及び列からなる、マトリックス状に配置されてなる、電気的に書き込み、消去可能な不揮発性メモリを含み、マイクロプロセッサとシステムバスにより接続された情報処理システムにおいて、該消去において、読み出しサイクル期間以下の単一パルスを入力することにより消去を開始し、その後はシステムバスからのアドレス、データ、制御信号に拘らず自動的に消去を行い、該消去が終了後に、システムバスからの信号を受け付ける半導体不揮発性記憶装置を含む情報処理システムが得られる。

0161

(14)メモリセルのうち、最も低いしきい値電圧を持つメモリセルが消去動作によって、負のしきい値電圧を持つようになるのを防ぐとともに、最も高いしきい値電圧を持つメモリセルが消去動作によって下限電圧Vccmin で読み出し可能なしきい値電圧を持つように、内部の消去制御回路によってEEPROMの消去動作が自動的に制御されるという効果が得られる。

0162

以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、この発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、図4の信号FAILやERは、外部に出力させる機能を持たせてもよい。この場合外部端子数の増加を防ぐために、前記データポーリング機能を利用して出力させることが望ましい。例えば、データ入出力端子I/O5とI/O6を、図11のデータ入出力端子I/O7に対応したデータ出力回路と同様の回路として、信号ESが供給されるゲートに信号FAIL,ERを対応させればよい。このように他の内部の動作シーケンスを示す信号も必要に応じて外部に出力させるようにしてもよい。

0163

メモリアレイM−ARYの消去は、ソース線とワード線とをそれぞれ分割して、その組み合わせにより消去すべきメモリブロックを指定するものであってもよい。メモリセルを構成する記憶トランジスタとしては、EPROMに用いられるスタックドゲート構造のMOSトランジスタの他、書き込み動作もトンネル現象を用いるFLOTOX型の記憶トランジスタを用いるものであってもよい。

0164

前記実施例においては、図16に示した1個の記憶トランジスタを1個のメモリセルとして使っていたが、図18に示した1個の記憶トランジスタ(この場合、実質的に2個のトランジスタを1個の記憶トランジスタとみなす)を1個のメモリセルとして使ってもよい。すなわち、本発明は、図19(A)に示した1個の記憶トランジスタを1メモリセルとして使うEEPROMに特に適している。しかしながら、図19(B)に示したようなメモリセル(1メモリセルが2個のトランジスタにより構成され、2本のワード線と1本のデータ線によって規定される)を有するEEPROMにも適用できる。

0165

書き込み/消去用の高電圧Vppは、外部から供給される高電圧を用いるものに限定されない。すなわち、書き込み/消去時に流れる電流が小さいならば、EEPROMの内部で電源電圧Vccから公知のチャージポンプ回路等により昇圧したものを利用するものであってもよい。また、この内部昇圧電源と外部高電圧Vppとを併用するものとしてもよい。

0166

EEPROMは、通常の書き込み/読み出し等の制御を行う回路部分(CNTR)や、消去アルゴリズムを制御する回路部分(LOGC)の構成は、上記のような動作シーケンスを行うものであればどのような回路であってもかまわない。すなわち、図3及び図4図6及び図7のようなランダムロジック回路によるもの他、プログラマブルロジックアレイPLA)、マイクロコンピュータとソフトウェアの組み込み、あるいは前記実施例では非同期回路で構成したが同期回路で構成しても構わない。このように、上記の動作シーケンスを実現する回路は、種々の実施形態を採ることができるものである。

0167

EEPROMを構成するメモリアレイやその周辺回路の具体的回路構成は、種々の実施形態を採ることができるものである。さらに、EEPROM等は、マイクロコンピュータ等のようなディジタル半導体集積回路装置に内蔵されるものであってもよい。

0168

上述した説明では、説明を容易にするために、記憶トランジスタが持つ一対の領域をソース領域と、ドレイン領域と定めていたが、印加される電圧の値によって、ソース,ドレインが定まる記憶トランジスタにおいては、上述したソース領域、ドレイン領域を一方の領域(ノード)と他方の領域(ノード)と読み替えれば本発明が適用できるものである。

0169

この発明は、EPROMに用いられるようなスタックドゲート構造の記憶トランジスタや、FLOTOX型の記憶トランジスタを用いる半導体不揮発性記憶装置及びそれを用いた情報処理システムに広く利用できるものである。

発明の効果

0170

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、電気的に消去可能にされた不揮発性記憶素子がマトリックス配置されてなるメモリアレイを具備するEEPROMに、外部からの消去動作の指示に従って消去動作を行った後に対応するメモリセルを少なくとも1回の読み出し動作を行い、その読み出し情報に基づいて消去動作の継続,停止の制御を行う消去制御回路を内蔵させ、このようなEEPROMをマイクロプロセッサを含む情報処理システムに実装した状態で、マイクロプロセッサからの指示に従いマイクロプロセッサとは切り離された状態で内部の消去制御回路により自動的に消去動作を行うようにする。この構成においては、EEPROM自身が消去確認の読み出しを伴う自動消去機能を持つため、それをシテテムに実装した状態のままでの消去動作において、マイクロプロセッサからの制御が消去開始を指示するだけの僅かの時間となり、マイクロプロセッサの負担が著しく軽減されてシステムのスループットが犠牲になることがない。

図面の簡単な説明

0171

図1この発明が適用されたEEPROMの一実施例を示すメモリアレイ部の回路図と周辺回路のブロック図である。
図2この発明に係る消去アルゴリズムの一例を示すフローチャート図である。
図3消去制御回路LOGCの具体的一実施例の一部回路図である。
図4消去制御回路LOGCの具体的一実施例の他の一部回路図である。
図5消去動作を説明するためのタイミング図である。
図6タイミング制御回路CNTRの具体的一実施例の一部回路図である。
図7タイミング制御回路CNTRの具体的一実施例の他の一部回路図である。
図8消去時間と記憶トランジスタのしきい値電圧との関係を示す特性図である。
図9アドレスバッファXADB,YADBの単位回路の一実施例を示す回路図である。
図10消去回路ERCの一実施例を示す回路図である。
図11データ出力バッファDOBの一実施例を示す回路図である。
図12消去ベリファイ用電圧Vcvを発生させる電源回路の一実施例を示す回路図である。
図13上記EEPROMの他の一実施例を示すメモリアレイ部の回部図である。
図14上記EEPROMが用いられるマイクロコンピュータシステムの一実施例を示すブロック図である。
図15上記EEPROMとマイクロプロセッサCPUとの一実施例の接続を示すブロック図である。
図16従来技術のメモリセルの一例を説明するための構造断面図である。
図17その読み出し動作を説明するための概略回路図である。
図18従来技術のメモリセルの他の一例を説明するための構造断面図である。
図19本発明が適用されるEEPROMにおけるメモリセル(A)と従来のメモリセル(B)の回路図である。
図20本発明の一実施例であるEEPROMの全体ブロック図である。
図21本発明が適用されたEEPROMの外部信号の一例を示す波形図である。
図22データ入力バッファの一実施例を示す回路図である。
図23アドレスデコーダの一実施例を示す回路図である。
図24イレーズイネーブル信号(A),(B),(C)と読み出しサイクル(D),(E)を示す波形図である。

--

0172

XADB,YADB…アドレスバッファ、XDCR,YDCR…アドレスデコーダ、UDG…単位デコーダ回路、M−ARY…メモリアレイ、SA…センスアンプ、DIB,DIB−0〜DIB−7…データ入力バッファ、DOB,DOB−0〜DOB−7…データ出力バッファ、CNTR…タイミング制御回路、ERC…消去回路、LOGC…消去制御回路(内部回路)、N1,N2…CMOSインバータ回路、CS…ソース線、W1,W2…ワード線、D1〜Dn…データ線、CD…共通データ線、O1,O2…発振回路、BCS1〜BCS4…2進カウンタ回路、DP…データポーリング制御回路、CPU…マイクロプロセッサ、ROM…リード・オンリー・メモリ、RAM…ランダム・アクセス・メモリ、I/OPORT…入出力ポート、EEPROM(FLASH)…一括消去型半導体不揮発性記憶装置、RGU…12V系電源装置、LCD…液晶表示装置、CRT…陰極線管、ADDRESS…アドレスバス、DATA…データバス、DEC…デコーダ回路、TC…タイミング制御回路、3…ドレイン、4…フローティングゲート、5…ソース、6…コントロールゲート、7…薄い酸化膜、8…P型シリコン基板、9…N型拡散層、10…低濃度のN型拡散層、11…P型拡散層、12…選択メモリセル、14…非選択メモリセル、13…選択ワード線、15…非選択ワード線、16…データ線、17…センスアンプ。

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