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技術 多ビット回路合成方式

出願人 日本電気株式会社
発明者 山銅俊雄
出願日 1995年12月23日 (25年6ヶ月経過) 出願番号 1995-350129
公開日 1997年7月11日 (24年0ヶ月経過) 公開番号 1997-179889
状態 特許登録済
技術分野 CAD
主要キーワード 最適化回路 ビットフリップ 入力データ端子 基本シンボル 論理回路装置 ビット回路 レイアウト段階 出力データ端子
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(1997年7月11日)のものです。
また、この項目は機械的に抽出しているため、正しく解析できていない場合があります

図面 (7)

課題

同一機能の複数の論理回路を1つの多ビット回路として認識することによって、面積の小さい多ビット回路を合成し回路全体の面積を縮減する。

解決手段

ハードウェア記述を格納する手段1と、ハードウェア記述から論理回路を生成する手段2と、生成された論理回路を格納する手段3と、多ビット回路を格納する手段4と、論理回路の格納手段3に格納された論理回路と多ビット回路格納手段4に格納された多ビット回路から同一機能の複数の論理回路と1つの多ビット回路との対応関係を示したテーブルを抽出する手段5と、多ビット回路変換テーブルを格納する手段と、同一機能の複数の論理回路を1つの多ビット回路に変換統合する手段7と、最適化回路を格納する手段8と、を備える。

概要

背景

従来、この種の論理合成方式においては、機能記述からの論理合成段階にて、同一機能の複数の論理回路を等価な1つの多ビット回路として合成する機能が実装されていないため、自動合成された回路全体面積を小さくすることができなかった。なお、多ビットを一つの束シンボルで置き換える方式として、例えば特開平2−281783号公報には、基本論理回路接続情報内に多ビットをまとめた機能記述に対応する基本シンボルが存在する場合にまとめて一つの束シンボルに置き換えることにより、論理合成後論理接続情報解析を容易とするようにした論理回路図発生方式が提案されている。

概要

同一機能の複数の論理回路を1つの多ビット回路として認識することによって、面積の小さい多ビット回路を合成し回路全体の面積を縮減する。

ハードウェア記述を格納する手段1と、ハードウェア記述から論理回路を生成する手段2と、生成された論理回路を格納する手段3と、多ビット回路を格納する手段4と、論理回路の格納手段3に格納された論理回路と多ビット回路格納手段4に格納された多ビット回路から同一機能の複数の論理回路と1つの多ビット回路との対応関係を示したテーブルを抽出する手段5と、多ビット回路変換テーブルを格納する手段と、同一機能の複数の論理回路を1つの多ビット回路に変換統合する手段7と、最適化回路を格納する手段8と、を備える。

目的

従って、本発明は、上記問題点に鑑みて為されたものであって、同一機能の複数の論理回路を1つの多ビット回路として認識することによって、面積の小さい多ビット回路を合成し、回路全体の面積の縮減を可能とする論理合成方式を提供することを目的とする。

効果

実績

技術文献被引用数
1件
牽制数
0件

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請求項1

ハードウェア記述を格納するハードウェア記述格納手段と、該ハードウェア記述格納手段に格納されたハードウェア記述から論理回路を生成する論理合成手段と、該論理合成手段より生成された論理回路を格納する回路格納手段と、多ビット回路を格納する多ビット回路格納手段と、前記回路格納手段に格納された論理回路と前記多ビット回路格納手段に格納された多ビット回路とから、同一機能の複数の論理回路と1つの多ビット回路との対応関係を示したテーブルを抽出する多ビット回路変換テーブル抽出手段と、該多ビット回路変換テーブル抽出手段より抽出された多ビット回路変換テーブルを格納する多ビット回路変換テーブル格納手段と、前記回路格納手段に格納された論理回路と、前記多ビット回路格納手段に格納された多ビット回路と、前記多ビット回路変換テーブル格納手段に格納された多ビット回路変換テーブルと、より、同一機能の複数の論理回路を1つの多ビット回路に変換統合する多ビット回路統合手段と、該多ビット回路統合手段より生成された最適化回路を格納する最適化回路格納手段と、を含むことを特徴とする多ビット回路合成方式

請求項2

ハードウェア記述から論理回路を合成する論理合成方式において、論理合成された回路接続情報中に互いに同一機能の複数の論理回路が並列に接続されている場合に、これらの論理回路を予め所定の記憶領域に格納されている多ビット回路の中から前記複数の論理回路と同一の機能を一つの回路素子で行う多ビット回路を参照して、前記複数の論理回路のそれぞれについて入力と出力、及び前記多ビット回路の入力と出力との対応付けを行い、前記論理合成された回路接続情報における前記複数の論理回路を前記一の多ビット回路で置き換えてなる回路を最適化回路として出力することを特徴とする多ビット回路合成方式。

技術分野

0001

本発明は論理回路装置の設計においてハードウェア記述から所望の論理回路自動合成する論理合成方式に関し、特に多ビット回路合成方式に関する。

背景技術

0002

従来、この種の論理合成方式においては、機能記述からの論理合成段階にて、同一機能の複数の論理回路を等価な1つの多ビット回路として合成する機能が実装されていないため、自動合成された回路全体面積を小さくすることができなかった。なお、多ビットを一つの束シンボルで置き換える方式として、例えば特開平2−281783号公報には、基本論理回路接続情報内に多ビットをまとめた機能記述に対応する基本シンボルが存在する場合にまとめて一つの束シンボルに置き換えることにより、論理合成後論理接続情報解析を容易とするようにした論理回路図発生方式が提案されている。

発明が解決しようとする課題

0003

このように、従来の論理合成方式は、同一機能の複数の論理回路を1つの多ビット回路として認識しないために、面積の小さい多ビット回路を合成できず回路全体の面積を小さくできない、という問題点を有する。また、上記特開平2−281783号公報には、レイアウト段階で、多ビットをまとめた機能記述に対応するシンボルにより一つの束シンボルで置き換える方式が提案されており、論理合成段階で同一機能の複数の論理回路を一つ多ビット回路として合成するための方法は全く開示されていない。

0004

従って、本発明は、上記問題点に鑑みて為されたものであって、同一機能の複数の論理回路を1つの多ビット回路として認識することによって、面積の小さい多ビット回路を合成し、回路全体の面積の縮減を可能とする論理合成方式を提供することを目的とする。

課題を解決するための手段

0005

前記目的を達成するため、本発明は、ハードウェア記述を格納するハードウェア記述格納手段と、該ハードウェア記述格納手段に格納されたハードウェア記述から論理回路を生成する論理合成手段と、該論理合成手段より生成された論理回路を格納する回路格納手段と、多ビット回路を格納する多ビット回路格納手段と、前記回路格納手段に格納された論理回路と前記多ビット回路格納手段に格納された多ビット回路より、同一機能の複数の論理回路と1つの多ビット回路との対応関係を示したテーブルを抽出する多ビット回路変換テーブル抽出手段と、該多ビット回路変換テーブル抽出手段より抽出された多ビット回路変換テーブルを格納する多ビット回路変換テーブル格納手段と、前記回路格納手段に格納された論理回路と多ビット回路格納手段に格納された多ビット回路と前記多ビット回路変換テーブル格納手段に格納された多ビット回路変換テーブルにより、同一機能の複数の論理回路を1つの多ビット回路に変換統合する多ビット回路統合手段と、該多ビット回路統合手段より生成された最適化回路を格納する最適化回路格納手段を含むことを特徴とする多ビット回路合成手段を提供する。

0006

本発明によれば、ハードウェア記述から論理合成された回路接続情報中に同一機能の複数の論理回路が並列に接続されている場合に、前記複数の論理回路と同一の機能を一の回路素子で行う多ビット回路を参照して、前記複数の論理回路のそれぞれについて入力と出力、及び前記多ビット回路の入力と出力との対応付けを行い、前記複数の論理回路を前記一の多ビット回路で置き換えてなる最適化したた回路を出力し、面積の小さい多ビット回路を合成することにより、回路全体の面積を縮減するものである。

発明を実施するための最良の形態

0007

本発明の実施の形態を図面を参照して以下に説明する。

0008

以下では、4個のフリップフロップ回路を一つの4ビット入力フリップ・フロップ回路に変換する例について説明する。

0009

図1は、本発明の一実施形態の構成を示すブロック図である。

0010

図1を参照して、ハードウェア記述格納手段1は論理回路の設計仕様を例えば所定の言語仕様に基づいて記述したハードウェア記述を格納する。論理合成手段2は、ハードウェア記述格納手段1に格納されたハードウェア記述から論理回路を生成する。回路格納手段3は、論理合成手段2より生成された論理回路を格納する。

0011

そして、多ビット回路格納手段4には、所定の多ビット回路が予め格納されている。多ビット回路変換テーブル抽出手段5は回路格納手段3に格納された論理回路と多ビット回路格納手段4に格納された多ビット回路とを参照して、同一機能の複数の論理回路と1つの多ビット回路との対応関係を示したテーブルを抽出する。

0012

多ビット回路変換テーブル格納手段6は、多ビット回路変換テーブル抽出手段5より抽出された多ビット回路変換テーブルを格納する。

0013

多ビット回路統合手段7は、回路格納手段3に格納された論理回路と、多ビット回路格納手段4に格納された多ビット回路と、多ビット回路変換テーブル格納手段6に格納された多ビット回路変換テーブルと、より、同一機能の複数の論理回路を1つの多ビット回路に変換統合する。

0014

最適化回路格納手段8は、多ビット回路統合手段7より生成された最適化回路を格納する。

0015

図2は、ハードウェア記述格納手段1に格納されるハードウェア記述の一例を示している。図2は、VHDL言語仕様に基づき機能レベルでのハードウェア記述の一例が示されており、入力C,A(4ビット)、及び出力AQ(4ビット)に対して、信号Cの立上りエッジ(C'event and C='1')で出力AQに入力信号Aが出力される(AQ<=A)という機能を有する回路が記述されている。

0016

図3は、図2のハードウェア記述から論理合成手段2により合成され、回路格納手段3に格納された論理回路の回路図を示している。

0017

図3を参照して、図2に示したハードウェア記述から論理合成手段2により、4つのフリップ・フロップが合成される。図3において、A(3:0)、Cは外部入力端子を、AQ(3:0)は外部出力端子を表し、AR(3)、AR(2)、AR(1)、AR(0)は論理回路素子素子名を表している。

0018

また、A(3)、A(2)、A(1)、A(0)は素子の入力データ信号名を、Cは素子のクロック信号名を、AQ(3)、AQ(2)、AQ(1)、AQ(0)は素子の出力データ信号名を表している。

0019

図4は、多ビット回路格納手段4に格納される多ビット回路の一例を示している。

0020

図4を参照して、この多ビット回路は、図3に示した4つのフリップ・フロップと同一機能の4ビットフリップ・フロップである。図4において、D0、D1、D2、D3は入力データ端子名を、Cはクロック端子名を、Q0、Q1、Q2、Q3は出力データ端子名を表している。

0021

図5は、多ビット回路変換テーブル抽出手段5により抽出され、多ビット回路変換テーブル格納手段6に格納される、多ビット回路変換テーブルの結果を示す図である。図5に示すように、多ビット回路変換テーブルには、個々の素子毎に、素子名、入力及び出力信号名と、対応する多ビット回路の端子名及び多ビット回路の素子名の対応の一覧が格納される。図3に示した4つのフリップ・フロップ(AR(0)からAR(3))の信号名と図4の4ビットフリップ・フロップの端子名とが対応付けされ、4ビットフリップ・フロップの素子名AR4が付加される。

0022

図6は、多ビット回路統合手段7より最適化回路格納手段8に格納された最適化回路を示している。多ビット回路統合手段7は、回路格納手段3と、多ビット回路変換テーブル格納手段6、及び多ビット回路格納手段4を参照して、元の回路格納手段3において、複数のフリップ・フロップを一つの4ビットフリップ・フロップ回路で置き換え、新たな素子名及び信号名の接続関係に変換統合して最適化した回路を最適化回路格納手段8に出力する。図6に示すように、最適化回路は、外部入力端子A(3:0)、C、外部出力端子AQ(3:0)間に4ビッチ入力4ビット出力フリップフロップAR4からなる回路61を含む。

0023

なお、上記実施形態では理解を容易とするため、複数のフリップ・フロップを一つの多ビットフリップ・フロップで置き換える例を説明したが、本発明は上記実施形態にのみ限定されるものでなく、本発明の原理に準ずる各種形態を含むことは勿論である。

発明の効果

0024

以上説明したように本発明によれば、同一機能の複数の論理回路を1つの多ビット回路として認識することによって、面積の小さい多ビット回路を合成し回路全体の面積を縮減することができる、という効果を有する。

図面の簡単な説明

0025

図1本発明の一実施形態の構成を示すブロック図である。
図2本発明の一実施形態を説明するための図であり、ハードウェアの記述格納手段に格納されるハードウェア記述の一例を示す図である。
図3本発明の一実施形態を説明するための図であり、論理合成手段より合成され回路格納手段に格納される論理回路の結果を示す図である。
図4本発明の一実施形態を説明するための図であり、多ビット回路格納手段に格納された多ビット回路の一例を示す図である。
図5本発明の一実施形態を説明するための図であり、多ビット回路変換テーブル抽出手段より抽出された多ビット回路変換テーブル格納手段に格納される多ビット回路変換テーブルの結果を示す図である。
図6本発明の一実施形態を説明するための図であり、多ビット回路統合手段より最適化回路格納手段に格納された最適化回路を示している。

--

0026

1ハードウェア記述格納手段
2論理合成手段
3回路格納手段
4 多ビット回路格納手段
5 多ビット回路変換テーブル抽出手段
6 多ビット回路変換テーブル格納手段
7 多ビット回路統合手段
8最適化回路格納手段
F/F論理回路名(フリップ・フロップ)
A(3:0)、C外部入力端子
AQ(3:0)外部出力端子
AR(3)、AR(2)、AR(1)、AR(0)論理回路素子の素子名
A(3)、A(2)、A(1)、A(0)入力データ信号名
Cクロック信号名
AQ(3)、AQ(2)、AQ(1)、AQ(0)出力データ信号名
D0、D1、D2、D3入力データ端子名
Cクロック端子名
Q0、Q1、Q2、Q3出力データ端子名

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