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技術 半導体装置

出願人 株式会社ケンウッドサンケン電気株式会社
発明者 大熊龍彦宮本朗佐藤八郎
出願日 1996年8月30日 (24年4ヶ月経過) 出願番号 1996-248545
公開日 1997年5月16日 (23年7ヶ月経過) 公開番号 1997-130155
状態 特許登録済
技術分野 温度補償、電源電圧補償、歪補償、帰還 増幅器1 増幅器一般
主要キーワード 引き回し長 増大要因 高域ゲイン トランジスタ式 PN接合型ダイオード SEPP回路 一番内側 半固定抵抗
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(1997年5月16日)のものです。
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図面 (16)

課題

NPNとPNPのパワートランジスタバイアス回路とともにSEPP接続する場合の製造の手間を軽減でき、また、良好な温度補償を行える半導体装置を提供する。

解決手段

第1の半導体装置20にNPN型パワートランジスタ21と同一半導体基板上にバイアス用の普通のダイオード22を形成し、第2の半導体装置30のPNP型パワートランジスタ31と同一基板上には、1または複数のショットキーバリア型のダイオード321 〜32n を形成する。NPN型とPNPのパワートランジスタのベースエミッタ間順方向電圧降下の合計をEとして、ダイオード22の順方向電圧降下V1 はEより小さく、かつ、約E/2と異なる任意の一定値とし、ショットキーバリアダイオード全体の順方向降下電圧V2 を約(E−V1 )の所定値となるようにした。

概要

背景

パワーアンプ出力段最終段)などでは相補トランジスタ対をなすNPN型パワートランジスタPNP型パワートランジスタをSEPP(シングルエンデッドプッシュプル)接続し、大きな出力を得ている。SEPP回路では、両パワートランジスタのベースエミッタ間順方向電圧降下の総和とほぼ同じバイアス電圧を2つのベース間に印加するバイアス回路を設け、両パワートランジスタに所定のアイドリング電流(例えば、最大出力数十WのB級アンプの場合、数十mA程度)を流して出力波形クロスオーバ歪が生じるのを回避している。

パワートランジスタのベース−エミッタ間順方向電圧降下VBEは、−2〜−2.5mV/°C程度の負の温度係数を持っており、バイアス電圧Vbiasを一定のままにすると、パワートランジスタの発熱による温度上昇動作点が変化し、アイドリング電流が増大して発熱が増し、更に温度が上昇するという悪循環熱暴走)で両パワートランジスタが破壊してしまう。これを防ぐために、従来、バイアス回路は図13に示す如く、直列接続したn個のダイオードD1 〜Dn とバイアス電圧(アイドリング電流)調整用半固定抵抗VR1 で構成したダイオード式のバイアス回路1とするか、または図14の如きバイアス用トランジスタ2、固定抵抗R11、半固定抵抗VR2 、固定抵抗R12で構成したトランジスタ式のバイアス回路3とし、ダイオードD1 〜Dn 、バイアス用トランジスタ2をNPN型パワートランジスタ4、PNP型パワートランジスタ5と熱結合させて、アイドリング電流の温度補償を行うようにしている。ダイオードD1 〜Dn の各順方向電圧降下VF1〜VFnも−2〜−2.5mV/°C程度の負の温度係数を持っており、温度が上昇するとバイアス電圧Vbiasが低下するので、アイドリング電流を一定化させることができる。また、バイアス用トランジスタ2のベース−エミッタ間順方向電圧降下VBEも−2〜−2.5(mV/°C)程度の負の温度係数を持っており、温度が上昇するとバイアス電圧が低下するので、アイドリング電流を一定化させることができる。図13、図14中の符号6,7はエミッタ抵抗である。また、抵抗R5、トランジスタTr5、抵抗R6,トランジスタTr6はドライバ段10の最終段であり、発振防止用の抵抗R7、R8を介してバイアス回路1,3と接続されている。

ところで、NPN型パワートランジスタとPNP型パワートランジスタは従来から単品半導体装置として市販されており、パワーアンプ最終段としてSEPP接続する場合、互いに同じ所望の電気的特性を持つものを選んで放熱器ヒートシンク)に固定する。一方、バイアス回路を構成するダイオードやトランジスタも単品の半導体装置として各種特性のものが市販されており、SEPP回路のバイアス回路に適した特性を持つものを選択して、パワートランジスタと同じ放熱器に固定し、熱結合する。図15は図14のトランジスタ式のバイアス回路3を用いたパワーアンプのドライブ段及び最終段の実装配線図の一例である。8は放熱器、9はプリント基板、4と5は放熱器8に固定されるとともに、ベース端子(B) ,(B´)、コレクタ端子(C) ,(C´)、エミッタ端子(E) ,(E´)がプリント基板9に接続されたNPN型パワートランジスタとPNP型パワートランジスタであり、各々、ダーリントン接続トランジスタで構成されている。6と7はエミッタ抵抗、2は放熱器8に固定されるとともにベース端子(B) 、コレクタ端子(C) 、エミッタ端子(E)がプリント基板9に接続されたバイアス用トランジスタであり、固定抵抗R11、半固定抵抗VR2 、固定抵抗R12とともにバイアス回路を構成する。

概要

NPNとPNPのパワートランジスタをバイアス回路とともにSEPP接続する場合の製造の手間を軽減でき、また、良好な温度補償を行える半導体装置を提供する。

第1の半導体装置20にNPN型パワートランジスタ21と同一半導体基板上にバイアス用の普通のダイオード22を形成し、第2の半導体装置30のPNP型パワートランジスタ31と同一基板上には、1または複数のショットキーバリア型のダイオード321 〜32n を形成する。NPN型とPNPのパワートランジスタのベース−エミッタ間順方向電圧降下の合計をEとして、ダイオード22の順方向電圧降下V1 はEより小さく、かつ、約E/2と異なる任意の一定値とし、ショットキーバリアダイオード全体の順方向降下電圧V2 を約(E−V1 )の所定値となるようにした。

目的

本発明は上記した従来技術の問題に鑑み、NPN型パワートランジスタとPNP型パワートランジスタを温度補償兼用のバイアス回路とともにSEPP接続する場合の製造の手間を軽減でき、また、良好な温度補償を行える半導体装置を提供することを、その目的とする。また、SEPP接続する場合に広い実装面積を要せず、出力歪が生じにくい半導体装置を提供することを、その目的とする。

効果

実績

技術文献被引用数
2件
牽制数
4件

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請求項1

半導体基板上にNPN型パワートランジスタが形成された第1の半導体装置と、半導体基板上に第1の半導体装置のNPN型パワートランジスタと相補トランジスタ対を成すPNP型パワートランジスタが形成された第2の半導体装置とによりSEPP接続が可能とした半導体装置であって、第1の半導体装置にはNPN型パワートランジスタと同一半導体基板上にバイアス回路用の1又は直列接続された複数のダイオードを形成し、該ダイオードのアノード側端部をNPN型パワートランジスタのベースと接続するとともにカソード側端部をバイアス端子と接続し、第2の半導体装置にはPNP型パワートランジスタと同一半導体基板上にバイアス回路用の1又は直列接続された複数のダイオードを形成し、該ダイオードのカソード側端部をPNP型パワートランジスタのベースと接続するとともにアノード側端部をバイアス端子と接続した半導体装置において、第1の半導体装置のNPN型パワートランジスタと第2の半導体装置のPNP型パワートランジスタのベース−エミッタ間順方向電圧降下の合計をEとして、第1,第2の半導体装置の内、一方はバイアス回路用のダイオード全体の順方向電圧降下V1 をEより小さく、かつ、約E/2以外の任意の一定値とし、第1,第2の半導体装置の内、他方はバイアス回路用のダイオードをショットキーバリアダイオードで形成し、かつ、ダイオード全体の順方向降下電圧V2 を約(E−V1 )の所定値となるようにしたこと、を特徴とする半導体装置。

請求項2

第1の半導体装置または第2の半導体装置に、バイアス回路用のダイオードと直列接続したバイアス電圧調整用抵抗を設けたこと、を特徴とする請求項1記載の半導体装置。

請求項3

第1の半導体装置はNPN型パワートランジスタのベース側、コレクタ側、エミッタ側とそれぞれ接続されたベース端子コレクタ端子エミッタ端子を含み、第2の半導体装置はPNP型パワートランジスタのベース側、コレクタ側、エミッタ側とそれぞれ接続されたベース端子、コレクタ端子、エミッタ端子を含み、第1の半導体装置と第2の半導体装置を並べた場合に、互いのエミッタ端子が隣合う最も内側の位置となり、互いのコレクタ端子が次に内側の位置となるように各端子を配置したこと、を特徴とする請求項1または2記載の半導体装置。

請求項4

第1の半導体装置のNPN型パワートランジスタのエミッタとエミッタ端子との間にエミッタ抵抗介装し、第2の半導体装置のPNP型パワートランジスタのエミッタとエミッタ端子との間にエミッタ抵抗を介装したこと、を特徴とする請求項3記載の半導体装置。

請求項5

第1の半導体装置にNPN型パワートランジスタのエミッタと接続されたエミッタ抵抗を設け、該エミッタ抵抗の他端を第2のエミッタ端子と接続し、第2の半導体装置にPNP型パワートランジスタのエミッタと接続されたエミッタ抵抗を設け、該エミッタ抵抗の他端を第2のエミッタ端子と接続し、第1の半導体装置と第2の半導体装置を並べた場合に、互いの第2のエミッタ端子が、エミッタ端子より更に内側の位置となるように配置したこと、を特徴とする請求項1記載の半導体装置。

請求項6

第1の半導体装置のバイアス回路用のダイオードのアノード側端部をベース端子と接続するとともに、アノード側端部とNPN型パワートランジスタのベースとの間にベース抵抗を介装し、第2の半導体装置のバイアス回路用のダイオードのカソード側端部をベース端子と接続するとともに、カソード側端部とPNP型パワートランジスタのベースとの間にベース抵抗を介装したこと、を特徴とする請求項1または2記載の半導体装置。

請求項7

第1の半導体装置はNPN型パワートランジスタのコレクタ側、エミッタ側とそれぞれ接続されたコレクタ端子、エミッタ端子を含み、第2の半導体装置はPNP型パワートランジスタのコレクタ側、エミッタ側とそれぞれ接続されたコレクタ端子、エミッタ端子を含み、第1の半導体装置と第2の半導体装置を並べた場合に、互いのエミッタ端子が隣合う最も内側の位置となり、互いのコレクタ端子が次に内側の位置となるように各端子を配置したこと、を特徴とする請求項6記載の半導体装置。

請求項8

第1の半導体装置のNPN型パワートランジスタのエミッタとエミッタ端子との間にエミッタ抵抗を介装し、第2の半導体装置のPNP型パワートランジスタのエミッタとエミッタ端子との間にエミッタ抵抗を介装したこと、を特徴とする請求項7記載の半導体装置。

請求項9

第1の半導体装置にNPN型パワートランジスタのエミッタと接続されたエミッタ抵抗を設け、該エミッタ抵抗の他端を第2のエミッタ端子と接続し、第2の半導体装置にPNP型パワートランジスタのエミッタと接続されたエミッタ抵抗を設け、該エミッタ抵抗の他端を第2のエミッタ端子と接続し、第1の半導体装置と第2の半導体装置を並べた場合に、互いの第2のエミッタ端子が、エミッタ端子より更に内側の位置となるように配置したこと、を特徴とする請求項7記載の半導体装置。

請求項10

第1の半導体装置のNPN型パワートランジスタをダーリントン接続したn段のNPN形トランジスタで構成し、各NPN型トランジスタのエミッタを、各々、個別に設けたエミッタ抵抗を介してエミッタ端子と接続し、第2の半導体装置のPNP型パワートランジスタをダーリントン接続したn段のPNP型トランジスタで構成し、各PNP型トランジスタのエミッタを、各々、個別に設けたエミッタ抵抗を介してエミッタ端子と接続したこと、を特徴とする請求項1または2記載の半導体装置。

請求項11

第1の半導体装置はNPN型パワートランジスタのベース側、コレクタ側とそれぞれ接続されたベース端子、コレクタ端子を含み、第2の半導体装置はPNP型パワートランジスタのベース側、コレクタ側側とそれぞれ接続されたベース端子、コレクタ端子を含み、第1の半導体装置と第2の半導体装置を並べた場合に、互いのエミッタ端子が隣合う最も内側の位置となり、互いのコレクタ端子が次に内側の位置となるように各端子を配置したこと、を特徴とする請求項10記載の半導体装置。

請求項12

第1の半導体装置のNPN型パワートランジスタをダーリントン接続したn段のNPN形トランジスタで構成し、この内、最終段のNPN型トランジスタのエミッタを第1のエミッタ端子と接続するとともに、2段目以降の各NPN型トランジスタのベースを、各々、個別に設けたエミッタ抵抗を介して第2のエミッタ端子と接続し、第2の半導体装置のPNP型パワートランジスタをダーリントン接続したn段のPNP型トランジスタで構成し、この内、最終段のPNP型トランジスタのエミッタを第1のエミッタ端子と接続するとともに、2段目以降の各PNP型トランジスタのベースを、各々、個別に設けたエミッタ抵抗を介して第2のエミッタ端子と接続したこと、を特徴とする請求項1または2記載の半導体装置。

請求項13

第1の半導体装置はNPN型パワートランジスタのベース側、コレクタ側とそれぞれ接続されたベース端子、コレクタ端子を含み、第2の半導体装置はPNP型パワートランジスタのベース側、コレクタ側とそれぞれ接続されたベース端子、コレクタ端子を含み、第1の半導体装置と第2の半導体装置を並べた場合に、互いの第2のエミッタ端子が隣合う最も内側の位置となり、互いの第1のエミッタ端子が次に内側の一となり、互いのコレクタ端子が更に次に内側の位置となるように各端子を配置したこと、を特徴とする請求項12記載の半導体装置。

請求項14

半導体基板上にNPN型パワートランジスタが形成された第1の半導体装置と、半導体基板上に第1の半導体装置のNPN型パワートランジスタと相補トランジスタ対を成すPNP型パワートランジスタが形成された第2の半導体装置とによりSEPP接続が可能とした半導体装置において、第1の半導体装置または第2の半導体装置に、NPN型パワートランジスタまたはPNP型パワートランジスタと同一の半導体基板上にSEPP接続時のバイアス回路用のトランジスタを設け、該トランジスタのコレクタとエミッタを、NPN型パワートランジスタまたはPNP型パワートランジスタのベースとバイアス端子の間に接続し、NPN型パワートランジスタまたはPNP型パワートランジスタのベースとの接続点はベース端子と接続したこと、を特徴とする半導体装置。

請求項15

バイアス回路用のトランジスタを形成した第1の半導体装置または第2の半導体装置に、抵抗分圧回路を設け、該抵抗分圧回路の両端をバイアス回路用のトランジスタのコレクタ−エミッタ間に並列接続し、分圧点をバイアス回路用のトランジスタのベースと接続したこと、を特徴とする請求項14記載の半導体装置。

請求項16

第1の半導体装置はNPN型パワートランジスタのコレクタ側、エミッタ側とそれぞれ接続されたコレクタ端子、エミッタ端子を含み、第2の半導体装置はPNP型パワートランジスタのコレクタ側、エミッタ側とそれぞれ接続されたコレクタ端子、エミッタ端子を含み、第1の半導体装置と第2の半導体装置を並べた場合に、互いのエミッタ端子が隣合う最も内側の位置となり、互いのコレクタ端子が次に内側の位置となるように各端子を配置したこと、を特徴とする請求項14または15記載の半導体装置。

請求項17

第1の半導体装置のNPN型パワートランジスタのエミッタとエミッタ端子との間にエミッタ抵抗を介装し、第2の半導体装置にPNP型パワートランジスタのエミッタとエミッタ端子との間にエミッタ抵抗を介装したこと、を特徴とする請求項16記載の半導体装置。

請求項18

第1の半導体装置にNPN型パワートランジスタのエミッタと接続されたエミッタ抵抗を設け、該エミッタ抵抗の他端を第1の半導体装置に設けた第2のエミッタ端子と接続し、第2の半導体装置にPNP型パワートランジスタのエミッタと接続されたエミッタ抵抗を設け、該エミッタ抵抗の他端を第2の半導体装置に設けた第2のエミッタ端子と接続し、第1の半導体装置と第2の半導体装置を並べた場合に、互いの第2のエミッタ端子が、エミッタ端子より更に内側の位置となるように配置したこと、を特徴とする請求項16記載の半導体装置。

請求項19

第1の半導体装置と第2の半導体装置の内、バイアス回路用のトランジスタが内蔵された装置は、該トランジスタのエミッタまたはコレクタの内、ベース端子と接続された方とNPN型パワートランジスタまたはPNP型パワートランジスタのベースとの間にベース抵抗を介装し、第1の半導体装置と第2の半導体装置の内、バイアス回路用のトランジスタが内蔵されていない装置は、NPN型パワートランジスタまたはPNP型パワートランジスタのベースとベース端子との間にベース抵抗を介装したこと、を特徴とする請求項14または15記載の半導体装置。

請求項20

第1の半導体装置と第2の半導体装置の内、バイアス回路用のトランジスタが内蔵された装置は、NPN型パワートランジスタまたはPNP型パワートランジスタのコレクタ側、エミッタ側をそれぞれコレクタ端子、エミッタ端子と接続し、第1の半導体装置と第2の半導体装置の内、バイアス回路用のトランジスタが内蔵されていない装置は、NPN型パワートランジスタまたはPNP型パワートランジスタのコレクタ側、エミッタ側をそれぞれコレクタ端子、エミッタ端子と接続し、第1の半導体装置と第2の半導体装置を並べた場合に、互いのエミッタ端子が隣合う最も内側の位置となり、互いのコレクタ端子が次に内側の位置となるように各端子を配置したこと、を特徴とする請求項19記載の半導体装置。

請求項21

第1の半導体装置のNPN型パワートランジスタのエミッタとエミッタ端子との間にエミッタ抵抗を介装し、第2の半導体装置のPNP型パワートランジスタのエミッタとエミッタ端子との間にエミッタ抵抗を介装したこと、を特徴とする請求項20記載の半導体装置。

請求項22

第1の半導体装置にNPN型パワートランジスタのエミッタと接続されたエミッタ抵抗を設け、該エミッタ抵抗の他端を第2のエミッタ端子と接続し、第2の半導体装置にPNP型パワートランジスタのエミッタと接続されたエミッタ抵抗を設け、該エミッタ抵抗の他端を第2のエミッタ端子と接続し、第1の半導体装置と第2の半導体装置を並べた場合に、互いの第2のエミッタ端子が、エミッタ端子より更に内側の位置となるように配置したこと、を特徴とする請求項20記載の半導体装置。

請求項23

第1の半導体装置のNPN型パワートランジスタをダーリントン接続したn段のNPN形トランジスタで構成し、各NPN型トランジスタのエミッタを、各々、個別に設けたエミッタ抵抗を介してエミッタ端子と接続し、第2の半導体装置のPNP型パワートランジスタをダーリントン接続したn段のPNP型トランジスタで構成し、各PNP型トランジスタのエミッタを、各々、個別に設けたエミッタ抵抗を介してエミッタ端子と接続したこと、を特徴とする請求項14または15記載の半導体装置。

請求項24

第1の半導体装置はNPN型パワートランジスタのベース側、コレクタ側とそれぞれ接続されたベース端子、コレクタ端子を含み、第2の半導体装置はPNP型パワートランジスタのベース側、コレクタ側側とそれぞれ接続されたベース端子、コレクタ端子を含み、第1の半導体装置と第2の半導体装置を並べた場合に、互いのエミッタ端子が隣合う最も内側の位置となり、互いのコレクタ端子が次に内側の位置となるように各端子を配置したこと、を特徴とする請求項23記載の半導体装置。

請求項25

第1の半導体装置のNPN型パワートランジスタをダーリントン接続したn段のNPN形トランジスタで構成し、この内、最終段のNPN型トランジスタのエミッタを第1のエミッタ端子と接続するとともに、2段目以降の各NPN型トランジスタのベースを、各々、個別に設けたエミッタ抵抗を介して第2のエミッタ端子と接続し、第2の半導体装置のPNP型パワートランジスタをダーリントン接続したn段のPNP型トランジスタで構成し、この内、最終段のPNP型トランジスタのエミッタを第1のエミッタ端子と接続するとともに、2段目以降の各PNP型トランジスタのベースを、各々、個別に設けたエミッタ抵抗を介して第2のエミッタ端子と接続したこと、を特徴とする請求項14または15記載の半導体装置。

請求項26

第1の半導体装置はNPN型パワートランジスタのベース側、コレクタ側とそれぞれ接続されたベース端子、コレクタ端子を含み、第2の半導体装置はPNP型パワートランジスタのベース側、コレクタ側とそれぞれ接続されたベース端子、コレクタ端子を含み、第1の半導体装置と第2の半導体装置を並べた場合に、互いの第2のエミッタ端子が隣合う最も内側の位置となり、互いの第1のエミッタ端子が次に内側の一となり、互いのコレクタ端子が更に次に内側の位置となるように各端子を配置したこと、を特徴とする請求項25記載の半導体装置。

技術分野

0001

本発明は半導体装置係り、とくに半導体基板上にNPN型パワートランジスタが形成された第1の半導体装置と、半導体基板上に第1の半導体装置のNPN型パワートランジスタと相補トランジスタ対をなすPNP型パワートランジスタが形成された第2の半導体装置とによりSEPP接続が可能な半導体装置に関する。

背景技術

0002

パワーアンプ出力段最終段)などでは相補トランジスタ対をなすNPN型パワートランジスタとPNP型パワートランジスタをSEPP(シングルエンデッドプッシュプル)接続し、大きな出力を得ている。SEPP回路では、両パワートランジスタのベースエミッタ間順方向電圧降下の総和とほぼ同じバイアス電圧を2つのベース間に印加するバイアス回路を設け、両パワートランジスタに所定のアイドリング電流(例えば、最大出力数十WのB級アンプの場合、数十mA程度)を流して出力波形クロスオーバ歪が生じるのを回避している。

0003

パワートランジスタのベース−エミッタ間順方向電圧降下VBEは、−2〜−2.5mV/°C程度の負の温度係数を持っており、バイアス電圧Vbiasを一定のままにすると、パワートランジスタの発熱による温度上昇動作点が変化し、アイドリング電流が増大して発熱が増し、更に温度が上昇するという悪循環熱暴走)で両パワートランジスタが破壊してしまう。これを防ぐために、従来、バイアス回路は図13に示す如く、直列接続したn個のダイオードD1 〜Dn とバイアス電圧(アイドリング電流)調整用半固定抵抗VR1 で構成したダイオード式のバイアス回路1とするか、または図14の如きバイアス用トランジスタ2、固定抵抗R11、半固定抵抗VR2 、固定抵抗R12で構成したトランジスタ式のバイアス回路3とし、ダイオードD1 〜Dn 、バイアス用トランジスタ2をNPN型パワートランジスタ4、PNP型パワートランジスタ5と熱結合させて、アイドリング電流の温度補償を行うようにしている。ダイオードD1 〜Dn の各順方向電圧降下VF1〜VFnも−2〜−2.5mV/°C程度の負の温度係数を持っており、温度が上昇するとバイアス電圧Vbiasが低下するので、アイドリング電流を一定化させることができる。また、バイアス用トランジスタ2のベース−エミッタ間順方向電圧降下VBEも−2〜−2.5(mV/°C)程度の負の温度係数を持っており、温度が上昇するとバイアス電圧が低下するので、アイドリング電流を一定化させることができる。図13図14中の符号6,7はエミッタ抵抗である。また、抵抗R5、トランジスタTr5、抵抗R6,トランジスタTr6はドライバ段10の最終段であり、発振防止用の抵抗R7、R8を介してバイアス回路1,3と接続されている。

0004

ところで、NPN型パワートランジスタとPNP型パワートランジスタは従来から単品の半導体装置として市販されており、パワーアンプ最終段としてSEPP接続する場合、互いに同じ所望の電気的特性を持つものを選んで放熱器ヒートシンク)に固定する。一方、バイアス回路を構成するダイオードやトランジスタも単品の半導体装置として各種特性のものが市販されており、SEPP回路のバイアス回路に適した特性を持つものを選択して、パワートランジスタと同じ放熱器に固定し、熱結合する。図15図14のトランジスタ式のバイアス回路3を用いたパワーアンプのドライブ段及び最終段の実装配線図の一例である。8は放熱器、9はプリント基板、4と5は放熱器8に固定されるとともに、ベース端子(B) ,(B´)、コレクタ端子(C) ,(C´)、エミッタ端子(E) ,(E´)がプリント基板9に接続されたNPN型パワートランジスタとPNP型パワートランジスタであり、各々、ダーリントン接続トランジスタで構成されている。6と7はエミッタ抵抗、2は放熱器8に固定されるとともにベース端子(B) 、コレクタ端子(C) 、エミッタ端子(E)がプリント基板9に接続されたバイアス用トランジスタであり、固定抵抗R11、半固定抵抗VR2 、固定抵抗R12とともにバイアス回路を構成する。

発明が解決しようとする課題

0005

図15から明らかなように、バイアス用トランジスタ2がNPN型パワートランジスタ4,PNP型パワートランジスタ5と別体であるため、放熱器8には2つのパワートランジスタに加えてバイアス用トランジスタ2も固定しなければならず、製造に手間が掛かり、コスト高要因となっていた。また、バイアス用トランジスタ2は2つのNPN型,PNP型パワートランジスタ4,5のベース−エミッタ接合部から物理的にかなり離れているため、NPN型,PNP型パワートランジスタ4,5の温度上昇がバイアス用トランジスタ2に伝わるまでにタイムラグが生じ、また、バイアス用トランジスタ2がNPN型,PNP型パワートランジスタ4,5と同じ温度まで上昇しにくいことから、アイドリング電流に対する良好な温度補償が難しく、熱暴走防止の信頼性が低かった。更に、NPN型パワートランジスタ4とPNP型パワートランジスタ5の間にバイアス用トランジスタ2を配置し、プリント基板9の上で接続することから、コレクタ端子(C) ,(C´) 、エミッタ端子(E) ,(E´) 間のプリント配線の引き回しが長くなって、広い実装面積を必要とするとともに、プリント配線のインダクタンス分により大きな電磁波放射が起き、出力の歪が大きくなる欠点もあった。これらの欠点はダイオード式のバイアス回路を用いた場合でも同様である。

0006

近年、同一半導体基板上に、NPN型若しくはPNP型パワートランジスタと温度補償兼用バイアス回路用のダイオードを一体的に形成、集積することで熱結合を理想化した半導体装置が幾つか提案されており(特開昭53−29082号公報、特開昭63−169764号公報、特開昭63−190381号公報など)、かかる半導体装置をSEPP回路に利用することで、上記欠点を解消する可能性が有る。NPN型パワートランジスタに対しできるだけ安価にダイオードを集積するには、パワートランジスタと同一の半導体基板にPN接合型ダイオードを形成することになるが、構造を簡単にすると、寄生トランジスタの発生が避けられない。この場合、寄生トランジスタのベース−エミッタ間接合を利用してダイオードを実現することが考えられるが、寄生トランジスタの電流増幅率hfeを1/10以下と小さくする必要があり、このときダイオードの順方向電圧降下は1V程度となってしまい、パワートランジスタのベース−エミッタ間順方向電圧降下VBE≒0.6V(パワートランジスタが2段のダーリントン接続の場合は2VBE≒1.2V、3段のダーリントン接続の場合は3VBE≒1.8V)と大きく食い違ってしまう。PNP型パワートランジスタについても同様に、同一の半導体基板上にPN接合型ダイオードを一体的に形成しようとすると、ダイオードの順方向電圧降下がパワートランジスタのベース−エミッタ間順方向電圧降下VBE≒0.6V(2段のダーリントン接続の場合は2VBE≒1.2V、3段のダーリントン接続の場合は3VBE≒1.8V)と大きく食い違ってしまう。このため、同一半導体基板上にNPN型パワートランジスタと温度補償兼用バイアス回路用のダイオードを集積した第1の半導体装置と、同一半導体基板上にPNP型パワートランジスタと温度補償兼用バイアス回路用のダイオードを集積した第2の半導体装置を組み合わせてもバイアス電圧が不適合となってしまうので、使用することができず、そもそもかかる半導体装置は半導体メーカでもその製造、販売をしていない。

0007

特開昭63−169764号公報の第3図に示された如く、互いに異なる半導体基板上にパワートランジスタとダイオードを形成すれば、ダイオードの順方向電圧降下をパワートランジスタのベース−エミッタ間順方向電圧降下と同じ約0.6Vとすることができるが、熱結合が不完全となり、また、製造コストが高くなってしまう不具合がある。このため、従来は、NPN型パワートランジスタ及びPNP型パワートランジスタとバイアス回路用のトランジスタ又はダイオードを別個調達して放熱器に取りつけるほかなく、上述したように、SEPP回路の製造に手間が掛かること、良好な温度補償が行い難いこと、広い実装面積を要し、大きな出力歪が生じることなどの問題が避けられなかった。

0008

本発明は上記した従来技術の問題に鑑み、NPN型パワートランジスタとPNP型パワートランジスタを温度補償兼用のバイアス回路とともにSEPP接続する場合の製造の手間を軽減でき、また、良好な温度補償を行える半導体装置を提供することを、その目的とする。また、SEPP接続する場合に広い実装面積を要せず、出力歪が生じにくい半導体装置を提供することを、その目的とする。

課題を解決するための手段

0009

請求項1記載の半導体装置では、半導体基板上にNPN型パワートランジスタが形成された第1の半導体装置と、半導体基板上に第1の半導体装置のNPN型パワートランジスタと相補トランジスタ対を成すPNP型パワートランジスタが形成された第2の半導体装置とによりSEPP接続が可能とした半導体装置であって、第1の半導体装置にはNPN型パワートランジスタと同一半導体基板上にバイアス回路用の1又は直列接続された複数のダイオードを形成し、該ダイオードのアノード側端部をNPN型パワートランジスタのベースと接続するとともにカソード側端部をバイアス端子と接続し、第2の半導体装置にはPNP型パワートランジスタと同一半導体基板上にバイアス回路用の1又は直列接続された複数のダイオードを形成し、該ダイオードのカソード側端部をPNP型パワートランジスタのベースと結合するとともにアノード側端部をバイアス端子と接続した半導体装置において、第1の半導体装置のNPN型パワートランジスタと第2の半導体装置のPNP型パワートランジスタのベース−エミッタ間順方向電圧降下の合計をEとして、第1,第2の半導体装置の内、一方はバイアス回路用のダイオード全体の順方向電圧降下V1 をEより小さく、かつ、約E/2以外の任意の一定値とし、第1,第2の半導体装置の内、他方はバイアス回路用のダイオードをショットキーバリアダイオードで形成し、かつ、ダイオード全体の順方向降下電圧V2 を約(E−V1 )の所定値となるようにしたことを特徴としている。

0010

これにより、相補トランジスタ対を成すNPN型パワートランジスタとPNP型パワートランジスタのベース−エミッタ間順方向電圧降下の合計をEとして、第1,第2の半導体装置の内、一方に形成したバイアス回路用のダイオード全体の順方向電圧降下V1 はEより小さく、かつ、約E/2以外の任意の一定値で良いことから、NPN型パワートランジスタまたはPNP型パワートランジスタと同一の半導体基板上にPN接合型など普通のダイオードを形成すれば良く、製造が容易であり安価で済む。また、第1,第2の半導体装置の内、他方のバイアス回路用のダイオードをショットキーバリアダイオードとしたことで、比較的、簡単な構成で、ダイオード1個当たりの順方向電圧降下を0.1〜0.5Vと細かく設定でき、ダイオード全体の順方向降下電圧V2 を約(E−V1 )の所定値に簡単に設定することができる。この結果、放熱器に第1,第2の半導体装置を取り付けるだけで適正なバイアス電圧を発生するバイアス回路用のダイオードの取り付けを自動的に完了させることができ、SEPP回路の組立の手間が簡略化する。この際、第1,第2の半導体装置の両方をショットキーバリアダイオードとはせず、片方だけとしたので、部品コストの上昇は少なくて済む。また、第1,第2の半導体装置内では、NPN型パワートランジスタまたはPNP型パワートランジスタと同一半導体基板上にダイオードを形成するので、理想的な熱結合を行わせることができ、良好な温度補償を行うことができる。更に、互いに相補関係に有る第1,第2の半導体装置の組み合わせを選択すれば、バイアス回路用のダイオードの選択は自動的にされるので、SEPP回路の設計が簡単となる。また、第1,第2の半導体装置を各々、従来のNPN型パワートランジスタ,PNP型パワートランジスタと同様に使用することもできる。

0011

請求項2記載の半導体装置では、請求項1記載の装置において、第1の半導体装置または第2の半導体装置に、バイアス回路用のダイオードと直列接続したバイアス電圧調整用の抵抗を設けたことを特徴としている。これにより、バイアス回路用のダイオードと直列にバイアス電圧調整用の抵抗を接続したので、第1の半導体装置と第2の半導体装置とでSEPP回路を構成したときのバイアス回路のバイアス電圧が最適値となるように、当該抵抗値を最適化しておけば、バイアス電圧の無調整化を実現することができ、SEPP回路組立後のバイアス回路の調整作業が不要となる。この点、従来の外付けのバイアス回路を用いる方式では、SEPP回路の組立後、温度を一定値まで上昇させ、NPN型パワートランジスタとPNP型パワートランジスタ及びバイアス回路用の素子が同じ温度になるまで待ったあと、アイドリング電流が所定の規定値となるようにバイアス電圧調整用抵抗の調整をしていたので、多大の労力と時間が掛かっており、製造コストの大きな増大要因となっていた。また、プリント基板上でのバイアス回路用の配線を減らせるため、実装面積が減り、SEPP接続に必要なエミッタ端子、コレクタ端子に関するプリント基板上でのプリントパターン引き回し長を短く抑えることができ、電磁放射を減らして出力歪の発生を抑制することができる。

0012

請求項3記載の半導体装置では、請求項1、2記載の装置において、第1の半導体装置はNPN型パワートランジスタのベース側、コレクタ側、エミッタ側とそれぞれ接続されたベース端子、コレクタ端子、エミッタ端子を含み、第2の半導体装置はPNP型パワートランジスタのベース側、コレクタ側、エミッタ側とそれぞれ接続されたベース端子、コレクタ端子、エミッタ端子を含み、第1の半導体装置と第2の半導体装置を並べた場合に、互いのエミッタ端子が隣合う最も内側の位置となり、互いのコレクタ端子が次に内側の位置となるように各端子を配置したことを特徴としている。これにより、第1の半導体装置と第2の半導体装置を並べた場合に、互いのエミッタ端子が隣合う最も内側の位置となり、互いのコレクタ端子が次に内側の位置となるように各端子を配置したことにより、SEPP接続に必要なエミッタ端子、コレクタ端子に関するプリント基板上でのプリントパターンの引き回し長を短く抑えることができ、電磁放射を減らして出力歪の発生を抑制することができる。

0013

請求項4記載の半導体装置では、請求項3記載の装置において、第1の半導体装置のNPN型パワートランジスタのエミッタとエミッタ端子との間にエミッタ抵抗を介装し、第2の半導体装置のPNP型パワートランジスタのエミッタとエミッタ端子との間にエミッタ抵抗を介装したことを特徴としている。第1の半導体装置のNPN型パワートランジスタと第2の半導体装置のPNP型パワートランジスタの各々にエミッタ抵抗を内蔵することで、プリント基板上にエミッタ抵抗を実装する手間とスペースが不要となる。

0014

請求項5記載の半導体装置では、請求項3記載の装置において、第1の半導体装置にNPN型パワートランジスタのエミッタと接続されたエミッタ抵抗を設け、該エミッタ抵抗の他端を第2のエミッタ端子と接続し、第2の半導体装置にPNP型パワートランジスタのエミッタと接続されたエミッタ抵抗を設け、該エミッタ抵抗の他端を第2のエミッタ端子と接続し、第1の半導体装置と第2の半導体装置を並べた場合に、互いの第2のエミッタ端子が、エミッタ端子より更に内側の位置となるように配置したことを特徴としている。内蔵エミッタ抵抗の一端を、パワートランジスタのエミッタ側と接続されたエミッタ端子とは異なる第2のエミッタ端子と接続したので、内蔵エミッタ抵抗を介さずにパワートランジスタのエミッタと直接外部接続することもでき、内蔵エミッタ抵抗の両端電圧を測定してパワートランジスタのコレクタ電流監視したり、設計上の都合から他の値のエミッタ抵抗を外付けしたりすることもできる。また、第1,第2の半導体装置を並べたとき第2のエミッタ端子が一番内側に来るようにしたので、内蔵エミッタ抵抗を利用する標準的な使い方をする場合、プリント基板上では最短距離で第2のエミッタ端子間を接続でき、出力用プリントパターン長の引き回しを最小限に抑えることができる。

0015

請求項6記載の半導体装置では、請求項1または2記載の装置において、第1の半導体装置のバイアス回路用のダイオードのアノード側端部をベース端子と接続するとともに、アノード側端部とNPN型パワートランジスタのベースとの間にベース抵抗を介装し、第2の半導体装置のバイアス回路用のダイオードのカソード側端部をベース端子と接続するとともに、カソード側端部とPNP型パワートランジスタのベースとの間にベース抵抗を介装したことを特徴としている。これにより、発振を防止するため、ドライバ段とNPN型パワートランジスタ及びPNP型パワートランジスタのベースとの間に設ける抵抗に流れる電流値を小さくして、該発振防止抵抗での電圧ロスを少なくできる。この結果、第1,第2の半導体装置をSEPP接続して構成するパワーアンプの出力を大きくすることができる。また、第1の半導体装置と第2の半導体装置に発振防止用のベース抵抗を内蔵することで、プリント基板上に発振防止用で不燃化した抵抗を実装する手間とスペースが不要となり、コストも安価にできる。

0016

請求項10記載の半導体装置では、請求項1または2記載の装置において、第1の半導体装置のNPN型パワートランジスタをダーリントン接続したn段のNPN形トランジスタで構成し、各NPN型トランジスタのエミッタを各々、個別に設けたエミッタ抵抗を介してエミッタ端子と接続し、第2の半導体装置のPNP型パワートランジスタをダーリントン接続したn段のPNP型トランジスタで構成し、各PNP型トランジスタのエミッタを各々、個別に設けたエミッタ抵抗を介してエミッタ端子と接続したことを特徴としている。これにより、第1,第2の半導体装置をSEPP接続したときの入力信号極性が例えば、正から負に変わる際、n段のNPN形トランジスタの内、2段目以降のトランジスタのベースに蓄積されたキャリアを、最終段のエミッタ抵抗を介することなくn段のPNP型トランジスタの内、2段目以降のトランジスタのベースに速やかに吸収させることができるので、n段のNPN形トランジスタのカットオフが迅速になされる。この結果、クロスオーバ歪が生じにくくなり、また、最終段のNPN型トランジスタから最終段のPNP型トランジスタへ大きな貫通電流が流れるのが阻止されるので、これら最終段のトランジスタの破壊を未然に防止することができる。

0017

請求項12記載の半導体装置では、請求項1または2記載の装置において、第1の半導体装置のNPN型パワートランジスタをダーリントン接続したn段のNPN形トランジスタで構成し、この内、最終段のNPN型トランジスタのエミッタを第1のエミッタ端子と接続するとともに、2段目以降の各NPN型トランジスタのベースを、各々、個別に設けたエミッタ抵抗を介して第2のエミッタ端子と接続し、第2の半導体装置のPNP型パワートランジスタをダーリントン接続したn段のPNP型トランジスタで構成し、この内、最終段のPNP型トランジスタのエミッタを第1のエミッタ端子と接続するとともに、2段目以降の各PNP型トランジスタのベースを、各々、個別に設けたエミッタ抵抗を介して第2のエミッタ端子と接続したことを特徴としている。これにより、請求項10と同様に、第1,第2の半導体装置をSEPP接続したときの入力信号の極性が例えば、正から負に変わる際、n段のNPN形トランジスタの内、2段目以降のトランジスタのベースに蓄積されたキャリアを、最終段のエミッタ抵抗を介することなくn段のPNP型トランジスタの内、2段目以降のトランジスタのベースに速やかに吸収させることで、クロスオーバ歪を生じにくくし、また、最終段のNPN型トランジスタから最終段のPNP型トランジスタへ大きな貫通電流が流れるのを阻止して、これら最終段のトランジスタの破壊を防止することができる。また、最終段のNPN型トランジスタとPNP型トランジスタに接続するエミッタ抵抗は外付けするようにしたので、任意の抵抗値を選択することができる。

0018

請求項14記載の半導体装置では、半導体基板上にNPN型パワートランジスタが形成された第1の半導体装置と、半導体基板上に第1の半導体装置のNPN型パワートランジスタと相補トランジスタ対を成すPNP型パワートランジスタが形成された第2の半導体装置とによりSEPP接続が可能とした半導体装置において、第1の半導体装置または第2の半導体装置に、NPN型パワートランジスタまたはPNP型パワートランジスタと同一の半導体基板上にSEPP接続時のバイアス回路用のトランジスタを設け、該トランジスタのコレクタとエミッタを、NPN型パワートランジスタまたはPNP型パワートランジスタのベースとバイアス端子の間に接続し、NPN型パワートランジスタまたはPNP型パワートランジスタのベースとの接続点はベース端子と接続したことを特徴としている。

0019

これにより、第1の半導体装置または第2の半導体装置に、NPN型パワートランジスタまたはPNP型パワートランジスタと同一の半導体基板上にSEPP接続時のバイアス回路用のトランジスタを形成したので、放熱器に第1,第2の半導体装置を取り付ければ適正なバイアス電圧を発生するバイアス回路用のトランジスタの取り付けも自動的に完了させることができ、SEPP回路の組立の手間が簡略化する。また、第1,第2の半導体装置内では、NPN型パワートランジスタまたはPNP型パワートランジスタと同一半導体基板上にトランジスタを形成するので、理想的な熱結合を行わせることができ、良好な温度補償を行うことができる。更に、互いに相補関係に有る第1,第2の半導体装置の組み合わせを選択すれば、バイアス回路用のトランジスタの選択は自動的にされるので、SEPP回路の設計が簡単となる。また、半導体基板上にトランジスタを集積することは極めて簡単に行えるので部品コストもほとんど増大しない。また、第1,第2の半導体装置を各々、従来のNPN型パワートランジスタ,PNP型パワートランジスタと同様に使用することもできる。

0020

請求項15記載の半導体装置では請求項14記載の装置において、バイアス回路用のトランジスタを形成した第1の半導体装置または第2の半導体装置に、抵抗分圧回路を設け、該抵抗分圧回路の両端をバイアス回路用のトランジスタのコレクタ−エミッタ間に並列接続し、分圧点をバイアス回路用のトランジスタのベースと接続したことを特徴としている。これにより、バイアス回路用のトランジスタを形成した第1の半導体装置または第2の半導体装置に、バイアス回路用の抵抗分圧回路を設け、該抵抗分圧回路の一端をバイアス端子と接続し、他端をNPN型パワートランジスタまたはPNP型パワートランジスタのベースと接続し、分圧点を当該トランジスタのベースと接続したので、第1の半導体装置と第2の半導体装置とでSEPP回路を構成したときのバイアス回路のバイアス電圧が最適値となるように、当該抵抗分圧回路の抵抗値を最適化しておけば、バイアス電圧の無調整化を実現することができる。また、プリント基板上でのバイアス回路用の配線を減らせるため、実装面積が減り、SEPP接続に必要なエミッタ端子、コレクタ端子に関するプリント基板上でのプリントパターンの引き回し長を短く抑えることができ、電磁放射を減らして出力歪の発生を抑制することができる。

0021

請求項16記載の半導体装置では、請求項14、15記載の装置において、第1の半導体装置はNPN型パワートランジスタのコレクタ側、エミッタ側とそれぞれ接続されたコレクタ端子、エミッタ端子を含み、第2の半導体装置はPNP型パワートランジスタのコレクタ側、エミッタ側とそれぞれ接続されたコレクタ端子、エミッタ端子を含み、第1の半導体装置と第2の半導体装置を並べた場合に、互いのエミッタ端子が隣合う最も内側の位置となり、互いのコレクタ端子が次に内側の位置となるように各端子を配置したことを特徴としている。これにより、第1の半導体装置と第2の半導体装置を並べた場合に、互いのエミッタ端子が隣合う最も内側の位置となり、互いのコレクタ端子が次に内側の位置となるように各端子を配置したことにより、SEPP接続に必要なエミッタ端子、コレクタ端子に関するプリント基板上でのプリントパターンの引き回し長を短く抑えることができ、電磁放射を減らして出力歪の発生を抑制することができる。

0022

請求項17記載の半導体装置では、請求項16記載の装置において、第1の半導体装置のNPN型パワートランジスタのエミッタとエミッタ端子との間にエミッタ抵抗を介装し、第2の半導体装置のPNP型パワートランジスタのエミッタとエミッタ端子との間にエミッタ抵抗を介装したことを特徴としている。第1の半導体装置のNPN型パワートランジスタと第2の半導体装置のPNP型パワートランジスタの各々にエミッタ抵抗を内蔵することで、プリント基板上にエミッタ抵抗を実装する手間とスペースが不要となる。

0023

請求項18記載の半導体装置では、請求項16記載の装置において、第1の半導体装置にNPN型パワートランジスタのエミッタと接続されたエミッタ抵抗を設け、該エミッタ抵抗の他端を第2のエミッタ端子と接続し、第2の半導体装置にPNP型パワートランジスタのエミッタと接続されたエミッタ抵抗を設け、該エミッタ抵抗の他端を第2のエミッタ端子と接続し、第1の半導体装置と第2の半導体装置を並べた場合に、互いの第2のエミッタ端子が、エミッタ端子より更に内側の位置となるように配置したことを特徴としている。内蔵エミッタ抵抗の一端を、パワートランジスタのエミッタ側と接続されたエミッタ端子とは異なる第2のエミッタ端子と接続したので、内蔵エミッタ抵抗を介さずにパワートランジスタのエミッタと直接外部接続することもでき、内蔵エミッタ抵抗の両端電圧を測定してパワートランジスタのコレクタ電流を監視したり、設計上の都合から他の値のエミッタ抵抗を外付けしたりすることもできる。また、第1,第2の半導体装置を並べたとき第2のエミッタ端子が一番内側に来るようにしたので、内蔵エミッタ抵抗を利用する標準的な使い方をする場合、プリント基板上では最短距離で第2のエミッタ端子間を接続でき、出力用プリントパターン長の引き回しを最小限に抑えることができる。

0024

請求項19記載の半導体装置では、請求項14または15記載の装置において、第1の半導体装置と第2の半導体装置の内、バイアス回路用のトランジスタが内蔵された装置は、該トランジスタのエミッタまたはコレクタの内、ベース端子と接続された方とNPN型パワートランジスタまたはPNP型パワートランジスタのベースとの間にベース抵抗を介装し、第1の半導体装置と第2の半導体装置の内、バイアス回路用のトランジスタが内蔵されていない装置は、NPN型パワートランジスタまたはPNP型パワートランジスタのベースとベース端子との間にベース抵抗を介装したことを特徴としている。これにより、発振を防止するため、プリドライバ段とNPN型パワートランジスタ及びPNP型パワートランジスタのベースとの間に設ける抵抗に流れる電流値を小さくして、該発振防止抵抗での電圧ロスを少なくできる。この結果、第1,第2の半導体装置をSEPP接続して構成するパワーアンプの出力を大きくすることができる。また、第1の半導体装置と第2の半導体装置に発振防止用の抵抗を内蔵することで、プリント基板上に発振防止用で不燃化した抵抗を実装する手間とスペースが不要となり、コストも安価にできる。

0025

請求項23記載の半導体装置では、請求項14または15記載の装置において、第1の半導体装置のNPN型パワートランジスタをダーリントン接続したn段のNPN形トランジスタで構成し、各NPN型トランジスタのエミッタを各々、個別に設けたエミッタ抵抗を介してエミッタ端子と接続し、第2の半導体装置のPNP型パワートランジスタをダーリントン接続したn段のPNP型トランジスタで構成し、各PNP型トランジスタのエミッタを各々、個別に設けたエミッタ抵抗を介してエミッタ端子と接続したことを特徴としている。これにより、第1,第2の半導体装置をSEPP接続して構成したパワーアンプの出力極性が例えば、正から負に変わる際、n段のNPN形トランジスタの内、2段目以降のトランジスタのベースに蓄積されたキャリアを、出力電流により大きな電圧降下の生じている最終段のエミッタ抵抗を介することなくn段のPNP型トランジスタの内、2段目以降のトランジスタのベースに速やかに吸収させることができるので、n段のNPN形トランジスタのカットオフが迅速になされる。この結果、クロスオーバ歪が生じにくくなり、また、最終段のNPN型トランジスタから最終段のPNP型トランジスタへ貫通電流が流れるのが阻止されるので、これら最終段のトランジスタの破壊を防止することができる。

0026

請求項25記載の半導体装置では、請求項14または15記載の装置において、第1の半導体装置のNPN型パワートランジスタをダーリントン接続したn段のNPN形トランジスタで構成し、この内、最終段のNPN型トランジスタのエミッタを第1のエミッタ端子と接続するとともに、2段目以降の各NPN型トランジスタのベースを、各々、個別に設けたエミッタ抵抗を介して第2のエミッタ端子と接続し、第2の半導体装置のPNP型パワートランジスタをダーリントン接続したn段のPNP型トランジスタで構成し、この内、最終段のPNP型トランジスタのエミッタを第1のエミッタ端子と接続するとともに、2段目以降の各PNP型トランジスタのベースを、各々、個別に設けたエミッタ抵抗を介して第2のエミッタ端子と接続したことを特徴としている。これにより、請求項23と同様に、パワーアンプの出力極性が例えば、正から負に変わる際、n段のNPN形トランジスタの内、2段目以降のトランジスタのベースに蓄積されたキャリアを、出力電流により大きな電圧降下の生じている最終段のエミッタ抵抗を介することなくn段のPNP型トランジスタの内、2段目以降のトランジスタのベースに速やかに吸収させることで、クロスオーバ歪を生じにくくし、また、最終段のNPN型トランジスタから最終段のPNP型トランジスタへ貫通電流が流れるのを阻止して、これら最終段のトランジスタの破壊を防止することができる。また、最終段のNPN型トランジスタとPNP型トランジスタに接続するエミッタ抵抗は外付けするようにしたので、任意の抵抗値を選択することができる。

0027

図1は本発明の第1実施例に係るパワーアンプのドライバ段及び出力段を示す回路図であり、図2はパワーアンプの出力段の実装配線図である。20は第1の半導体装置であり、同じ半導体基板上に近接してNPN型パワートランジスタ21と普通のPN接合型のダイオード22が周知の半導体製造プロセスにより一体的に形成され、集積化されている。NPN型パワートランジスタ21はNPN型のトランジスタTr1とTr2がダーリントン接続されて成り、トランジスタTr1とTr2のエミッタには安定化用のエミッタ抵抗R1,R2の一端が接続されている。エミッタ抵抗R1の他端はトランジスタTr2のエミッタと接続されている。また、エミッタ抵抗R2の他端は外部接続用の第2エミッタ端子(E2)と接続されている。R1は100〜200Ω程度であり、ここでは一例として150Ωとし、R2は0.22〜0.47Ω程度であり、ここでは一例として0.47Ωとしてある。トランジスタTr1とTr2のベース−エミッタ間接合の順方向電圧降下VBEはともに約0.6Vである。また、VBEの温度係数はα1mV/°C(α1 は−2前後)の負の値である。

0028

ダイオード22は後述する第2の半導体装置のダイオード、半固定抵抗と組み合わされることにより、SEPP回路のバイアス回路を構成する。ダイオード22は安価に構成するため、NPN型パワートランジスタと同一の半導体基板にP層シールド層を挟んでPN接合型ダイオードを形成してあるが、寄生トランジスタのhfeを1/10以下に抑えてあり、これがため、ダイオード22のPN接合の順方向電圧降下VF は約1Vとなっている。VF の温度係数はα2mV/°Cの負の値とする。なお、PN接合型ダイオードの場合、α2 ≒α1 である。

0029

第1の半導体装置20は外部接続用に、ベース端子(B) 、バイアス端子(b) 、コレクタ端子(C) 、第1エミッタ端子(E1)、第2エミッタ端子(E2)の5つの端子を有しており、NPN型パワートランジスタ21のベース(トランジスタTr1のベース)、コレクタ(トランジスタTr1,Tr2のコレクタ)、エミッタ(トランジスタTr2のエミッタ)がそれぞれベース端子(B) 、コレクタ端子(C)、第1エミッタ端子(E1)と接続され、ダイオード22のカソードがバイアス端子(b) と接続されている。なお、ダイオード22のアノードはNPN型パワートランジスタのベース(トランジスタTr1のベース)に内部接続されている。

0030

一方、第2の半導体装置30は第1の半導体装置20と対称的な構成を有し、同じ半導体基板上に近接してPNP型パワートランジスタ31とn個のショットキーバリア型のダイオード321 〜32n が周知の半導体製造プロセスにより一体的に形成され、集積化されている。PNP型パワートランジスタ31はPNP型のトランジスタTr3とTr4がダーリントン接続されて成り、第1の半導体装置20のNPN型パワートランジスタ21と電気的特性が揃っており、相補トランジスタ対を成す。トランジスタTr3とTr4のエミッタには安定化用のエミッタ抵抗R3,R4の一端が接続されている。エミッタ抵抗R3の他端はトランジスタTr4のエミッタと接続されている。また、エミッタ抵抗R4の他端は外部接続用の第2エミッタ端子(E2 ´) と接続されている。R3はR1と同じであり、ここでは一例として150Ωとし、R4もR2と同じであり、ここでは一例として0.47Ωとしてある。トランジスタTr3とTr4のベース−エミッタ間接合の順方向電圧降下VBEはともに約0.6Vであり、温度係数はα3mV/°Cの負の値である(α3 ≒α1 )。

0031

ダイオード321 〜32n は第2の半導体装置30の中で直列に内部接続されており、カソート側がPNP型パワートランジスタ31のベース(トランジスタTr3のベース)と内部接続してある。これらのダイオード321 〜32n はショットキーバリア型(金属−半導体接合)であることから、比較的、簡単な構成でダイオード1個当たりの順方向電圧降下を0.1〜0.5Vと細かく設定でき、ダイオード全体の順方向降下電圧V2 を自由に設定することができる。ダイオード321 〜32n の各温度係数α41〜α4n(mV/°C)は負の値であるが、−2前後で或る程度の設計自由度が有る(α4i≒α1 (i=1〜n)とすることも簡単にできる)。

0032

ダイオード321 〜32n の個数n、ダイオード321 〜32n の各順方向電圧降下VG1〜VGn及びダイオード321 〜32n 全体の順方向降下電圧V2 、VG1〜VGnの温度係数α41〜α4nについて説明する。まず、NPN型パワートランジスタ21とPNP型パワートランジスタ31のベース−エミッタ間順方向電圧降下の総和をEとすると、E=4VBE(VBEは各トランジスタTr1〜Tr4のベース−エミッタ間順方向電圧降下であり、約0.6V)≒2.4Vである。バイアス回路のバイアス電圧VbiasはほぼEと同じ値に設定する必要があり、第1の半導体装置20のバイアス回路用のダイオードの順方向電圧降下をV1 とすると、ここではV1 ≒1Vなので、V2 は(2.4V−1V)=1.4Vとほぼ同じ所定値となるようにダイオード321 〜32n を形成する。実際には、V2 は(E−V1 )より少しだけ小さい所定値としておき、後述する半固定抵抗VR3 で所期のアイドリング電流を流せるバイアス電圧に調整する。

0033

また、NPN型パワートランジスタ21とPNP型パワートランジスタ31のベース−エミッタ間順方向電圧降下の総和Eの温度係数Aは、A=2(α1 +α3 )であり、第1の半導体装置20のバイアス回路用のダイオードの順方向電圧降下V1 の温度係数はα2 なので、第2の半導体装置30のバイアス回路用のダイオード321 〜32n の順方向電圧降下の総和V2 の温度係数をBとすると、
B≒(A−α2 )
とする。即ち、
α41+α42+・・+α4n≒2(α1 +α3 )−α2 ・・(1)
である。

0034

ダイオード321 〜32n の各順方向電圧降下VG1〜VGnは任意個数が同一であっても全て異なっていても良く、VG1〜VGnの温度係数α41〜α4nも任意個数が同一であっても全て異なっていても良い。例えば、ダイオード321 〜32n の各順方向電圧降下VG1〜VGnを全て同一とし、VG1〜VGnの温度係数α41〜α4nも全て同一とする場合、0.1V≦VGi≦0.5Vが成立する範囲内で、
VGi≒1.4/n
α4i≒(2α1 +2α3 −α2 )/n
但し、i=1〜n
とすれば良い。n=3、α1 =α3 =α2 のとき、VGi≒1.4/3V、α4i≒α1 とすれば良い。

0035

第2の半導体装置30は外部接続用に、ベース端子(B´) 、バイアス端子(b´) 、コレクタ端子(C´) 、第1エミッタ端子(E1 ´) 、第2エミッタ端子(E2 ´) の5つの端子を有しており、PNP型パワートランジスタ31のベース(トランジスタTr3のベース)、コレクタ(トランジスタTr3,Tr4のコレクタ)、エミッタ(トランジスタTr4のエミッタ)がそれぞれベース端子(B´) 、コレクタ端子(C´) 、第1エミッタ端子(E1 ´) と接続され、直列接続されたダイオード321 〜32n のカソード側端部がバイアス端子(b´) と接続されている。

0036

第1の半導体装置20と第2の半導体装置30の各接続端子は、並べた場合に図2に示す如く、互いにシンメトリーな配置とされており、内側から外側にかけて第2エミッタ端子(E2)と(E2 ´) 、第1エミッタ端子(E1)と(E1 ´) 、コレクタ端子(C) と(C´) 、バイアス端子(b) と(b´) 、ベース端子(B) と(B´) の順に設けられている。

0037

第1の半導体装置20と第2の半導体装置30を用いてパワーアンプのSEPP接続する場合、図2に示す如く、放熱器40の同じ主面に第1の半導体装置20と第2の半導体装置30を並べて取り付け、各接続端子(B) ,(b) ,(C) ,(E1),(E2)、(B´) ,(b´) ,(C´) ,(E1 ´) ,(E2 ´) をプリント基板41の端部に接続する。そして、エミッタ抵抗が第1エミッタ端子(E1)と第2エミッタ端子(E2)の間に設けられたR2と、第1エミッタ端子(E1 ´) と第2エミッタ端子(E2 ´) の間に設けられたR4のままで良い場合、スピーカ出力用のプリントパターン42により、第2エミッタ端子(E2)と(E2 ´) を接続したあとスピーカ出力端子(SP)と接続する。放熱器40の第1の半導体装置20と第2の半導体装置30の間にバイアス回路用のダイオードを取りつけなくて良いこと、第1の半導体装置20と第2の半導体装置30の各接続端子がシンメトリーな配置とされていることから、第2エミッタ端子(E2)と(E2 ´) は隣接した位置となるので、最短距離で1つに接続でき、プリントパターン42を長く引き回さなくて済む。また、プリントパターン42に併置された+VCCと−VCC用のプリントパターン43と44により、+Vccを第1の半導体装置20のコレクタ端子(C) 、−VCCを第2の半導体装置30のコレクタ端子(C´) と接続する。コレクタ端子(C)と(C´) も比較的近くに存在しているので、プリントパターン44を長く引き回さなくて済む。従って、図15の従来例に比べ、プリント基板41の実装面積が半分以下と大幅に減少し、アンプの小型化が可能となり、電磁放射も減少するので出力歪も大幅に抑制することができる。また、エミッタ抵抗R2,R4を外付けする手間とスペースも省くことができる。

0038

なお、第1のエミッタ端子(E1)又は(E1 ´)には、プリントパターン42との間の電圧を測定し、NPN型パワートランジスタ20とPNP型パワートランジスタ30に流れるコレクタ電流を監視する回路を接続することができる。また、第1の半導体装置20と第2の半導体装置30に内蔵のエミッタ抵抗R2,R4を他の値の抵抗に代えたい場合、第1のエミッタ端子(E1)と第2のエミッタ端子(E2)の間と、第1のエミッタ端子(E1 ´) と第2のエミッタ端子(E2 ´) の間に外付けすれば良い。

0039

一方、第1の半導体装置20のベース端子(B) と+VCCの間には図1に示す如く、発振防止用の抵抗R7を介してドライバ段10の終段のトランジスタTr5と抵抗R5を接続し、第2の半導体装置30のベース端子(B´) と−VCCの間にも、発振防止用の抵抗R8を介してドライバ段のトランジスタTr6と抵抗R6を接続する。抵抗R7,R8の抵抗値は数Ω〜数百Ω程度であるが、ここでは一例として47Ωとしてあり、各々、トランジスタTr1,Tr3のコレクタ−ベース間の結合容量CCBと組み合わされて高域ゲインを落とし、発振を防止する。また、第1の半導体装置20のバイアス端子(b) と第2の半導体装置30のバイアス端子(b´) の間にはプリントパターン45、46を介してバイアス電圧調整用(アイドリング電流調整用)の半固定抵抗VR3 を接続する。第1の半導体装置20のダイオード22、半固定抵抗VR3 、ダイオード321 〜32n によりバイアス回路50が構成される。半固定抵抗VR3 は第1の半導体装置20,第2の半導体装置30の特性のバラツキを吸収するためのものであり、アイドリング電流が所期の値となるように調整される。この際、本実施例によれば、ダイオード22はNPN型パワートランジスタ21と同一の半導体基板上に形成されており、両者の温度は常に同一であり、また、ダイオード321 〜32n もNPN型パワートランジスタ31と同一の半導体基板上に形成されており、両者の温度は常に同一である。よって、温度を一定値まで上昇させてアイドリング電流を調整する場合、NPN型パワートランジスタ21とダイオード22、PNP型パワートランジスタ31とダイオード321 〜32n が同じ温度になるまで待たなくても、調整作業を実行でき、また、温度を一定値まで上昇させることなく、アイドリング電流の調整を済ますこともできるので、調整に要する時間を大幅に短縮できる。なお、ダイオード22と321 〜32n の順方向電圧降下の総和がほぼNPN型パワートランジスタ21とPNP型パワートランジスタ31の順方向電圧降下の総和とほぼ同じとなっており、また、総合的な温度係数もほぼ同じとなっていることから、調整後のアイドリング電流は温度変化に関わらずほぼ一定となる。

0040

この実施例によれば、電気的特性の揃った第1の半導体装置20と第2の半導体装置30を組みにしてSEPP接続すれば、バイアス回路用のダイオードの組み付けが自動的に完了するので、組立作業の手間が軽減する。また、第1の半導体装置20に設けるダイオードは順方向電圧降下が約E/2以外の任意の値で良いことから普通のPN接合ダイオードを形成すれば済み、ショットキーバリアダイオードは第2の半導体装置30にだけ形成すれば良いことから、部品コストがそれほど上昇せずに済む。また、第1の半導体装置20の中では、NPN型パワートランジスタと同一の半導体基板上に形成したダイオード22が至近距離でNPN型パワートランジスタの温度上昇をキャッチして、該温度上昇を打ち消す方向に温度特性が変わり、第2の半導体装置30の中では、PNP型パワートランジスタと同一の半導体基板上に形成したダイオード321 〜32n が至近距離でPNP型パワートランジスタの温度上昇をキャッチして、該温度上昇を打ち消す方向に温度特性が変わるので、理想的な熱結合を行わせることができ、良好な温度補償を行うことができる。更に、互いに相補関係に有る第1,第2の半導体装置20,30の組み合わせを選択すれば、バイアス回路用のダイオードの選択は自動的にされるので、SEPP回路の設計が簡単となる。また、第1,第2の半導体装置20,30を各々、従来のNPN型パワートランジスタ,PNP型パワートランジスタと同様に使用することもできる。

0041

また、第1の半導体装置20と第2の半導体装置30を並べた場合に、互いの第1エミッタ端子(E1),(E2)、第2エミッタ端子(E1 ´) ,(E2 ´) が隣合う最も内側の位置となり、互いのコレクタ端子(C) ,(C´) が次に内側の位置となるように各接続端子を配置したことにより、SEPP接続に必要なエミッタ端子、コレクタ端子に関するプリント基板上でのプリントパターンの引き回し長を短く抑えることができ、電磁放射を減らして出力歪の発生を抑制することができる。また、第1の半導体装置20のNPN型パワートランジスタと第2の半導体装置30のPNP型パワートランジスタの各々にエミッタ抵抗R2,R4を内蔵したことで、プリント基板41上にエミッタ抵抗を実装する手間とスペースが不要となる。また、内蔵エミッタ抵抗R2,R4の一端を、パワートランジスタのエミッタ側と接続された第1エミッタ端子(E1),(E1 ´) とは異なる第2エミッタ端子(E2),(E2 ´) と接続したので、内蔵エミッタ抵抗を介さずにパワートランジスタのエミッタと直接外部接続することもでき、内蔵エミッタ抵抗の両端電圧を測定してパワートランジスタのコレクタ電流を監視したり、設計上の都合から他の値のエミッタ抵抗を外付けしたりすることもできる。また、第1,第2の半導体装置20,30を並べたとき第2エミッタ端子(E2),(E2 ´) が一番内側に来るので、内蔵エミッタ抵抗を利用する標準的な使い方をする場合、プリント基板41上では最短距離で第2エミッタ端子(E2),(E2 ´) 間を接続でき、スピーカ出力用のプリントパターン長の引き回しを最小限に抑えることができる。

0042

なお、上記した実施例では、半固定抵抗VR3 を外付けするようにしたが、第1の半導体装置,第2の半導体装置の電気的特性のバラツキが少ない場合、最適なバイアス電圧値とできる固定抵抗に置き換え、これを第1の半導体装置または第2の半導体装置の中に設け、ダイオードと直列接続するようにしても良い。更に、第1の半導体装置と第2の半導体装置のダイオードの特性をバイアス回路としての最適値に設定すれば、固定抵抗自体も省略することができる。このようにすることで、バイアス電圧の無調整化を実現することができ、SEPP回路組立後のバイアス回路の調整作業が不要となる。この点、従来の外付けのバイアス回路を用いる方式では、SEPP回路の組立後、温度を一定値まで上昇させ、NPN型パワートランジスタとPNP型パワートランジスタ及びバイアス回路用の素子が同じ温度になるまで待ったあと、アイドリング電流が所定の規定値となるようにバイアス電圧調整用抵抗の調整をしていたので、多大の労力と時間が掛かっており、製造コストの大きな増大要因となっていた。また、プリント基板上でのバイアス回路用の配線を減らせるため、実装面積が減り、SEPP接続に必要なエミッタ端子、コレクタ端子に関するプリント基板上でのプリントパターンの引き回し長をより短くすることができ、電磁放射を減らして出力歪の発生を抑制することができる。

0043

また、第1の半導体装置のダイオードは複数個を直列接続した構成としても良く、第2の半導体装置のダイオードは1個だけとしても良い。更に、第2の半導体装置に普通のダイオードを形成し、第1の半導体装置にショットキーバリアダイオードを形成するようにしても良い。また、第1の半導体装置のダイオードと第2の半導体装置のダイオードの順方向電圧降下の温度係数はいずれも負であることから、(1)式の条件が厳密に成立している必要はなく、(1)式に近い関係が有れば、理想に近い温度補償が可能である。

0044

図3図1の変形例に係るパワーアンプのドライバ段及び出力段を示す回路図であり、図1と同一の構成部分には同一の符号が付してある。図1では発振防止用の抵抗R7,R8をドライバ段10の終段トランジスタTr5,Tr6とバイアス回路50の間に設けたが、図3では第1,第2の半導体装置に内蔵してあり、第1の半導体装置200ではNPN型パワートランジスタ21,ダイオード22と同一の半導体基板上で、ダイオード22のアノードとトランジスタTr1のベースの間に発振防止用のベース抵抗R7´が介装してあり、第2の半導体装置300ではPNP型パワートランジスタ31,ダイオード321 〜32n と同一の半導体基板上で、ダイオード321 〜32n のカソード側端部とトランジスタTr3のベースの間に発振防止用のベース抵抗R8´が介装してある。ベース抵抗R7´,R8´の抵抗値は数Ω〜数百Ω程度であり、ここでは一例として47Ωとしてある。ベース抵抗R7´,R8´は各々、トランジスタTr1,Tr3のコレクタ−ベース間の結合容量CCBと組み合わされて高域ゲインを落とし、発振を防止する。また、図1ではNPN型パワートランジスタ21のトランジスタTr1のエミッタ抵抗R1を、トランジスタTr1のエミッタとTr2のエミッタの間に接続し、PNP型パワートランジスタ31のトランジスタTr3のエミッタ抵抗R3を、トランジスタTr3のエミッタとTr4のエミッタの間に接続するようにしたが、図3では、トランジスタTr1のエミッタ抵抗R1´は、トランジスタTr1のエミッタと第2のエミッタ端子(E2)の間に接続し、トランジスタTr3のエミッタ抵抗R3´は、トランジスタTr3のエミッタと第2のエミッタ端子(E2 ´) の間に接続してある。抵抗R1´,R3´の抵抗値はここでは一例として150Ωとしてある。その他の構成部分は図1と全く同一に構成されており、図3の第1,第2の半導体装置200,300の端子配置図1の第1,第2の半導体装置20,30と同一になっている(図2参照)。

0045

図1の如く、発振防止用の抵抗R7,R8をドライバ段10の終段トランジスタTr5,Tr6とバイアス回路50の間に設ける場合、プリント基板41上に発振防止用の抵抗R7,R8を実装する手間とスペースが必要となる。このプリント基板41上に設ける抵抗R7,R8は安全上、不燃化した抵抗を用いる必要があり、コストも高くなる。また、抵抗R7には、トランジスタTr1のベース電流に加えてバイアス回路50に流れるバイアス電流も流れるので、電圧ロスが大きくなってしまい、パワーアンプの出力電圧が下がって出力が小さくなってしまう。これに対し、図3では、発振防止用の抵抗R7´,R8´を第1,第2の半導体装置200,300に内蔵したので、放熱器8に第1,第2の半導体装置200,300を装着すれば自動的に発振防止用の抵抗R7´,R8´の取りつけが終わるので、発振防止用で不燃化した高価な抵抗を外付けする必要がなく、プリント基板上に実装する手間とスペースが不要となり、コストも安価にできる。また、抵抗R7´,R8´にはバイアス回路50に流れるバイアス電流は流れないので、電流値が小さくなり、これら抵抗R7´,R8´での電圧ロスが小さくなる。よって、パワーアンプの出力を大きくすることができる。

0046

更に、図4に示す如く、ドライバ段10の出力側に、SEPP接続した第1,第2の半導体装置200A,300Aからなる第1出力段11Aと、SEPP接続した第1,第2の半導体装置200B,300Bからなる第2出力段11Bを並列接続し、パラレルプッシュプル構成とする場合、バイアス回路を形成する半固定抵抗VR3 を第1出力段11Aだけに設け(半固定抵抗VR3 の両端を第1の半導体装置200Aのバイアス端子(b) と第2の半導体装置300Aのバイアス端子(b´) に接続)、第2出力段11Bは第1の半導体装置200Bのバイアス端子(b) をベース端子(B) と接続し(ダイオード22のショート)、第2の半導体装置300Bのバイアス端子(b´) をベース端子(B´) と接続するだけで(ダイオード321 〜32n のショート)、第1出力段11Aと第2出力段11Bに同じ適性なバイアス電圧を印加できるようになるので、半固定抵抗VR3 を1つで済ますことができる。

0047

この点、図1の第1,第2の半導体装置20,30を用いて、図5に示す如く、ドライバ段10の出力側に、各々、発振防止用の抵抗R70,R80、R71,R81を介して、SEPP接続した第1,第2の半導体装置20A,30Aからなる第1出力段11Cと、SEPP接続した第1,第2の半導体装置20B,30Bからなる第2出力段11Dを並列接続し、パラレルプッシュプル構成とする場合、バイアス回路を形成する半固定抵抗VR3 ,VR3 ´を第1出力段11Cと第2出力段の両方に設けないと、第1出力段11Cと第2出力段11Dに同じ適性なバイアス電圧を印加することができず、半固定抵抗がVR3 とVR3 ´の2つ必要となる。なぜならば、仮に、図1の第1,第2の半導体装置20,30を用いてパラレルプッシュプル構成とする場合に、図4と同じく第1出力段11Cだけに半固定抵抗VR3 を設けることにすると、以下に述べる理由から、第1出力段11Cと第2出力段11Dとでバイアス電圧に差が生じ、一方に過大な負荷が掛かってしまうからである。すなわち、図5で半固定抵抗VR3 ´を省略したときの動作を説明する図6において、ドライバ段10の出力電圧をV0 をi0 、抵抗R70を流れる電流をi1 、バイアス回路50のバイアス電圧をV1 ,バイアス電流をi2 、第1出力段11CのトランジスタTr1のベース電流をib1、第2出力段11Dのベース間電圧をV2 、第2出力段11DのトランジスタTr1のベース電流をib2とし、R70=R80=R71=R81=Rとすると、第1出力段11C側では、
V0 =V1 +2R(ib1+i2 ) (2)
第2最終段11D側では、
V0 =V2 +2Rib2 (3)
の関係が成り立つ。(2),(3)から、
V1 +2R(ib1+i2 )=V2 +2Rib2
ここでib1=ib2=ib とすると、
V1 +2Rib +2Ri2 =V2 +2Rib
従って、
V1 +2Ri2 =V2
となり、第1出力段11Cと第2出力段11Dとでバイアス電圧が一致しない。

0048

これとは別に、図1において、出力段に例えばB級動作をさせるものとして、ドライバ段10からの入力信号の極性がプラスからマイナスに変化するとき、第1の半導体装置20のトランジスタTr2のベースに蓄積されたキャリアの放電有限の時間を要することから、入力信号の極性がプラスからマイナスに変化してもトランジスタTr2は直ちにカットオフすることはできず、若干遅れて、トランジスタTr2からエミッタ抵抗R2、R4を介して第2の半導体装置30のトランジスタTr4に貫通電流が流れる(図1破線I参照)。この貫通電流Iが大きいと、最悪の場合、トランジスタTr2、Tr4の破壊という事態を招く。

0049

図1の第1,第2の半導体装置20,30では、NPN型パワートランジスタ21のトランジスタTr1のエミッタ抵抗R1を、トランジスタTr1のエミッタとTr2のエミッタの間に接続し、PNP型パワートランジスタ31のトランジスタTr3のエミッタ抵抗R3を、トランジスタTr3のエミッタとTr4のエミッタの間に接続してあるため、トランジスタTr2のベースに蓄積されたキャリアの放電路は、トランジスタTr2のベース→抵抗R1→R2→R4→R3→トランジスタTr3のエミッタとなるが、貫通電流Iが流れ始めると、抵抗R2,R4に逆起電力が発生し、トランジスタTr2のベースに蓄積されたキャリアが放電しにくくなる(貫通電流Iが5Aのとき、抵抗R2の逆起電力は、2.35Vとなる)。このため、図1ではトランジスタTr2のカットオフが遅れ、例えば、10kHz以上の高域で比較的大きな貫通電流Iが流れたり、トランジスタTr2のカットオフの遅れからクロスオーバ歪が生じる恐れがあった。

0050

これに対し、図3の例では、トランジスタTr1のエミッタ抵抗R1´を第2のエミッタ端子(E) と接続し、トランジスタTr3のエミッタ抵抗R3´を第2のエミッタ端子(E´) と接続してあるので、例えば、入力信号の極性がプラスからマイナスに変化するとき、第1の半導体装置20のトランジスタTr2のベースに蓄積されたキャリアの放電路はトランジスタTr2のベース→抵抗R1´→R3´→トランジスタTr3のエミッタとなり(図3の破線iの経路参照)、貫通電流Iで抵抗R2,R4に生じる逆起電力が却って、抵抗R1´とR3´に放電を促進する電圧を印加するので、トランジスタTr2のカットオフが迅速になされる。この結果、クロスオーバ歪が生じにくくなり、また、トランジスタTr2からトランジスタTr4へ大きな貫通電流Iが流れるのが阻止されるので、これらのトランジスタTr2,Tr4の破壊を未然に防止することができる。

0051

なお、図3では、第1,第2の半導体装置200,300に、トランジスタTr2のエミッタ抵抗R2,トランジスタTr4のエミッタ抵抗R4を内蔵する構成としたが、図7の(1),(2)に示す第1,第2の半導体装置201,301の如く、エミッタ抵抗R2,R4を省略し、トランジスタTr2のエミッタは第1のエミッタ端子(E1)と接続し、トランジスタTr4のエミッタは第1のエミッタ端子(E1 ´) と接続するようにし、トランジスタTr2のエミッタ抵抗は第1のエミッタ端子(E1)と第2のエミッタ端子(E2)の間等に任意の抵抗値のものを外付けするようにし、トランジスタTr4のエミッタ抵抗は第1のエミッタ端子(E1)と第2のエミッタ端子(E2)の間等に任意の抵抗値のものを外付けするようにしても良い。

0052

また、図3では、第1,第2の半導体装置200,300のNPN型パワートランジスタ21とPNP型パワートランジスタ31は2段のダーリントン接続トランジスタで構成したが、3段以上の構成でも良く、例えば、図8(1),(2)に示す第1,第2の半導体装置202,302の如く、NPN型パワートランジスタ210をトランジスタTr20〜Tr22による3段のダーリントン接続トランジスタで構成し、PNP型パワートランジスタ310をトランジスタTr23〜25による3段のダーリントン接続トランジスタで構成しても良い。この場合、トランジスタTr20〜22の各エミッタは、個別に設けたエミッタ抵抗R20〜R22を介して第2のエミッタ端子(E2)と接続し、最終段のトランジスタTr22のエミッタは更に第1のエミッタ端子(E1)と接続して、必要により、エミッタ抵抗R22以外の抵抗値のエミッタ抵抗を外付けできるようにし、同様に、トランジスタTr23〜25の各エミッタは、個別に設けたエミッタ抵抗R23〜R25を介して第2のエミッタ端子(E2 ´) と接続し、最終段のトランジスタTr25のエミッタは更に第1のエミッタ端子(E1 ´) と接続して、必要により、エミッタ抵抗R25以外の抵抗値のエミッタ抵抗を外付けできるようにしても良い。

0053

図8の場合、NPN型パワートランジスタ210とPNP型パワートランジスタ310のベース−エミッタ間順方向電圧降下の総和をE、Eの温度係数をAとすると、E≒3.6V、A=3(α1 +α3 )となる。よって、第2の半導体装置302のダイオード321 〜32n の順方向電圧降下の総和の温度係数をBとすると、
B≒(A−α2 )
とする。即ち、
α41+α42+・・+α4n≒3(α1 +α3 )−α2 ・・(1)´
である。ダイオード321 〜32n の各順方向電圧降下VG1〜VGnを全て同一とし、VG1〜VGnの温度係数α41〜α4nも全て同一とする場合、0.1V≦VGi≦0.5Vが成立する範囲内で、
VGi≒2.6/n
α4i≒(3α1 +3α3 −α2 )/n
但し、i=1〜n
とすれば良い。n=5、α1 =α3 =α2 のとき、VGi≒2.6/5V、α4i≒α1 とすれば良い。

0054

なお、図8の例では、第1,第2の半導体装置202,302に、トランジスタTr22のエミッタ抵抗R22,トランジスタTr25のエミッタ抵抗R25を内蔵する構成としたが、図9の(1),(2)に示す第1,第2の半導体装置203,303の如く、エミッタ抵抗R22,R25を省略し、トランジスタTr22のエミッタは第1のエミッタ端子(E1)と接続し、トランジスタTr25のエミッタは第1のエミッタ端子(E1 ´) と接続するようにし、トランジスタTr22のエミッタ抵抗は第1のエミッタ端子(E1)と第2のエミッタ端子(E2)の間等に任意の抵抗値のものを外付けするようにし、トランジスタTr25のエミッタ抵抗は第1のエミッタ端子(E1)と第2のエミッタ端子(E2)の間等に任意の抵抗値のものを外付けするようにしても良い。また、図3図7図9の各例において、ベース抵抗R7´,R8´は省略しても良い。

0055

図10は本発明の第2実施例に係るパワーアンプのドライバ段及び出力段を示す回路図であり、図1と同一の構成部分には同一の符号が付してある。第1の半導体装置60は図1の第1の半導体装置20からダイオード22とバイアス端子(b) を取り除いた構成を有している。第2の半導体装置70は、図1の第2の半導体装置30のダイオード321 〜32n の代わりに、バイアス回路用のNPN型のトランジスタTr7をPNP型パワートランジスタ31と同一の半導体基板上に形成した構成を有している。トランジスタTr7のエミッタはPNP型パワートランジスタ31のベース(トランジスタTr3のベース)及び外部接続用のベース端子(B´) と接続されており、トランジスタTr7のコレクタとベースは各々、外部接続用のバイアス端子(b1 ´) ,(b2 ´) と接続されている。バイアス用のトランジスタTr7のベース−エミッタ間順方向電圧降下VBEは約0.6Vであり、その温度係数α5 (mV/°C)は負の値である。α5 ≒α1 である。

0056

第1の半導体装置60の端子(B) ,(C) ,(E1),(E2)と、第2の半導体装置70の端子(B) ,(b1),(b2),(C) ,(E1),(E2)は、図11に示す如く、第1の半導体装置60と第2の半導体装置70を並べた場合にシンメトリーな配置となるように形成されており、第1エミッタ端子または第2エミッタ端子、コレクタ端子に関して、第1実施例と同様に、プリント基板上でのプリントパターンの引き回しが短くて済むようになっている。

0057

第1の半導体装置60と第2の半導体装置70をSEPP接続する場合、電気的特性の揃ったものを選択し、第1実施例と同様に組み立てる。但し、バイアス回路については、まず、第2の半導体装置70のバイアス端子(b1 ´) を第1の半導体装置60のベース端子(B) と接続する。そして、直列接続されて抵抗分圧回路を構成する外付けの抵抗R9,半固定抵抗VR4 の内、抵抗分圧回路の一端側である抵抗R9の一端をバイアス端子(b1 ´) と接続し、分圧点をバイアス端子(b2 ´) と接続し、抵抗分圧回路の他端側である半固定抵抗VR4 の他端をベース端子(B´) と接続する。抵抗R9、半固定抵抗VR4 、トランジスタTr7によりバイアス回路80が構成される。その他の構成部分は図1と全く同様に構成されている。トランジスタ式のバイアス回路80の場合、半固定抵抗VR4 を回してバイアス電圧Vbiasを約Eとする。実際には、温度を一定値まで上昇させたときのアイドリング電流が所期の値となるように半固定抵抗VR4 を調整すれば良い。

0058

この第2実施例によれば、半導体基板上にトランジスタを集積するのは簡単であることから、部品コストをほとんど上げずに、放熱器に第1,第2の半導体装置60,70を取り付ければ適正なバイアス電圧を発生するバイアス回路用のトランジスタの取り付けも自動的に完了させることができ、SEPP回路の組立の手間が簡略化する。また、第2の半導体装置70内では、PNP型パワートランジスタ31と同一半導体基板上にバイアス用のトランジスタを形成するので、理想的な熱結合を行わせることができ、良好な温度補償を行うことができる。更に、互いに相補関係に有る第1,第2の半導体装置60,70の組み合わせを選択すれば、バイアス回路用のトランジスタの選択は自動的にされるので、SEPP回路の設計が簡単となる。また、第1,第2の半導体装置60,70を各々、従来のNPN型パワートランジスタ,PNP型パワートランジスタと同様に使用することもできる。

0059

また、第1の半導体装置60と第2の半導体装置70を並べた場合に、互いの第1エミッタ端子(E1),(E2)、第2エミッタ端子(E1 ´) ,(E2 ´) が隣合う最も内側の位置となり、互いのコレクタ端子(C) 、(C´) が次に内側の位置となるように各接続端子を配置したことにより、SEPP接続に必要なエミッタ端子、コレクタ端子に関するプリント基板上でのプリントパターンの引き回し長を短く抑えることができ、電磁放射を減らして出力歪の発生を抑制することができる。また、第1の半導体装置60のNPN型パワートランジスタと第2の半導体装置70のPNP型パワートランジスタの各々にエミッタ抵抗R2,R4を内蔵したことで、プリント基板上にエミッタ抵抗を実装する手間とスペースが不要となる。また、内蔵エミッタ抵抗R2,R4の一端を、パワートランジスタのエミッタ側と接続された第1エミッタ端子(E1),(E1 ´) とは異なる第2エミッタ端子(E2),(E2 ´) と接続したので、内蔵エミッタ抵抗を介さずにパワートランジスタのエミッタと直接外部接続することもでき、内蔵エミッタ抵抗の両端電圧を測定してパワートランジスタのコレクタ電流を監視したり、設計上の都合から他の値のエミッタ抵抗を外付けしたりすることもできる。また、第1,第2の半導体装置20A,30Aを並べたとき第2エミッタ端子(E2),(E2 ´) が一番内側に来るので、内蔵エミッタ抵抗を利用する標準的な使い方をする場合、プリント基板上では最短距離で第2エミッタ端子(E2),(E2 ´) 間を接続でき、スピーカ出力用のプリントパターン長の引き回しを最小限に抑えることができる。

0060

なお、上記した第2実施例では、固定抵抗R9と半固定抵抗VR4 を外付けするようにしたが、第1の半導体装置,第2の半導体装置の電気的特性のバラツキが少ない場合、最適なバイアス電圧値とできる分圧用の固定抵抗を第2の半導体装置の中に設け、バイアス用のトランジスタと接続しておくようにしても良い。このようにすれば、バイアス電圧の無調整化を実現することができ、SEPP回路組立後のバイアス回路の調整作業が不要となる。また、プリント基板上でのバイアス回路用の配線を減らせるため、実装面積が減り、SEPP接続に必要なエミッタ端子、コレクタ端子に関するプリント基板上でのプリントパターンの引き回し長をより短くすることができ、電磁放射を減らして出力歪の発生を抑制することができる。また、バイアス用のトランジスタはPNP型を用いても良く、第1の半導体装置に設けるようにしても良い。また、α5 ≒α1 の関係は厳密に成立している必要はなく、両者の値が近い関係が有れば、理想に近い温度補償が可能である。

0061

図12図10の変形例に係るパワーアンプのドライバ段及び出力段を示す回路図であり、図10と同一の構成部分には同一の符号が付してある。図10では発振防止用の抵抗R7,R8をドライバ段10の終段トランジスタTr5,Tr6とバイアス回路80の間に設けたが、図12では第1,第2の半導体装置に内蔵してあり、第1の半導体装置600ではベース端子(B) とトランジスタTr1のベースの間に発振防止用のベース抵抗R7´が介装してあり、第2の半導体装置700ではバイアス回路用のトランジスタTr7のエミッタとベース端子(B´) との接続点とトランジスタTr3のベースの間に発振防止用のベース抵抗R8´が介装してある。ベース抵抗R7´,R8´の抵抗値は数十〜数百Ω程度であるが、ここでは一例として47Ωとしてある。また、図10ではNPN型パワートランジスタ21のトランジスタTr1のエミッタ抵抗R1を、トランジスタTr1のエミッタとTr2のエミッタの間に接続し、PNP型パワートランジスタ31のトランジスタTr3のエミッタ抵抗R3を、トランジスタTr3のエミッタとTr4のエミッタの間に接続するようにしたが、図12では、トランジスタTr1のエミッタ抵抗R1´は、トランジスタTr1のエミッタと第2のエミッタ端子(E2)の間に接続し、トランジスタTr3のエミッタ抵抗R3´は、トランジスタTr3のエミッタと第2のエミッタ端子(E2 ´) の間に接続してある。抵抗R1´,R3´の抵抗値は100〜200Ω程度であるが、ここでは一例として150Ωとしてある。その他の構成部分は図10と全く同一に構成されており、図12の第1,第2の半導体装置600,700の端子配置も図10の第1,第2の半導体装置60,70と同一になっている(図11参照)。

0062

図12では、発振防止用のベース抵抗R7´,R8´を第1,第2の半導体装置60,70に内蔵したので、放熱器に第1,第2の半導体装置60,70を装着すれば自動的に発振防止用のベース抵抗R7´,R8´の取りつけが終わるので、発振防止用で不燃化した高価な抵抗を外付けする必要がなく、プリント基板上に実装する手間とスペースが不要となり、コストも安価にできる。また、ベース抵抗R7´,R8´にはバイアス回路80に流れるバイアス電流は流れないので、電流値が小さくなり、これらベース抵抗R7´,R8´での電圧ロスが小さくなる。よって、パワーアンプの出力を大きくすることができる。

0063

また、図12の例では、トランジスタTr1のエミッタ抵抗R1´を第2のエミッタ端子(E) と接続し、トランジスタTr3のエミッタ抵抗R3´を第2のエミッタ端子(E´) と接続してあるので、例えば、ドライバ段10からの入力信号の極性がプラスからマイナスに変化するとき、第1の半導体装置60のトランジスタTr2のベースに蓄積されたキャリアの放電路はトランジスタTr2のベース→抵抗R1´→R3´→トランジスタTr3のエミッタとなり、トランジスタTr2からTr4への貫通電流で抵抗R2,R4に生じる逆起電力が却って、抵抗R1´とR3´に放電を促進する電圧を印加するので、トランジスタTr2のカットオフが迅速になされる。この結果、クロスオーバ歪が生じにくくなり、また、トランジスタTr2からトランジスタTr4へ大きな貫通電流Iが流れるのが阻止されるので、これらのトランジスタTr2,Tr4の破壊を未然に防止することができる。

0064

なお、図12における第1,第2の半導体装置60,70を2つづつ用いて図4と同様のパラレルプッシュプル回路を構成するとき、発振防止用のベース抵抗R7´,R8´が第1,第2の半導体装置60,70に内蔵されているので、図4の場合と同様に、バイアス回路用の抵抗分圧回路は一方のSEPP回路にだけ設ければ済む。また、図12では第1,第2の半導体装置60,70にエミッタ抵抗R2,R4を内蔵させたが、省略し、単に、トランジスタTr2のエミッタを第1のエミッタ端子(E1)と接続し、トランジスタTr4のエミッタを第1のエミッタ端子(E1´)と接続するようにしても良い。また、NPN型パワートランジスタ21,PNP型パワートランジスタ31は3段以上のダーリントン接続トランジスタに置き換えても良い(その場合、ダーリントン接続された各トランジスタのエミッタは、個別に設けたエミッタ対抗を介して第2のエミッタ端子(E2),(E2 ´)と接続するか、最終段以外の各トランジスタのエミッタを、個別に設けたエミッタ対抗を介して第2のエミッタ端子(E2),(E2 ´)と接続し、最終段のトランジスタのエミッタはエミッタ抵抗を設けずに単に第1のエミッタ端子(E1),(E1 ´) と接続するようにすれば良い)。

発明の効果

0065

本発明によれば、相補トランジスタ対を成すNPN型パワートランジスタとPNP型パワートランジスタのベース−エミッタ間順方向電圧降下の合計をEとして、第1,第2の半導体装置の内、一方に形成したバイアス回路用のダイオード全体の順方向電圧降下V1 はEより小さく、かつ、約E/2以外の任意の一定値で良いことから、NPN型パワートランジスタまたはPNP型パワートランジスタと同一の半導体基板上にPN接合型など普通のダイオードを形成すれば良く、製造が容易であり安価で済む。また、第1,第2の半導体装置の内、他方のバイアス回路用のダイオードをショットキーバリアダイオードとしたことで、比較的、簡単な構成で、ダイオード1個当たりの順方向電圧降下を0.1〜0.5Vと細かく設定でき、ダイオード全体の順方向降下電圧V2 を約(E−V1 )の所定値に簡単に設定することができる。この結果、放熱器に第1,第2の半導体装置を取り付けるだけで適正なバイアス電圧を発生するバイアス回路用のダイオードの取り付けを自動的に完了させることができ、SEPP回路の組立の手間が簡略化する。この際、第1,第2の半導体装置の両方をショットキーバリアダイオードとはせず、片方だけとしたので、部品コストの上昇は少なくて済む。また、第1,第2の半導体装置内では、NPN型パワートランジスタまたはPNP型パワートランジスタと同一半導体基板上にダイオードを形成するので、理想的な熱結合を行わせることができ、良好な温度補償を行うことができる。更に、互いに相補関係に有る第1,第2の半導体装置の組み合わせを選択すれば、バイアス回路用のダイオードの選択は自動的にされるので、SEPP回路の設計が簡単となる。また、第1,第2の半導体装置を各々、従来のNPN型パワートランジスタ,PNP型パワートランジスタと同様に使用することもできる。

0066

また、第1の半導体装置または第2の半導体装置に、NPN型パワートランジスタまたはPNP型パワートランジスタと同一の半導体基板上にSEPP接続時のバイアス回路用のトランジスタを形成したので、放熱器に第1,第2の半導体装置を取り付ければ適正なバイアス電圧を発生するバイアス回路用のトランジスタの取り付けも自動的に完了させることができ、SEPP回路の組立の手間が簡略化する。また、第1,第2の半導体装置内では、NPN型パワートランジスタまたはPNP型パワートランジスタと同一半導体基板上にトランジスタを形成するので、理想的な熱結合を行わせることができ、良好な温度補償を行うことができる。更に、互いに相補関係に有る第1,第2の半導体装置の組み合わせを選択すれば、バイアス回路用のトランジスタの選択は自動的にされるので、SEPP回路の設計が簡単となる。また、半導体基板上にトランジスタを集積することは極めて簡単に行えるので部品コストもほとんど増大しない。また、第1,第2の半導体装置を各々、従来のNPN型パワートランジスタ,PNP型パワートランジスタと同様に使用することもできる。

図面の簡単な説明

0067

図1本発明の第1実施例に係るパワーアンプのドライバ段と出力段の構成を示す回路図である。
図2図1のパワーアンプの出力段の実装配線図である。
図3図1の変形例に係るパワーアンプのドライバ段と出力段の構成を示す回路図である。
図4図3の第1,第2の半導体装置でパラレルプッシュ構成したときの回路図である。
図5図1の第1,第2の半導体装置でパラレルプッシュ構成したときの回路図である。
図6図5の構成で一方の半固定抵抗を省略したときの動作説明図である。
図7図3の変形例に係る第1,第2の半導体装置の回路図である。
図8図3の他の変形例に係る第1,第2の半導体装置の回路図である。
図9図3の更に他の変形例に係る第1,第2の半導体装置の回路図である。
図10本発明の第2実施例に係るパワーアンプのドライバ段と出力段の構成を示す回路図である。
図11図10中の第1の半導体装置と第2の半導体装置の端子配置の説明図である。
図12図10の変形例に係るパワーアンプのドライバ段と出力段の構成を示す回路図である。
図13従来のダイオード式のバイアス回路を含むパワーアンプ出力段の回路図である。
図14従来のトランジスタ式のバイアス回路を含むパワーアンプ出力段の回路図である。
図15図14の回路の実装配線図である。

--

0068

20、20A、20B、60、200〜203、200A、200B 第1の半導体装置
21、210NPN型パワートランジスタ
22、321 〜32nダイオード
30、30A、30B、70、300〜303、300A、300B 第2の半導体装置
31、310PNP型パワートランジスタ
40放熱器
41プリント基板
50、80バイアス回路
R1〜R4、R1´、R3´、R20´〜R25´エミッタ抵抗
R7、R8、R9抵抗
R7´、R8´ベース抵抗
VR3 、VR3 ´、VR4半固定抵抗
Tr1〜Tr4、Tr7、Tr20〜Tr25 トランジスタ

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