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技術 半導体メモリの不良解析方法及び装置

出願人 ヤマハ株式会社
発明者 七宮敬朋
出願日 1995年10月20日 (25年4ヶ月経過) 出願番号 1995-297504
公開日 1997年5月2日 (23年9ヶ月経過) 公開番号 1997-115300
状態 未査定
技術分野 リードオンリーメモリ(EAROMを除く) リードオンリーメモリ 半導体メモリの信頼性技術
主要キーワード 良否表示 左右ブロック Y座標 データ比較結果 マスクプログラミング 右ブロック X座標 左ブロック
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(1997年5月2日)のものです。
また、この項目は機械的に抽出しているため、正しく解析できていない場合があります

図面 (9)

課題

目視による不良解析を容易にした半導体メモリの不良解析装置を提供する。

解決手段

テストサンプル12とこのテストサンプル12に対応する良品サンプル11に対して、アドレス発生回路15から各々メモリアドレスを順次供給して各サンプル11,12のデータ読み出しを行う。良品サンプル11とテストサンプル12の対応するメモリアドレスの読出しデータは、データ比較回路17で各メモリアドレス毎に比較してテストサンプル12の各メモリアドレス毎に読み出されたデータの良/不良を判定する。アドレス発生回路15は、テストサンプル12のメモリセルパターンレイアウトに基づいて前記メモリアドレスに対応するメモリセルの物理アドレス表示アドレスとして発生する。データ比較回路17による各メモリアドレス毎のデータの良/不良の判定結果は、発生された物理アドレスに従って配列したビットマップデータとしてディスプレイ18に表示する。

概要

背景

マスクROMの開発には、出来上がったマスクROMの評価や不良解析のためにテスタが欠かせない。しかし、従来の半導体メモリ用のテスタは、評価の性能が高い大型かつ高価なものであっても、プロセスの構造的な不良やパターン不良等の初期不良の解析には適さない。これは、マスクROMのメモリアドレスが、通常、デコーダ構成都合から、実際のチップ上のパターンレイアウトを示す物理アドレスとは異なるためである。既存の半導体メモリテスタを用いて、マスクROMの初期不良解析を行う場合、例えば不良アドレスと対応する出力データの数値表示を行うが、これでは実際のチップレイアウト上の不良箇所が直ちには分からない。所定のアルゴリズムを用いた計算によりデータを並び変えたビット単位の表示を行っても、表示データのアドレスは実際のパターンレイアウトとの相関がないため、実際のレイアウト上のどの位置にどの様な不良があるかは容易には分からない。従って不良解析に時間がかかる。

概要

目視による不良解析を容易にした半導体メモリの不良解析装置を提供する。

テストサンプル12とこのテストサンプル12に対応する良品サンプル11に対して、アドレス発生回路15から各々メモリアドレスを順次供給して各サンプル11,12のデータ読み出しを行う。良品サンプル11とテストサンプル12の対応するメモリアドレスの読出しデータは、データ比較回路17で各メモリアドレス毎に比較してテストサンプル12の各メモリアドレス毎に読み出されたデータの良/不良を判定する。アドレス発生回路15は、テストサンプル12のメモリセルのパターンレイアウトに基づいて前記メモリアドレスに対応するメモリセルの物理アドレスを表示アドレスとして発生する。データ比較回路17による各メモリアドレス毎のデータの良/不良の判定結果は、発生された物理アドレスに従って配列したビットマップデータとしてディスプレイ18に表示する。

目的

以上のように従来の半導体メモリ用のテスタは、製品の初期不良の解析等には向かないという問題があった。この発明は、上記の点に鑑みなされたもので、目視による不良解析を容易にした半導体メモリの不良解析方法及び装置を提供することを目的としている。

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

テストすべき半導体メモリおよびこのテストすべき半導体メモリに対応する良品半導体メモリに対して、各々メモリアドレスを順次供給各半導体メモリの記憶データの読み出しを行う読出し手段と、前記テストすべき半導体メモリと前記良品半導体メモリの各々から読み出されたデータを対応するメモリアドレス毎に比較することにより、前記テストすべき半導体メモリの各メモリアドレスの読み出されたデータの良/不良を判定するデータ比較手段と、前記テストすべき半導体メモリのメモリセルパターンレイアウトに基づき前記メモリアドレスに対応するメモリセルの物理アドレス表示アドレスとして発生する表示アドレス発生手段と、前記データ比較手段による各メモリアドレスのデータの良/不良の判定結果を前記メモリセルの物理アドレスに従って配列したビットマップデータとして画面上に表示する表示手段とを有することを特徴とする半導体メモリの不良解析装置。

請求項2

テストすべき半導体メモリおよびこのテストすべき半導体メモリに対応する良品半導体メモリに対して、各々メモリアドレスを順次供給して各半導体メモリの記憶データを読み出し、各半導体メモリから読み出されたデータを対応するメモリアドレス毎に比較することにより、前記テストすべき半導体メモリの各メモリアドレスの読み出されたデータの良/不良を判定すると共に、前記データの良/不良の判定結果を前記テストすべき半導体メモリのメモリセルのパターンレイアウトに対応させて画面上に表示させることを特徴とする半導体メモリの不良解析方法。

技術分野

0001

この発明は、マスクROM等の半導体メモリ不良解析方法及び装置に関する。

背景技術

0002

マスクROMの開発には、出来上がったマスクROMの評価や不良解析のためにテスタが欠かせない。しかし、従来の半導体メモリ用のテスタは、評価の性能が高い大型かつ高価なものであっても、プロセスの構造的な不良やパターン不良等の初期不良の解析には適さない。これは、マスクROMのメモリアドレスが、通常、デコーダ構成都合から、実際のチップ上のパターンレイアウトを示す物理アドレスとは異なるためである。既存の半導体メモリテスタを用いて、マスクROMの初期不良解析を行う場合、例えば不良アドレスと対応する出力データの数値表示を行うが、これでは実際のチップレイアウト上の不良箇所が直ちには分からない。所定のアルゴリズムを用いた計算によりデータを並び変えたビット単位の表示を行っても、表示データのアドレスは実際のパターンレイアウトとの相関がないため、実際のレイアウト上のどの位置にどの様な不良があるかは容易には分からない。従って不良解析に時間がかかる。

発明が解決しようとする課題

0003

以上のように従来の半導体メモリ用のテスタは、製品の初期不良の解析等には向かないという問題があった。この発明は、上記の点に鑑みなされたもので、目視による不良解析を容易にした半導体メモリの不良解析方法及び装置を提供することを目的としている。

課題を解決するための手段

0004

この発明に係る半導体メモリの不良解析装置は、テストすべき半導体メモリおよびこのテストすべき半導体メモリに対応する良品半導体メモリに対して、各々メモリアドレスを順次供給各半導体メモリの記憶データの読み出しを行う読出し手段と、前記テストすべき半導体メモリと前記良品半導体メモリの各々から読み出されたデータを対応するメモリアドレス毎に比較することにより、前記テストすべき半導体メモリの各メモリアドレスの読み出されたデータの良/不良を判定するデータ比較手段と、前記テストすべき半導体メモリのメモリセルのパターンレイアウトに基づき前記メモリアドレスに対応するメモリセルの物理アドレスを表示アドレスとして発生する表示アドレス発生手段と、前記データ比較手段による各メモリアドレスのデータの良/不良の判定結果を前記メモリセルの物理アドレスに従って配列したビットマップデータとして画面上に表示する表示手段とを有することを特徴としている。

0005

この発明に係る半導体メモリの不良解析方法は、テストすべき半導体メモリおよびこのテストすべき半導体メモリに対応する良品半導体メモリに対して、各々メモリアドレスを順次供給して各半導体メモリの記憶データを読み出し、各半導体メモリから読み出されたデータを対応するメモリアドレス毎に比較することにより、前記テストすべき半導体メモリの各メモリアドレスの読み出されたデータの良/不良を判定すると共に、前記データの良/不良の判定結果を前記テストすべき半導体メモリのメモリセルのパターンレイアウトに対応させて画面上に表示させることを特徴としている。

0006

この発明によると、メモリセルのパターンレイアウトに基づいてメモリアドレスに対応する物理アドレスを表示アドレスとして発生させ、テストすべき半導体メモリの各メモリアドレス毎のデータの良/不良の判定結果をその物理アドレスに従って配列したビットマップデータとして表示することによって、目視によりパターンレイアウト上のどこにどの様な不良があるかが簡単に判別できる。しかも上述の表示アドレス発生は、例えばパーソナルコンピュータを用いた極めて簡単なプログラム上の数値計算でできるので、この発明の不良解析装置はパーソナルコンピュータと市販の入出力コントロール装置を組み合わせて簡便に実現することが可能である。

発明を実施するための最良の形態

0007

以下、図面を参照して、この発明の実施例を説明する。図1、この発明の一実施例によるマスクROMの不良解析装置のブロック構成を示す。11はプログラミングが終わって既に良品であることが判定されているマスクROM(以下、良品サンプルという)であり、12は、テストすべきマスクROM(以下、テストサンプルという)である。良品サンプル11、テストサンプル12共に、この実施例では、20ビットアドレス指定されて16ビットの並列データを出力する、いわゆる2Mバイト容量のマスクROMである。なお、良品サンプル11は実際のマスクROMでなくてもよく、例えば良品に対応したデータを記憶したEPROM等であってもよい。

0008

13,14はそれぞれ、良品サンプル11及びテストサンプル12に接続される入出力コントロール装置であり、良品サンプル11、テストサンプル12にそれぞれ20ビットアドレスを供給し、16ビット並列のデータを受け取るインターフェースである。16はアドレス発生部であり、マスクROMのレイアウトに対応したメモリアドレスを発生すると共に、ディスプレイ18の表示に対応する表示アドレスを発生する。このアドレス発生部16はこの発明の特徴部であり、後に詳細に説明するが、本来、波形データ等の連続データを読み出す場合(実使用時)にはメモリアドレスを0,1,2,…と順次歩進するのに対して、この発明では、解析を容易にするため、マスクROMのメモリセルレイアウトに合わせたアドレスを発生している。また、テストサンプル12に対してある一つのアドレスを与えると16ビットの並列データが得られるわけであるが、レイアウト上で、この16ビットデータの各ビットデータの記憶位置が異なるので、各ビット毎に異なる規則で作成した表示アドレスを発生している。

0009

なお、この発明の第1の目的は、実際のマスクROMのレイアウトに対応してデータの良否を表示することにあるので、メモリアドレス発生順序の工夫は必ずしも必須の構成ではない。即ち、マスクROMの実使用時と同様に順次メモリアドレスを下位ビットから歩進し、表示アドレスの工夫のみで、マスクROMのレイアウトに対応させることも可能である。しかしその場合は、比較結果がディスプレイ18上に間欠的に現れ、表示が不自然になる。この実施例では、メモリアドレスもマスクROMのレイアウトに対応して工夫することにより、自然な表示ができるようにしている。

0010

17はデータ比較部であり、良品サンプル11及びテストサンプル12について読み出された16ビット並列データのうち所定の表示アドレスに対応した1ビットのデータを比較する。18はディスプレイであり、アドレス発生部16から与えられる表示アドレスにデータ比較部17から与えられるデータ比較結果を表示する。

0011

良品サンプル11及びテストサンプル12は例えば、NAND型マスクROMであって、図2に示すようにデータがマスクプログラミングされたメモリセルアレイ21、外部アドレスを取り込むアドレスバッファ22、取り込まれたアドレスをデコードするカラムデコーダ23とロウデコーダ24、データを読み出すセンスアンプ25及び出力バッファ26により構成されている。このマスクROMは、A0〜A19の20ビットでアドレス指定され、D0〜D15の16ビットの並列データを出力する。アドレスA19〜A0のうち、上位12ビット(A19〜A8)がロウアドレスであり、下位8ビット(A7〜A0)がカラムアドレスである。

0012

次にこの実施例のメモリセルアレイ21のレイアウトについて、図3及び図6に基づいて説明する。図3は、ロウアドレス上位A19〜A13で特定される128領域(以下、ロウブロックという)のうち、カラムアドレスの最上位A7で特定される領域、即ちロウブロックの半分を示したものである。メモリセルアレイ21は、図3に示すように、複数本ずつのビット線BLワード線WLの交差部に16段のメモリトランジスタを持つNAND型セルブロックが配置されて構成されている。図3に示しているのは、図6におけるロウブロックの上半分(A19〜A13=0,A7=0の場合)に対応している。同一ロウブロックの他の半分(A7=1の場合)は、図6に示すように、レイアウト上間隔をおいて下方に位置している。図6はデータD0〜D15のうち、D0,D1,D8,D9の記憶位置を実際のレイアウトに対応して示しており、他のデータについては説明の便宜上省略している。

0013

ここで、同一のロウブロックがA7の如何によって上下に間隔を隔ててレイアウトされるのは、専らスピード向上のためであり、D0とD8の近接、D1とD9の近接は、このマスクROMが8ビットデータ出力のマスクROMとしても使用できるように配慮した結果である。図3は、ロウブロックの半分を示しているが、128本のビット線BL0〜BL127(カラムアドレスA7〜A1に対応)と、16本のワード線WL0〜WL15(ロウアドレスA11〜A8に対応)の配列でロウブロックの1/4を構成し、それぞれ選択ゲート線s0(ロウアドレスA12に対応)により選択される左右ブロックBL,BRでロウブロックの半分を構成している。そして、同一ロウブロックの残り半分については、前述のように、下方に間隔をおいて配置されている。また、各ビット線について、選択ゲート線s1,s2(A0に対応)により選択的に上下のラインが選択される。

0014

ここで、アドレス発生部16が発生するメモリアドレス、表示アドレスの発生順序と、アクセスされるマスクROMのデータ及びディスプレイ18の表示位置との関係を、図6及び図7に基づいて整理しておく。図7は、ディスプレイ18の表示画面を示したものであるが、横方向がX座標で右にいく程値が大きくなり、縦方向Y座標で下にいく程値が大きくなる。左上が原点座標である。ここで、○はデータ“1”が正しく書かれていることを示し、●はデータ“0”が正しく書かれていることを示し、Hは“1”データ不良を示し、Lは“0”データ不良を示している。この実施例では、図6のようにレイアウトされたマスクROMに対し、D0上半分(カラムアドレスA7=0)、D8上半分、D1上半分、D9上半分、D0下半分(カラムアドレスA7=1)、D8下半分、D1下半分、D9下半分の順で良否の表示を行う。

0015

以下、D0データに着目して、メモリアドレス、表示アドレス発生の手順を説明する。
アドレス発生部16は、先ず、マスクROMに対して、A20=A19=…=A0=0のメモリアドレスを発生すると共に、ディスプレイ18に対して、(0,0)の表示アドレスを発生する。あるメモリアドレスを発生すると、二つのマスクROMからD0〜D15の16ビットのデータが同時に得られるわけであるが、データ比較部17ではテストサンプル12のレイアウト上の上部に位置するD0のデータのみを比較し(以下、特にことわらない限り、データD0の比較である)、比較結果をディスプレイ18に与える。よって、マスクROMのレイアウト上で左上に記憶されているデータがディスプレイ18の左上(0,0)に表示される。

0016

引き続き、アドレス発生部16はカラムアドレスを下位(A0側)から順次A6=A5=…=A0=1になるまで歩進していくと共に、表示アドレスのY座標を順次(0,127)になるまで歩進していく。これにより、図6のロウブロックの上半分の左端の列の表示が完了する。
次に、アドレス発生部16は、同一のロウブロック(上半分)の左から2番目の列をアクセスすべく、ロウアドレスA20〜A8を歩進(A11〜A9=0,A8=1)すると共に、カラムアドレスA6〜A0をリセットする。また、このとき表示アドレスは(1,0)に設定する。以下、と同様の手順で、アドレス発生部16はカラムアドレスを下位(A0側)から順次A6=A5=…=A0=1になるまで歩進していくと共に、表示アドレスのY座標を順次(1,127)になるまで歩進していく。これにより、図6のロウブロック上半分の左2列の表示が完了する。

0017

以下、と同様の手順で、ロウアドレスA20〜A8の歩進、カラムアドレスA7〜A0のリセット、カラムアドレスA7〜A0の歩進、表示アドレスの更新を繰り返す。そして、ロウアドレスの下位4ビットA11〜A8がオール1、カラムアドレスA6〜A0がオール1、表示アドレスが(15,127)になった時点で、図6のロウブロックの左上1/4の表示が完了する。以降、カラムアドレスA7〜A0のリセット及び歩進、表示アドレスの更新は同様の手順で進むが、ロウアドレスの下位4ビットA11〜A8の更新順序はA12の値に従って異なってくる。

0018

A11〜A8がオール1になって次にロウアドレスを歩進すると、A12が1になるが、このロウアドレスA12=1を検出すると、ロウアドレス下位4ビットA11〜A8はオール1を保持し、この状態でカラムアドレスの歩進、リセット、表示アドレスの更新が上記と同様に行われる。以降、ロウアドレス下位4ビットA11〜A8に関してはオール0までカウントダウンされつつ、同様のことが行われる。これは、図3及び図6に示すように、A12の値に応じて、左右ブロックBL,BRが反転パターンとなるためである。これをロウアドレスA11〜A8がオール0になってカラムアドレスA6〜A0がオール1、表示アドレス(31,127)になるまで繰り返すと、図6に示すロウブロックの上半分の良否の表示が完了する。

0019

これ以降は、ロウアドレスのみ以下のルールで変則的に変えていく。
・A12=0のとき…A11〜A8を歩進し、A11〜A8がオール1なったとき、それを保持すると共に、A19〜A12を歩進する。
・A12=1のとき…A11〜A8をカウントダウンし、A11〜A8がオール0になったとき、それを保持すると共に、A19〜A12を歩進する。
以上の手順を繰り返すことにより、データD0の良否の表示が完了する。

0020

上記と同様のことを、マスクROMテストサンプル12のレイアウト上、上部にあるD8,D1,D9の順で行う。このときデータ比較部17で比較するデータがそれぞれD8,D1,D9である点を除いて、手順は上記と同様である。
D9が終了すると、再びD0〜D9の残り半分について良否表示を行うが、カラムアドレスの最上位をA7=1に固定する以外、上記と同様の手順でD0,D8,D1,D9について行う。
以上により、D0,D8,D1,D9の良否表示が完了する。

0021

次に、D2,D10,D3,D11について、その次にD4,D12,D5,D13について、更にその次にD6,D14,D7,D15について同様のことを行い、全データの良否表示が完了する。

0022

図1におけるアドレス発生部16、データ比較部17は、実際にはパーソナルコンピュータにより簡単に実現できる。その際、CPUが実行するソフトウェアについて説明する。図3または図6に示すように、メモリアドレスの割り当ては、カラムアドレスが下位7ビットA6〜A0=Yと、最上位A7=YAとからなり、これにより256カラムの選択がなされる。A7の値によりロウブロックの上半分か下半分かが選択される。ロウアドレスは、16本のワード線WL0〜WL15の選択を行うA11〜A8=Xと、ロウブロック内の左右ブロックBL,BRの選択を行うA12=XAと、ロウブロックB0,B1,…,B127の選択を行うA19〜A13=XBとからなり、これにより、(16*2*128)ロウの選択が行われる。

0023

前述のとおり、ロウアドレスについて見れば、メモリアドレスの更新に伴って、XA=0のとき左ブロックBLが選択されて、16本のワード線WL0,WL1,…,WL15が順次選択される。XA=1になると、右ブロックBRが選択されて、16本のワード線WL15,WL14,…,WL0が順次選択される。これは、左右ブロックBL,BRの間で反転パターンとなっているため、通常使用時のようにロウアドレスを歩進した場合は、ワード線が選択される方向が順方向,逆方向,順方向,…と変化するためである。この様なメモリアドレス発生及び表示アドレス発生に対応したフローチャート図4及び図5である。

0024

図4及び図5のフローチャートは、図6に示したマスクROMの、データD0の上半分(A7=0)をアクセスし、表示する動作を説明するためのもので、他のデータについてはフローチャートが複雑になるので図示しないが、上述のアドレス発生部16の動作説明のとおりである。ステップS1において、各種アドレスX,XA,XB,Y,YA,a,bの初期値を設定し、ロウアドレス更新に対応する加算値XXを1に設定する。ここで、(a,b)は表示アドレス(座標)を示し、aがX座標,bがY座標である。ステップS2で、表示のX座標aを更新する。

0025

ステップS3で、XAの0(左ブロックBL選択)又は1(右ブロックBR選択)の判定がなされ、それに応じてステップS4又はS7に行き、ワード線選択アドレスXがステップアップされる。ステップS5ではXが15を越えたか否か、即ち16本のワード線が選択されたか否かの判定がなされ、NOであれば図5に示すフローに行き、カラムアドレスがステップアップされると再度ステップS2に戻って、以下ロウアドレスの1ずつのステップアップが繰り返される。

0026

ステップS5において、X>15が判定されると、図3に示すメモリセルアレイの中の左ブロックBL内の16本のワード線が全て選択されたことになり、次にメモリアドレスは右ブロックBRに移る。右ブロックBRではワード線アドレスXが左ブロックBLとは逆配列であるから、これを実際のパターンレイアウトに合わせて変換する必要があり、これがステップS6において行われる。即ち、ステップS6では、先ずXにX−XXを入れて、X=16を15に戻し、加算値XX=−1とし、更にXAを1とする。これにより、次にステップS3に戻ったとき、ステップS7に進んで、ワード線アドレスXが1ずつ減算がなされる。

0027

ステップS8において、X<0が判定されるまで以上の減算が繰り返されて、図3に示す右ブロックBRのワード線アドレス0,1,…,15が、15,14,…,0のように逆転される。ステップS8でX<0が判定されると、次にステップS9において、再びXにX−XXを入れて、加算値XXを1、XAを0とし、更にブロックアドレスXBを更新して、以下同様の操作を、ステップS10において128個の全ロウブロック終了が判定されるまで繰り返す。

0028

図4のフローによりロウアドレス及び表示X座標が確定すると、次に図5に示すフローチャートに従い、カラムアドレス、表示Y座標の決定、マスクROMのアクセス及びディスプレイ18への表示を行う。先ず、ステップS11において表示のY座標を更新し、ステップS12においてカラムアドレスを更新する。次にステップS13でカラムアドレスYが127を越えたか否かを判定し、越えない場合はステップS14に進み、越えた場合はステップS17でYを初期値に戻し、図4のステップS2に戻る。つまり、Yが127を越えるということは、図6のロウブロック(上半分)の所定の1列のアクセスが終わり、次の列に移ることに対応している。

0029

ステップS14では、図4のステップS4(またはS7)及びステップS12で決定したメモリアドレスを発生して良品サンプル11及びテストサンプル12に与え、それぞれのデータD0〜D15を取り込む。ステップS15では、良品サンプル11及びテストサンプル12それぞれのデータD0について比較を行い、その結果をステップS16でディスプレイ18の表示座標(a,b)の位置に表示させる。データ比較は前述のとおり、データ1の良否、データ0の良否の判定を行う。以上のフローにより、図7にその一部を示すような表示が行われる。

0030

図8は、別の表示画面の例である。これは、物理アドレスに従ってロウ方向に16ビット、カラム方向に16ビットずつまとめて良/不良の表示を行ったもので、ドットが正常、Fがデータ不良を示している。これによっても、メモリチップ上のデータ不良位置が目視により直ちに分かる。

0031

この発明は上記実施例に限られない。例えば実施例ではNAND型マスクROMを説明したが、NOR型マスクROMにも同様にこの発明を適用することができる。また実施例では、データ読出しにメモリアドレスを変則的に更新すると共に、表示に際して表示アドレス(座標)を変則的に更新するようにしたが、メモリアドレスは下位ビットから順次更新し、表示アドレスのみ変則的に発生することにより、マスクROMの実際のレイアウトと表示画面を対応させるようにしてもよい。

発明の効果

0032

以上述べたようにこの発明によれば、メモリセルのパターンレイアウトに基づいてメモリアドレスに対応する物理アドレスを表示アドレスとして発生させ、テストすべき半導体メモリの各メモリアドレス毎のデータの良/不良の判定結果をその物理アドレスに従って配列したビットマップデータとして表示することによって、目視によりパターンレイアウト上のどこにどの様な不良があるかが簡単に判別できる。

図面の簡単な説明

0033

図1この発明の一実施例による不良解析装置の構成を示す。
図2同実施例の解析対象とするマスクROMの構成を示す。
図3図2のマスクROMのメモリセルアレイ構成を示す。
図4同実施例のアドレス発生のフローを示す。
図5同実施例のアドレス発生のフローを示す。
図6同実施例のメモリブロックとアドレスの関係を示す。
図7同実施例による表示画面の例を示す。
図8同実施例による表示画面の他の例を示す。

--

0034

11…良品サンプル、12…テストサンプル、13,14…入出力コントロール装置、16…アドレス発生回路、17…データ比較回路、18…ディスプレイ。

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