技術 半導体メモリの不良解析方法及び装置

0001

この発明は、マスクＲＯＭ等の半導体メモリの不良解析方法及び装置に関する。

0002

マスクＲＯＭの開発には、出来上がったマスクＲＯＭの評価や不良解析のためにテスタが欠かせない。しかし、従来の半導体メモリ用のテスタは、評価の性能が高い大型かつ高価なものであっても、プロセスの構造的な不良やパターン不良等の初期不良の解析には適さない。これは、マスクＲＯＭのメモリアドレスが、通常、デコーダ構成の都合から、実際のチップ上のパターンレイアウトを示す物理アドレスとは異なるためである。既存の半導体メモリテスタを用いて、マスクＲＯＭの初期不良解析を行う場合、例えば不良アドレスと対応する出力データの数値表示を行うが、これでは実際のチップレイアウト上の不良箇所が直ちには分からない。所定のアルゴリズムを用いた計算によりデータを並び変えたビット単位の表示を行っても、表示データのアドレスは実際のパターンレイアウトとの相関がないため、実際のレイアウト上のどの位置にどの様な不良があるかは容易には分からない。従って不良解析に時間がかかる。

0003

以上のように従来の半導体メモリ用のテスタは、製品の初期不良の解析等には向かないという問題があった。この発明は、上記の点に鑑みなされたもので、目視による不良解析を容易にした半導体メモリの不良解析方法及び装置を提供することを目的としている。

0004

この発明に係る半導体メモリの不良解析装置は、テストすべき半導体メモリおよびこのテストすべき半導体メモリに対応する良品半導体メモリに対して、各々メモリアドレスを順次供給し各半導体メモリの記憶データの読み出しを行う読出し手段と、前記テストすべき半導体メモリと前記良品半導体メモリの各々から読み出されたデータを対応するメモリアドレス毎に比較することにより、前記テストすべき半導体メモリの各メモリアドレスの読み出されたデータの良／不良を判定するデータ比較手段と、前記テストすべき半導体メモリのメモリセルのパターンレイアウトに基づき前記メモリアドレスに対応するメモリセルの物理アドレスを表示アドレスとして発生する表示アドレス発生手段と、前記データ比較手段による各メモリアドレスのデータの良／不良の判定結果を前記メモリセルの物理アドレスに従って配列したビットマップデータとして画面上に表示する表示手段とを有することを特徴としている。

0005

この発明に係る半導体メモリの不良解析方法は、テストすべき半導体メモリおよびこのテストすべき半導体メモリに対応する良品半導体メモリに対して、各々メモリアドレスを順次供給して各半導体メモリの記憶データを読み出し、各半導体メモリから読み出されたデータを対応するメモリアドレス毎に比較することにより、前記テストすべき半導体メモリの各メモリアドレスの読み出されたデータの良／不良を判定すると共に、前記データの良／不良の判定結果を前記テストすべき半導体メモリのメモリセルのパターンレイアウトに対応させて画面上に表示させることを特徴としている。

0006

この発明によると、メモリセルのパターンレイアウトに基づいてメモリアドレスに対応する物理アドレスを表示アドレスとして発生させ、テストすべき半導体メモリの各メモリアドレス毎のデータの良／不良の判定結果をその物理アドレスに従って配列したビットマップデータとして表示することによって、目視によりパターンレイアウト上のどこにどの様な不良があるかが簡単に判別できる。しかも上述の表示アドレス発生は、例えばパーソナルコンピュータを用いた極めて簡単なプログラム上の数値計算でできるので、この発明の不良解析装置はパーソナルコンピュータと市販の入出力コントロール装置を組み合わせて簡便に実現することが可能である。

0007

以下、図面を参照して、この発明の実施例を説明する。図１、この発明の一実施例によるマスクＲＯＭの不良解析装置のブロック構成を示す。１１はプログラミングが終わって既に良品であることが判定されているマスクＲＯＭ（以下、良品サンプルという）であり、１２は、テストすべきマスクＲＯＭ（以下、テストサンプルという）である。良品サンプル１１、テストサンプル１２共に、この実施例では、２０ビットでアドレス指定されて１６ビットの並列データを出力する、いわゆる２Ｍバイト容量のマスクＲＯＭである。なお、良品サンプル１１は実際のマスクＲＯＭでなくてもよく、例えば良品に対応したデータを記憶したＥＰＲＯＭ等であってもよい。

0008

１３，１４はそれぞれ、良品サンプル１１及びテストサンプル１２に接続される入出力コントロール装置であり、良品サンプル１１、テストサンプル１２にそれぞれ２０ビットアドレスを供給し、１６ビット並列のデータを受け取るインターフェースである。１６はアドレス発生部であり、マスクＲＯＭのレイアウトに対応したメモリアドレスを発生すると共に、ディスプレイ１８の表示に対応する表示アドレスを発生する。このアドレス発生部１６はこの発明の特徴部であり、後に詳細に説明するが、本来、波形データ等の連続データを読み出す場合（実使用時）にはメモリアドレスを０，１，２，…と順次歩進するのに対して、この発明では、解析を容易にするため、マスクＲＯＭのメモリセルレイアウトに合わせたアドレスを発生している。また、テストサンプル１２に対してある一つのアドレスを与えると１６ビットの並列データが得られるわけであるが、レイアウト上で、この１６ビットデータの各ビットデータの記憶位置が異なるので、各ビット毎に異なる規則で作成した表示アドレスを発生している。

0009

なお、この発明の第１の目的は、実際のマスクＲＯＭのレイアウトに対応してデータの良否を表示することにあるので、メモリアドレス発生順序の工夫は必ずしも必須の構成ではない。即ち、マスクＲＯＭの実使用時と同様に順次メモリアドレスを下位ビットから歩進し、表示アドレスの工夫のみで、マスクＲＯＭのレイアウトに対応させることも可能である。しかしその場合は、比較結果がディスプレイ１８上に間欠的に現れ、表示が不自然になる。この実施例では、メモリアドレスもマスクＲＯＭのレイアウトに対応して工夫することにより、自然な表示ができるようにしている。

0010

１７はデータ比較部であり、良品サンプル１１及びテストサンプル１２について読み出された１６ビット並列データのうち所定の表示アドレスに対応した１ビットのデータを比較する。１８はディスプレイであり、アドレス発生部１６から与えられる表示アドレスにデータ比較部１７から与えられるデータ比較結果を表示する。

0011

良品サンプル１１及びテストサンプル１２は例えば、ＮＡＮＤ型マスクＲＯＭであって、図２に示すようにデータがマスクプログラミングされたメモリセルアレイ２１、外部アドレスを取り込むアドレスバッファ２２、取り込まれたアドレスをデコードするカラムデコーダ２３とロウデコーダ２４、データを読み出すセンスアンプ２５及び出力バッファ２６により構成されている。このマスクＲＯＭは、Ａ０〜Ａ１９の２０ビットでアドレス指定され、Ｄ０〜Ｄ１５の１６ビットの並列データを出力する。アドレスＡ１９〜Ａ０のうち、上位１２ビット（Ａ１９〜Ａ８）がロウアドレスであり、下位８ビット（Ａ７〜Ａ０）がカラムアドレスである。

0012

次にこの実施例のメモリセルアレイ２１のレイアウトについて、図３及び図６に基づいて説明する。図３は、ロウアドレス上位Ａ１９〜Ａ１３で特定される１２８領域（以下、ロウブロックという）のうち、カラムアドレスの最上位Ａ７で特定される領域、即ちロウブロックの半分を示したものである。メモリセルアレイ２１は、図３に示すように、複数本ずつのビット線ＢＬとワード線ＷＬの交差部に１６段のメモリトランジスタを持つＮＡＮＤ型セルブロックが配置されて構成されている。図３に示しているのは、図６におけるロウブロックの上半分（Ａ１９〜Ａ１３＝０，Ａ７＝０の場合）に対応している。同一ロウブロックの他の半分（Ａ７＝１の場合）は、図６に示すように、レイアウト上間隔をおいて下方に位置している。図６はデータＤ０〜Ｄ１５のうち、Ｄ０，Ｄ１，Ｄ８，Ｄ９の記憶位置を実際のレイアウトに対応して示しており、他のデータについては説明の便宜上省略している。

0013

ここで、同一のロウブロックがＡ７の如何によって上下に間隔を隔ててレイアウトされるのは、専らスピード向上のためであり、Ｄ０とＤ８の近接、Ｄ１とＤ９の近接は、このマスクＲＯＭが８ビットデータ出力のマスクＲＯＭとしても使用できるように配慮した結果である。図３は、ロウブロックの半分を示しているが、１２８本のビット線ＢＬ０〜ＢＬ１２７（カラムアドレスＡ７〜Ａ１に対応）と、１６本のワード線ＷＬ０〜ＷＬ１５（ロウアドレスＡ１１〜Ａ８に対応）の配列でロウブロックの１／４を構成し、それぞれ選択ゲート線ｓ０（ロウアドレスＡ１２に対応）により選択される左右ブロックＢＬ，ＢＲでロウブロックの半分を構成している。そして、同一ロウブロックの残り半分については、前述のように、下方に間隔をおいて配置されている。また、各ビット線について、選択ゲート線ｓ１，ｓ２（Ａ０に対応）により選択的に上下のラインが選択される。

0014

ここで、アドレス発生部１６が発生するメモリアドレス、表示アドレスの発生順序と、アクセスされるマスクＲＯＭのデータ及びディスプレイ１８の表示位置との関係を、図６及び図７に基づいて整理しておく。図７は、ディスプレイ１８の表示画面を示したものであるが、横方向がＸ座標で右にいく程値が大きくなり、縦方向がＹ座標で下にいく程値が大きくなる。左上が原点座標である。ここで、○はデータ“１”が正しく書かれていることを示し、●はデータ“０”が正しく書かれていることを示し、Ｈは“１”データ不良を示し、Ｌは“０”データ不良を示している。この実施例では、図６のようにレイアウトされたマスクＲＯＭに対し、Ｄ０上半分（カラムアドレスＡ７＝０）、Ｄ８上半分、Ｄ１上半分、Ｄ９上半分、Ｄ０下半分（カラムアドレスＡ７＝１）、Ｄ８下半分、Ｄ１下半分、Ｄ９下半分の順で良否の表示を行う。

0015

以下、Ｄ０データに着目して、メモリアドレス、表示アドレス発生の手順を説明する。
アドレス発生部１６は、先ず、マスクＲＯＭに対して、Ａ２０＝Ａ１９＝…＝Ａ０＝０のメモリアドレスを発生すると共に、ディスプレイ１８に対して、（０，０）の表示アドレスを発生する。あるメモリアドレスを発生すると、二つのマスクＲＯＭからＤ０〜Ｄ１５の１６ビットのデータが同時に得られるわけであるが、データ比較部１７ではテストサンプル１２のレイアウト上の上部に位置するＤ０のデータのみを比較し（以下、特にことわらない限り、データＤ０の比較である）、比較結果をディスプレイ１８に与える。よって、マスクＲＯＭのレイアウト上で左上に記憶されているデータがディスプレイ１８の左上（０，０）に表示される。

0016

引き続き、アドレス発生部１６はカラムアドレスを下位（Ａ０側）から順次Ａ６＝Ａ５＝…＝Ａ０＝１になるまで歩進していくと共に、表示アドレスのＹ座標を順次（０，１２７）になるまで歩進していく。これにより、図６のロウブロックの上半分の左端の列の表示が完了する。
次に、アドレス発生部１６は、同一のロウブロック（上半分）の左から２番目の列をアクセスすべく、ロウアドレスＡ２０〜Ａ８を歩進（Ａ１１〜Ａ９＝０，Ａ８＝１）すると共に、カラムアドレスＡ６〜Ａ０をリセットする。また、このとき表示アドレスは（１，０）に設定する。以下、と同様の手順で、アドレス発生部１６はカラムアドレスを下位（Ａ０側）から順次Ａ６＝Ａ５＝…＝Ａ０＝１になるまで歩進していくと共に、表示アドレスのＹ座標を順次（１，１２７）になるまで歩進していく。これにより、図６のロウブロック上半分の左２列の表示が完了する。

0017

以下、と同様の手順で、ロウアドレスＡ２０〜Ａ８の歩進、カラムアドレスＡ７〜Ａ０のリセット、カラムアドレスＡ７〜Ａ０の歩進、表示アドレスの更新を繰り返す。そして、ロウアドレスの下位４ビットＡ１１〜Ａ８がオール１、カラムアドレスＡ６〜Ａ０がオール１、表示アドレスが（１５，１２７）になった時点で、図６のロウブロックの左上１／４の表示が完了する。以降、カラムアドレスＡ７〜Ａ０のリセット及び歩進、表示アドレスの更新は同様の手順で進むが、ロウアドレスの下位４ビットＡ１１〜Ａ８の更新順序はＡ１２の値に従って異なってくる。

0018

Ａ１１〜Ａ８がオール１になって次にロウアドレスを歩進すると、Ａ１２が１になるが、このロウアドレスＡ１２＝１を検出すると、ロウアドレス下位４ビットＡ１１〜Ａ８はオール１を保持し、この状態でカラムアドレスの歩進、リセット、表示アドレスの更新が上記と同様に行われる。以降、ロウアドレス下位４ビットＡ１１〜Ａ８に関してはオール０までカウントダウンされつつ、同様のことが行われる。これは、図３及び図６に示すように、Ａ１２の値に応じて、左右ブロックＢＬ，ＢＲが反転パターンとなるためである。これをロウアドレスＡ１１〜Ａ８がオール０になってカラムアドレスＡ６〜Ａ０がオール１、表示アドレス（３１，１２７）になるまで繰り返すと、図６に示すロウブロックの上半分の良否の表示が完了する。

0019

これ以降は、ロウアドレスのみ以下のルールで変則的に変えていく。
・Ａ１２＝０のとき…Ａ１１〜Ａ８を歩進し、Ａ１１〜Ａ８がオール１なったとき、それを保持すると共に、Ａ１９〜Ａ１２を歩進する。
・Ａ１２＝１のとき…Ａ１１〜Ａ８をカウントダウンし、Ａ１１〜Ａ８がオール０になったとき、それを保持すると共に、Ａ１９〜Ａ１２を歩進する。
以上の手順を繰り返すことにより、データＤ０の良否の表示が完了する。

0020

上記と同様のことを、マスクＲＯＭテストサンプル１２のレイアウト上、上部にあるＤ８，Ｄ１，Ｄ９の順で行う。このときデータ比較部１７で比較するデータがそれぞれＤ８，Ｄ１，Ｄ９である点を除いて、手順は上記と同様である。
Ｄ９が終了すると、再びＤ０〜Ｄ９の残り半分について良否表示を行うが、カラムアドレスの最上位をＡ７＝１に固定する以外、上記と同様の手順でＤ０，Ｄ８，Ｄ１，Ｄ９について行う。
以上により、Ｄ０，Ｄ８，Ｄ１，Ｄ９の良否表示が完了する。

0021

次に、Ｄ２，Ｄ１０，Ｄ３，Ｄ１１について、その次にＤ４，Ｄ１２，Ｄ５，Ｄ１３について、更にその次にＤ６，Ｄ１４，Ｄ７，Ｄ１５について同様のことを行い、全データの良否表示が完了する。

0022

図１におけるアドレス発生部１６、データ比較部１７は、実際にはパーソナルコンピュータにより簡単に実現できる。その際、ＣＰＵが実行するソフトウェアについて説明する。図３または図６に示すように、メモリアドレスの割り当ては、カラムアドレスが下位７ビットＡ６〜Ａ０＝Ｙと、最上位Ａ７＝ＹＡとからなり、これにより２５６カラムの選択がなされる。Ａ７の値によりロウブロックの上半分か下半分かが選択される。ロウアドレスは、１６本のワード線ＷＬ０〜ＷＬ１５の選択を行うＡ１１〜Ａ８＝Ｘと、ロウブロック内の左右ブロックＢＬ，ＢＲの選択を行うＡ１２＝ＸＡと、ロウブロックＢ０，Ｂ１，…，Ｂ１２７の選択を行うＡ１９〜Ａ１３＝ＸＢとからなり、これにより、（１６＊２＊１２８）ロウの選択が行われる。

0023

前述のとおり、ロウアドレスについて見れば、メモリアドレスの更新に伴って、ＸＡ＝０のとき左ブロックＢＬが選択されて、１６本のワード線ＷＬ０，ＷＬ１，…，ＷＬ１５が順次選択される。ＸＡ＝１になると、右ブロックＢＲが選択されて、１６本のワード線ＷＬ１５，ＷＬ１４，…，ＷＬ０が順次選択される。これは、左右ブロックＢＬ，ＢＲの間で反転パターンとなっているため、通常使用時のようにロウアドレスを歩進した場合は、ワード線が選択される方向が順方向，逆方向，順方向，…と変化するためである。この様なメモリアドレス発生及び表示アドレス発生に対応したフローチャートが図４及び図５である。

0024

図４及び図５のフローチャートは、図６に示したマスクＲＯＭの、データＤ０の上半分（Ａ７＝０）をアクセスし、表示する動作を説明するためのもので、他のデータについてはフローチャートが複雑になるので図示しないが、上述のアドレス発生部１６の動作説明のとおりである。ステップＳ１において、各種アドレスＸ，ＸＡ，ＸＢ，Ｙ，ＹＡ，ａ，ｂの初期値を設定し、ロウアドレス更新に対応する加算値ＸＸを１に設定する。ここで、（ａ，ｂ）は表示アドレス（座標）を示し、ａがＸ座標，ｂがＹ座標である。ステップＳ２で、表示のＸ座標ａを更新する。

0025

ステップＳ３で、ＸＡの０（左ブロックＢＬ選択）又は１（右ブロックＢＲ選択）の判定がなされ、それに応じてステップＳ４又はＳ７に行き、ワード線選択アドレスＸがステップアップされる。ステップＳ５ではＸが１５を越えたか否か、即ち１６本のワード線が選択されたか否かの判定がなされ、ＮＯであれば図５に示すフローに行き、カラムアドレスがステップアップされると再度ステップＳ２に戻って、以下ロウアドレスの１ずつのステップアップが繰り返される。

0026

ステップＳ５において、Ｘ＞１５が判定されると、図３に示すメモリセルアレイの中の左ブロックＢＬ内の１６本のワード線が全て選択されたことになり、次にメモリアドレスは右ブロックＢＲに移る。右ブロックＢＲではワード線アドレスＸが左ブロックＢＬとは逆配列であるから、これを実際のパターンレイアウトに合わせて変換する必要があり、これがステップＳ６において行われる。即ち、ステップＳ６では、先ずＸにＸ−ＸＸを入れて、Ｘ＝１６を１５に戻し、加算値ＸＸ＝−１とし、更にＸＡを１とする。これにより、次にステップＳ３に戻ったとき、ステップＳ７に進んで、ワード線アドレスＸが１ずつ減算がなされる。

0027

ステップＳ８において、Ｘ＜０が判定されるまで以上の減算が繰り返されて、図３に示す右ブロックＢＲのワード線アドレス０，１，…，１５が、１５，１４，…，０のように逆転される。ステップＳ８でＸ＜０が判定されると、次にステップＳ９において、再びＸにＸ−ＸＸを入れて、加算値ＸＸを１、ＸＡを０とし、更にブロックアドレスＸＢを更新して、以下同様の操作を、ステップＳ１０において１２８個の全ロウブロック終了が判定されるまで繰り返す。

0028

図４のフローによりロウアドレス及び表示Ｘ座標が確定すると、次に図５に示すフローチャートに従い、カラムアドレス、表示Ｙ座標の決定、マスクＲＯＭのアクセス及びディスプレイ１８への表示を行う。先ず、ステップＳ１１において表示のＹ座標を更新し、ステップＳ１２においてカラムアドレスを更新する。次にステップＳ１３でカラムアドレスＹが１２７を越えたか否かを判定し、越えない場合はステップＳ１４に進み、越えた場合はステップＳ１７でＹを初期値に戻し、図４のステップＳ２に戻る。つまり、Ｙが１２７を越えるということは、図６のロウブロック（上半分）の所定の１列のアクセスが終わり、次の列に移ることに対応している。

0029

ステップＳ１４では、図４のステップＳ４（またはＳ７）及びステップＳ１２で決定したメモリアドレスを発生して良品サンプル１１及びテストサンプル１２に与え、それぞれのデータＤ０〜Ｄ１５を取り込む。ステップＳ１５では、良品サンプル１１及びテストサンプル１２それぞれのデータＤ０について比較を行い、その結果をステップＳ１６でディスプレイ１８の表示座標（ａ，ｂ）の位置に表示させる。データ比較は前述のとおり、データ１の良否、データ０の良否の判定を行う。以上のフローにより、図７にその一部を示すような表示が行われる。

0030

図８は、別の表示画面の例である。これは、物理アドレスに従ってロウ方向に１６ビット、カラム方向に１６ビットずつまとめて良／不良の表示を行ったもので、ドットが正常、Ｆがデータ不良を示している。これによっても、メモリチップ上のデータ不良位置が目視により直ちに分かる。

0031

この発明は上記実施例に限られない。例えば実施例ではＮＡＮＤ型マスクＲＯＭを説明したが、ＮＯＲ型マスクＲＯＭにも同様にこの発明を適用することができる。また実施例では、データ読出しにメモリアドレスを変則的に更新すると共に、表示に際して表示アドレス（座標）を変則的に更新するようにしたが、メモリアドレスは下位ビットから順次更新し、表示アドレスのみ変則的に発生することにより、マスクＲＯＭの実際のレイアウトと表示画面を対応させるようにしてもよい。

0032

以上述べたようにこの発明によれば、メモリセルのパターンレイアウトに基づいてメモリアドレスに対応する物理アドレスを表示アドレスとして発生させ、テストすべき半導体メモリの各メモリアドレス毎のデータの良／不良の判定結果をその物理アドレスに従って配列したビットマップデータとして表示することによって、目視によりパターンレイアウト上のどこにどの様な不良があるかが簡単に判別できる。

0033

図１この発明の一実施例による不良解析装置の構成を示す。
図２同実施例の解析対象とするマスクＲＯＭの構成を示す。
図３図２のマスクＲＯＭのメモリセルアレイ構成を示す。
図４同実施例のアドレス発生のフローを示す。
図５同実施例のアドレス発生のフローを示す。
図６同実施例のメモリブロックとアドレスの関係を示す。
図７同実施例による表示画面の例を示す。
図８同実施例による表示画面の他の例を示す。

0034

１１…良品サンプル、１２…テストサンプル、１３，１４…入出力コントロール装置、１６…アドレス発生回路、１７…データ比較回路、１８…ディスプレイ。