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技術 半導体装置およびその製造方法

出願人 株式会社デンソー
発明者 山内庄一長谷部裕治
出願日 1995年9月7日 (25年3ヶ月経過) 出願番号 1995-230010
公開日 1997年3月18日 (23年9ヶ月経過) 公開番号 1997-074184
状態 未査定
技術分野 半導体集積回路装置の内部配線 本体に特徴のある半導体装置
主要キーワード 放射帯 電気伝導機構 混入元素 反結合 結合軌道 イオンドーズ 多結晶粒界 注入加速電圧
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(1997年3月18日)のものです。
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図面 (8)

課題

本発明はシリサイド材料そのものの電気伝導率を向上させることにより、高融点金属シリサイド接合およびシリサイド薄膜を有する電極配線部の構造を改良した半導体装置及びその製造方法を提供する。

解決手段

本発明によると、金属元素Si元素との化合物からなるシリサイド薄膜を有する半導体装置において、前記シリサイド薄膜中に発生される格子歪みにより格子間距離が変化しているシリサイド薄膜よりなる電極または配線を有することを特徴とする半導体装置が提供される。また、本発明によると、前記シリサイド薄膜を構成する金属シリサイド格子中にシリサイド構成元素以外の元素を含ませることで格子歪みを発生させ格子間距離を変化させることを特徴とする半導体装置の製造方法および前記シリサイド薄膜を構成する金属シリサイドの格子中に余剰のシリサイド構成元素を含ませることで格子歪みを発生させ格子間距離を変化させることを特徴とする半導体装置の製造方法が提供される。

概要

背景

近時、半導体集積回路高密度化にともない電界効果トランジスタの短チャンネル化が進みチャンネル抵抗が低減されてくると、ソースドレインを形成する不純物拡散層抵抗、またはゲート・ソース・ドレイン領域配線材とのコンタクト抵抗等の寄生抵抗が問題になる。

この問題を解決する手段として従来技術では、ゲート・ソース・ドレイン上に高融点金属化物であるシリサイドを用いてサリサイド構造を形成することでシート抵抗の低減化を図るようにしたものがある。

図1の(a)〜(d)を参照して、上記コンタクト部分シリサイド化工程の従来例を説明する。

図1の(a)に示すように、LOCOS法等の一般的な製法によりシリコン基板1の素子領域の周囲にフィールド酸化膜2を形成させた後、チャンネル領域となる部分上にゲート酸化膜3及び多結晶シリコンによるゲート電極4を形成する。

更に、ゲート電極4をマスクとして素子領域中露出したシリコン領域低濃度不純物イオン注入することによって電界緩和層5を形成し、ゲート電極4を覆うように絶縁膜堆積後、上面から異方性エッチングを施すことによってサイドウォール6を形成する。

その後、サイドウォール6をマスクにして不純物イオン高濃度注入することによってソース7およびドレイン8領域を形成する。

次に、図1の(b)に示すように、表面上にTi等の高融点金属薄膜9を堆積させる。

更に、熱処理を施すことにより図1の(c)に示すように金属薄膜接合するシリコン部分では固相反応により高融点金属シリサイド10が自己整合的成膜する。

そこで、シリサイド化しなかったサイドウォール6やフィールド酸化膜2上の残存金属薄膜41をウエットエッチングにより除去することで図1(d)に示すようなサリサイド構造を形成する。

また、他の従来技術として特開平2−96374号公報においては、上記のようなシリサイド化工程に加えて、堆積高融点金属薄膜中に不純物混入させた上でシリサイド化させた半導体装置、及び製造法が提案されている。

この従来技術は、形成したシリサイド薄膜がその後の熱処理により凝集剥離することによって形状の劣化に加え、電気的なコンタクト抵抗の増大や接合リークの増大等の問題が発生する点に対して考案されたものである。

すなわち、この従来技術は混入させた不純物は金属と化学結合することでシリサイドとは異なる化合物を形成し、シリサイド多結晶粒界析出高温熱処理によるシリサイド粒の2次成長を抑制したシリサイド薄膜の凝縮や剥離を防ぐものである。

概要

本発明はシリサイド材料そのものの電気伝導率を向上させることにより、高融点金属のシリサイド接合およびシリサイド薄膜を有する電極配線部の構造を改良した半導体装置及びその製造方法を提供する。

本発明によると、金属元素Si元素との化合物からなるシリサイド薄膜を有する半導体装置において、前記シリサイド薄膜中に発生される格子歪みにより格子間距離が変化しているシリサイド薄膜よりなる電極または配線を有することを特徴とする半導体装置が提供される。また、本発明によると、前記シリサイド薄膜を構成する金属シリサイド格子中にシリサイド構成元素以外の元素を含ませることで格子歪みを発生させ格子間距離を変化させることを特徴とする半導体装置の製造方法および前記シリサイド薄膜を構成する金属シリサイドの格子中に余剰のシリサイド構成元素を含ませることで格子歪みを発生させ格子間距離を変化させることを特徴とする半導体装置の製造方法が提供される。

目的

そこで本発明は以上のような点に鑑みて、シリサイド材料そのものの電気伝導率を向上させることにより、高融点金属のシリサイド接合およびシリサイド薄膜を有する電極,配線部の構造を改良した半導体装置及びその製造方法を提供することを目的としている。

効果

実績

技術文献被引用数
0件
牽制数
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請求項1

金属元素Si元素との化合物からなるシリサイド薄膜を有する半導体装置において、前記シリサイド薄膜中に発生される格子歪みにより格子間距離が変化しているシリサイド薄膜よりなる電極または配線を有することを特徴とする半導体装置。

請求項2

金属元素とSi元素との化合物からなるシリサイド薄膜を有する半導体装置の製造方法において、前記シリサイド薄膜を構成する金属シリサイド格子中にシリサイド構成元素以外の元素を含ませることで格子歪みを発生させ格子間距離を変化させることを特徴とする半導体装置の製造方法。

請求項3

前記シリサイド構成元素以外の元素含有による格子歪み形成は、シリサイド薄膜を半導体基板上に形成後にシリサイド薄膜中に格子歪みを形成させる元素を混入することにより達成することを特徴とする請求項2に記載の半導体装置の製造方法。

請求項4

前記シリサイド構成元素以外の元素含有による格子歪み形成は、基板上に金属薄膜もしくは金属およびSiを同時に堆積させる工程においてその金属薄膜もしくは金属およびSi薄膜中に前記シリサイド薄膜中に含有させた場合に格子歪みが発生し格子間距離が変化する元素を混入させる工程と、熱処理によりシリサイド化反応させる工程により達成することを特徴とする請求項2に記載の半導体装置の製造方法。

請求項5

前記シリサイド構成元素以外の元素含有による格子歪み形成は、基板上に金属薄膜もしくは金属およびSiを同時に堆積させる工程と、シリサイド化反応させる熱処理においてその雰囲気中に前記シリサイド薄膜中に含有させた場合に格子歪みが発生し格子間距離が変化する元素を含ませることでシリサイド薄膜中に当該元素を混入させる工程により達成することを特徴とする請求項2に記載の半導体装置の製造方法。

請求項6

金属元素とSi元素との化合物からなるシリサイド薄膜を有する半導体装置の製造方法において、前記シリサイド薄膜を構成する金属シリサイドの格子中に余剰のシリサイド構成元素を含ませることによって格子歪みを発生させ格子間距離を変化させることを特徴とする半導体装置の製造方法。

請求項7

前記余剰シリサイド構成元素含有による格子歪み形成は、シリサイド薄膜を半導体基板上に形成後にシリサイド薄膜中に格子歪みを形成させる元素を混入することにより達成することを特徴とする請求項6に記載の半導体装置の製造方法。

技術分野

0001

本発明は半導体装置およびその製造方法に係わり、特に高融点金属シリサイド接合およびシリサイド薄膜を有する電極配線部を備えた半導体装置の構造とその製造方法に関するものである。

背景技術

0002

近時、半導体集積回路高密度化にともない電界効果トランジスタの短チャンネル化が進みチャンネル抵抗が低減されてくると、ソースドレインを形成する不純物拡散層抵抗、またはゲート・ソース・ドレイン領域配線材とのコンタクト抵抗等の寄生抵抗が問題になる。

0003

この問題を解決する手段として従来技術では、ゲート・ソース・ドレイン上に高融点金属硅化物であるシリサイドを用いてサリサイド構造を形成することでシート抵抗の低減化を図るようにしたものがある。

0004

図1の(a)〜(d)を参照して、上記コンタクト部分シリサイド化工程の従来例を説明する。

0005

図1の(a)に示すように、LOCOS法等の一般的な製法によりシリコン基板1の素子領域の周囲にフィールド酸化膜2を形成させた後、チャンネル領域となる部分上にゲート酸化膜3及び多結晶シリコンによるゲート電極4を形成する。

0006

更に、ゲート電極4をマスクとして素子領域中露出したシリコン領域低濃度不純物イオン注入することによって電界緩和層5を形成し、ゲート電極4を覆うように絶縁膜堆積後、上面から異方性エッチングを施すことによってサイドウォール6を形成する。

0007

その後、サイドウォール6をマスクにして不純物イオン高濃度注入することによってソース7およびドレイン8領域を形成する。

0008

次に、図1の(b)に示すように、表面上にTi等の高融点金属薄膜9を堆積させる。

0009

更に、熱処理を施すことにより図1の(c)に示すように金属薄膜接合するシリコン部分では固相反応により高融点金属シリサイド10が自己整合的成膜する。

0010

そこで、シリサイド化しなかったサイドウォール6やフィールド酸化膜2上の残存金属薄膜41をウエットエッチングにより除去することで図1(d)に示すようなサリサイド構造を形成する。

0011

また、他の従来技術として特開平2−96374号公報においては、上記のようなシリサイド化工程に加えて、堆積高融点金属薄膜中に不純物混入させた上でシリサイド化させた半導体装置、及び製造法が提案されている。

0012

この従来技術は、形成したシリサイド薄膜がその後の熱処理により凝集剥離することによって形状の劣化に加え、電気的なコンタクト抵抗の増大や接合リークの増大等の問題が発生する点に対して考案されたものである。

0013

すなわち、この従来技術は混入させた不純物は金属と化学結合することでシリサイドとは異なる化合物を形成し、シリサイド多結晶粒界析出高温熱処理によるシリサイド粒の2次成長を抑制したシリサイド薄膜の凝縮や剥離を防ぐものである。

発明が解決しようとする課題

0014

上記のような従来技術により形成されるサリサイド構造においては、シリサイド薄膜の膜質を改善することによってコンタクト部の接合抵抗値の増大を防ぐようにしたものであり、基本的には個々のシリサイド材料電気伝導率によりコンタクト抵抗が決まることになる。

0015

しかしながら、シリサイド材料の真性状態での固有の電気伝導率を向上させることができれば、従来技術では得ることができない低接合抵抗構造を形成することが可能ある。

0016

そこで本発明は以上のような点に鑑みて、シリサイド材料そのものの電気伝導率を向上させることにより、高融点金属のシリサイド接合およびシリサイド薄膜を有する電極,配線部の構造を改良した半導体装置及びその製造方法を提供することを目的としている。

課題を解決するための手段

0017

本発明は上記課題を解決するために、シリサイド薄膜中の電気伝導機構を制御する価電子帯構造を変化させる手段として、シリサイド薄膜中にシリサイドを形成する金属およびシリコン原子以外の元素を混入し、薄膜中格子歪みが発生することで格子間距離を変化させることに特徴を持つ半導体装置およびその製造方法である。

0018

本発明によると、金属元素Si元素との化合物からなるシリサイド薄膜を有する半導体装置において、前記シリサイド薄膜中に発生される格子歪みにより格子間距離が変化しているシリサイド薄膜よりなる電極または配線を有することを特徴とする半導体装置が提供される。

0019

また、本発明によると、金属元素とSi元素との化合物からなるシリサイド薄膜を有する半導体装置の製造方法において、前記シリサイド薄膜を構成する金属シリサイド格子中にシリサイド構成元素以外の元素を含ませることで格子歪みを発生させ格子間距離を変化させることを特徴とする半導体装置の製造方法が提供される。

0020

また、本発明によると、前記シリサイド構成元素以外の元素含有による格子歪み形成は、シリサイド薄膜を半導体基板上に形成後にシリサイド薄膜中に格子歪みを形成させる元素を混入することにより達成することを特徴とする半導体装置の製造方法が提供される。

0021

また、本発明によると、前記シリサイド構成元素以外の元素含有による格子歪み形成は、基板上に金属薄膜もしくは金属およびSiを同時に堆積させる工程においてその金属薄膜もしくは金属およびSi薄膜中に前記シリサイド薄膜中に含有させた場合に格子歪みが発生し格子間距離が変化する元素を混入させる工程と、熱処理によりシリサイド化反応させる工程により達成することを特徴とする半導体装置の製造方法が提供される。

0022

また、本発明によると、前記シリサイド構成元素以外の元素含有による格子歪み形成は、基板上に金属薄膜もしくは金属およびSiを同時に堆積させる工程と、シリサイド化反応させる熱処理においてその雰囲気中に前記シリサイド薄膜中に含有させた場合に格子歪みが発生し格子間距離が変化する元素を含ませることでシリサイド薄膜中に当該元素を混入させる工程により達成することを特徴とする半導体装置の製造方法が提供される。

0023

また、本発明によると、金属元素とSi元素との化合物からなるシリサイド薄膜を有する半導体装置の製造方法において、前記シリサイド薄膜を構成する金属シリサイドの格子中に余剰のシリサイド構成元素を含ませることによって格子歪みを発生させ格子間距離を変化させることを特徴とする半導体装置の製造方法が提供される。

0024

さらに、本発明によると、前記余剰シリサイド構成元素含有による格子歪み形成は、シリサイド薄膜を半導体基板上に形成後にシリサイド薄膜中に格子歪みを形成させる元素を混入することにより達成することを特徴とする半導体装置の製造方法が提供される。

0025

そして、このような本発明においては、シリサイド薄膜中に元素の混入によりシリサイド格子の原子間距離を変化させることによりシリサイド材料の価電子帯構造を変化させる。

0026

その結果、価電子帯上部を中心とした電気伝導に直接関与する電子状態密度を変化させることによりシリサイド薄膜中の電気伝導率を変化させることができる。

発明を実施するための最良の形態

0027

先ず、本発明の原理的な概念について説明する。

0028

一般に、シリサイドの価電子帯構造については図2に示すような模式図が考えられているが、特に、電気伝導に直接関与すると考えられる価電子帯上部のフェルミレベル付近の構造は、Si d電子軌道と金属d電子軌道の結合状態局在しており、このSi d部分状態密度エネルギー位置エネルギー分散の大きさがシリサイド材料中の電気伝導機構を制御していると考えられる。

0029

この、Sid電子軌道と金属d電子軌道の結合状態のエネルギー位置:Edは金属−Si原子間距離dSi−Feに対して次式で示すような関係がある。

0030

Ed=ηd・(Dirac h)2 /m・rd3 /dSi−Fe5 …(式 1)
なお、ηdは結晶構造等により決まる定数であり、(Dirac h)はディラック定数(プランク定数/2π)である(参考文献 W.A.Harrison:Electronic Structure and the Propertes of Solids,W.H.Freeman and Company,San Francisco,1980)。

0031

また、価電子帯下部の高結合エネルギー側に局在すると考えられるSi s部分状態についてもそのエネルギー位置:EsとSi原子格子間距離の関係を示すと次式のようになる。

0032

Es=ηs・(Dirac h)2 /m・1/dSi−Si2 … (式 2)
このSi s状態は金属原子との結合には直接関与せずSi−Si原子間に広がる電子状態であるため、Si−Si原子間距離dSi−Siによってそのエネルギー位置が決まる。

0033

そこで、本発明では、シリサイド薄膜中に元素を混入することによって原子間距離、特に金属−Si原子間距離を小さくし、Sid−金属d結合軌道エネルギー位置を高結合エネルギー側にシフトさせ、波動関数の重なりを大きくすることによって結合状態密度を大きくすることを提案する。

0034

この結果、価電子帯構造を制御しシリサイド薄膜中の電気伝導率が上昇する。

0035

このようにしてシリサイド価電子帯構造制御を実現し電気伝導率の向上を達成することができる。

0036

以下、本発明に関連する幾つかの実施の形態について図を参考に説明する。

0037

図3(a)〜(c)は本発明におけるシリサイド薄膜中に格子歪みを発生させる目的での元素混入法の第1の実施形態を示している。

0038

図3の(a)は、Si基板11上に金属薄膜12を堆積させる工程を示す。

0039

この金属薄膜12の堆積については真空雰囲気内での物理堆積法(蒸着法、スパッタリング法等)によって行う。

0040

図3(b)に示すように、その後、同一真空漕内もしくは大気中にとりだし不活性ガス雰囲気中の熱処理炉等でシリサイド化反応によりリサイド薄膜13を形成させる。

0041

更に、図3の(c)で示すように、形成したシリサイド薄膜3中に格子歪みを発生させるため外部から元素14を混入する。

0042

その混入法の一例として、イオン注入法を用いている。

0043

なお、シリサイド薄膜13中への注入元素は、シリサイド薄膜中に格子歪みを発生させ構成する金属であって、Si原子間距離を変化させることが目的であるから、金属及びSi原子と化学結合させる必要はない。

0044

従って、不活性元素のようなシリサイド構成元素以外の元素を混入することによっても、本発明において提案する構造を形成することは可能であり、あるいはシリサイド形成後に元素を混入させるためシリサイド構成元素を余剰に混入させることによっても同様の構造を得ることが可能である。

0045

このイオン注入により、金属シリサイド薄膜中に格子歪みを発生させる工程は、図1で説明した前記従来技術におけるシリサイド化反応工程(図1の(c))もしくは残存金属膜41のウエットエッチング工程(図1の(d))のいずれかの工程の後に追加することによって格子歪みが発生している金属シリサイド薄膜をトランジスタのコンタクト部分に形成させることができる。

0046

また、本実施形態におけるシリサイド化反応は金属薄膜堆積後、熱処理によってシリサイド化させる工程について説明したが、金属とSiを同時にSi基板上に堆積させその後の熱処理によりシリサイド薄膜を形成した場合、または、金属もしくは金属とSiを同時に堆積中に基板を加熱することにより形成させたシリサイド薄膜に対しても同様の構造が得られることは言うまでもない。

0047

図4鉄シリサイド薄膜を例に、前記シリサイド薄膜形成後に薄膜中にArイオンをイオン注入した場合のArドーズ量に対する鉄シリサイド薄膜の電気伝導率の変化を示している。

0048

図4縦軸は未注入の鉄シリサイド薄膜の電気伝導率に対する比を示している。

0049

なお、この場合、鉄シリサイド薄膜の膜厚は50nmに対して、Arの分布領域をシリサイド薄膜中にするため注入加速電圧を30keVに設定している。

0050

そして、この図4によればドーズ量1014〜16atoms/cm2 程度で電気伝導率は約一桁上昇していることがわかる。

0051

この現象はAr原子の混入による鉄シリサイド中への格子歪みによって、価電子帯構造が変化しキャリア輸送機構に影響がでたためであると考えられる。

0052

Arイオンそのものは金属、Siいずれの原子に対しても不活性であると考えられるので鉄シリサイド薄膜中でのAr原子の配置は格子間に位置すると考えられる。

0053

その結果、鉄シリサイド中に格子歪みが発生し、鉄、Si原子間の原子間距離が変化し、上述した(式 1)、(式 2)の関係からも価電子帯構造が変化する。

0054

そこで、金属シリサイドの価電子帯を構成する部分電子状態密度の中でもキャリア輸送現象に大きな影響を与えると考えられる価電子帯上部(フェルミレベル)付近の状態密度であるSi d電子軌道と金属 d電子軌道の結合状態密度を実験的に観測した結果を図5に示す。

0055

この図5に示すスペクトルはいずれも軟X線放出分光法により観測したSiL2,3放射帯スペクトルで、鉄シリサイドの価電子帯中のSi s及びd部分状態密度を反映している。

0056

図5横軸はフェルミレベルを基準とした結合エネルギーであり、価電子帯上部(フェルミレベル付近)のピークは金属 d状態と結合状態を形成するSid部分状態密度である。

0057

また、高結合エネルギー(−20eV付近)側のピークはSi s部分状態密度である。

0058

なお、図5における3つのスペクトル(a),(b),(c)は同じ成膜条件で形成した鉄シリサイド薄膜中にArイオンを(a):未注入、(b):1×1014atoms/cm2ドーズ、(c):4×1016atoms/cm2 ドーズ、注入したものである。

0059

注入量の増加にともなって、B1〜B3で示すSi d結合状態のエネルギー位置が高結合エネルギー側にシフトし、価電子帯中にSi d結合状態の寄与が増加することになる。

0060

さらに、ピークA1〜A3で示すSi s部分状態は直接鉄原子との結合には関与していない状態密度であるため、キャリア輸送現象への影響も小さいと考えられるが、この状態はArドーズ量の増加にともない、低結合エネルギー側へピーク位置がシフトすることがわかる。

0061

このSi s状態のシフトは対になってフェルミレベル付近より低エネルギー側に存在すると考えられるSi s反結合状態の位置も低エネルギー側へとシフトさせていると考えられるため、結果的に価電子帯上部にはSi d部分状態密度が局在することになる。

0062

これらの2つのピークのシフトから(式 1)、(式 2)を用いてArイオンドーズによる原子間距離の変化を見積もると、4×1016atoms/cm2ドーズすることにより鉄−Si原子間距離は約0.03nm短くなり、Si−Si原子間距離は約0.015nm長くなったことになる。

0063

上記第1の実施形態は以下のようにまとめることができる。

0064

鉄シリサイド中へのArイオン注入によって発生した格子歪みにより鉄シリサイドの価電子帯構造が変化し、特に価電子帯上部のフェルミレベル付近におけるSi d−金属 d部分状態密度が変化する。

0065

この結果、価電子帯上部でのSi d−金属 d部分状態密度を介したキャリア輸送機構が変化し、電気伝導率が上昇する。

0066

従って、金属シリサイド中へ元素を混入することによって格子歪みを発生させて価電子帯構造を変化させることにより、従来値である金属シリサイド固有の電気伝導率以上の電気伝導率をもった金属シリサイド膜を得ることができる。

0067

次に、本発明における第2の実施形態について、前記請求項4に記載の内容に関して図6の(a)および(b)を用いて説明する。

0068

図6の(a)は金属シリサイド形成工程において、Si基板21上に金属薄膜22を堆積させる工程を示しているが、その際に雰囲気中に混入させるシリサイド構成元素とは異なる元素(以下、異種元素)23を含ませることにより金属薄膜22中に異種元素を混入させた構造を形成することができる。

0069

この場合、雰囲気中に異種元素を導入する方法としては、直接、Ar、窒素等のガスを堆積チェンバー内に導入することによっても可能であるが、堆積チェンバー内にイオン源を導入し堆積中の試料にイオン注入することによって金属薄膜22中に異種元素を混入させることも有効である。

0070

その後、図6の(b)に示すように、異種元素を混入させた金属薄膜22を熱処理することによりシリサイド化させる。

0071

シリサイド化熱処理の際は混入させた異種元素の膜中からの析出を防ぐため、RTA(ラッピドサーマルアニール)による急速ランプ加熱が有効である。

0072

また、この第2の実施形態においては、シリサイド化熱処理前に異種元素を混入させるため、シリサイド組成に対する影響を考慮しシリサイド形成金属、及びSiに対して不活性な元素(Ar等)を用いることが好ましい。

0073

その結果、金属シリサイド中に元素を混入させることで格子歪みを持ったシリサイド膜24を形成させることができる。

0074

本実施形態においては、金属薄膜の堆積工程において格子歪みを発生させる異種元素を混入することが可能である。

0075

従って、図1で説明した前記従来技術のトランジスタのコンタクト部分のシリサイド薄膜形成において、本実施例を金属薄膜堆積工程(図1の(b))に適用することによって、前記実施例で説明した(図3参照)シリサイド形成後にイオン注入等で元素を混入させる方法を適用した場合に比較し工程の簡略化が可能である。

0076

また、本実施形態におけるシリサイド化反応は金属薄膜堆積後、熱処理によってシリサイド化させる工程について説明したが、金属もしくはSiを同時に堆積する場合もその堆積中に異種元素を混入させることによっても同様の構造を形成可能である。

0077

次に、本発明における第3の実施形態について、前記請求項5に記載の内容に関して図7の(a)および(b)を用いて説明する。

0078

図7の(a)に示すようにSi基板31上に金属薄膜32を堆積した後、図7の(b)で示すように熱処理によりシリサイド化反応させる。

0079

この熱処理の際に、その雰囲気内に混入させる異種元素33を含ませることによって、シリサイド薄膜中に異種元素を混入させ格子歪みを発生させることがきる。

0080

その結果、金属シリサイド中に格子歪みを持ったシリサイド膜34を形成させることができる。

0081

本実施形態においては、金属薄膜の熱処理工程において格子歪みを発生させる異種元素を混入することが可能である。

0082

従って、図1で説明した前記従来技術のトランジスタのコンタクト部分のシリサイド薄膜形成において、本実施形態を金属薄膜熱処理工程(図1の(c))に適用することによって、前記実施例で説明した(図3参照)シリサイド形成後にイオン注入等で元素を混入させる方法を適用した場合に比較し工程の簡略化が可能である。

0083

また、本実施形態においては、シリサイド化反応は金属堆積後、熱処理によってシリサイド化させる工程について説明したが、金属とSiを同時に基板上に堆積させた金属、Si混合薄膜を熱処理する際に、その雰囲気中に混入元素を含ませることによっても、同様の構造が得られる。

発明の効果

0084

従って以上説明したように、本発明によれば、金属シリサイド薄膜中に元素(シリサイド構成元素、もしくは非構成元素)を混入し格子歪みを発生させ価電子帯構造を変化させることにより、キャリア輸送機構を変化させ、金属シリサイド中の電気伝導率を向上させ、以って高融点金属のシリサイド接合およびシリサイド薄膜を有する電極,配線部の構造を改良した半導体装置およびその製造方法を提供することができる。

図面の簡単な説明

0085

図1図1はSi系微細トランジスタのコンタクト部におけるシリサイド形成法に関する従来技術を説明する工程図である。
図2図2は金属シリサイドの価電子帯構造を示す模式図である。
図3図3は本発明による第1の実施形態における金属シリサイド中へのイオン注入による元素混入法を示す工程図である。
図4図4は鉄シリサイド薄膜中にArイオンをイオン注入することによる鉄シリサイド薄膜の電気伝導率の向上をイオン注入量に対して示す図である。
図5図5は鉄シリサイド薄膜中にArイオンを注入した場合の価電子帯構造の変化を示す軟X線放出分光スペクトルである。
図6図6は本発明による第2の実施形態における金属シリサイド形成法を示す工程図である。
図7図7は本発明による第3の実施形態における金属シリサイド形成法を示す工程図である。

--

0086

1…Si基板、 2…フィールド酸化膜、3…ゲート酸化膜、 4…多結晶Siゲート、5…低濃度電界緩和層、 6…サイドウォール酸化膜、7…ソース(高濃度拡散層)、8…ドレイン(高濃度拡散層)、9…堆積金属膜、 10…シリサイド膜、11…Si基板、 12…(堆積)金属薄膜、13…シリサイド膜、 14…混入元素、21…Si基板、 22…(堆積)金属薄膜、23…混入異種元素、 24…シリサイド膜、31…Si基板、 32…(堆積)金属薄膜、33…混入異種元素、 34…シリサイド膜、41…残存金属薄膜。

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