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技術 出力回路

出願人 富士通株式会社富士通VLSI株式会社
発明者 松並弘幸
出願日 1995年7月27日 (25年4ヶ月経過) 出願番号 1995-191913
公開日 1997年2月14日 (23年10ヶ月経過) 公開番号 1997-046203
状態 特許登録済
技術分野 論理回路II 電子的スイッチ1 差動増幅器 増幅器一般
主要キーワード デジタル信号出力回路 デジタル出力回路 Nチャネル アナログ出力回路 各入出力パッド 内部制御回路 デジタル信号用 オン抵抗比
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(1997年2月14日)のものです。
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図面 (8)

課題

共通の入出力パッドからデジタル出力信号アナログ出力信号とを出力可能としながら、回路面積の増大を防止し得る出力回路を提供する。

解決手段

CMOS構成の出力段13は、入出力パッド18に出力信号を出力する。アナログ駆動部11は、内部回路から出力されるアナログ信号Ainに基づいて、出力段13にアナログ信号を出力して、該出力段13からアナログ出力信号を出力させる。選択制御部12は、内部回路から出力されるデジタル信号Dinと、選択制御信号IOC,AOCとに基づいて、アナログ駆動部11で出力段13を駆動する状態と、デジタル信号Dinに基づいて出力段13からデジタル出力信号を出力させる状態と、出力段13の動作をオフさせて出力信号をハイインピーダンスとする状態とのいずれかを選択する。

概要

背景

従来、デジタルアナログ兼用の入出力ポートを備えた半導体装置では、図7に示すように、入出力パッド1にデジタル信号用デジタル出力回路2と、アナログ信号用アナログ出力回路3及び入力回路4が接続される。

前記デジタル出力回路2、アナログ出力回路3及び入力回路4には、内部制御回路から切替え信号SL1〜SL3が入力される。そして、デジタル信号出力動作時には、切替え信号SL1に基づいてデジタル出力回路2が活性化され、内部回路から出力されるデジタル信号Dinがデジタル出力回路2を介して入出力パッド1にデジタル出力信号として出力される。

また、アナログ信号の出力動作時には、切替え信号SL2に基づいてアナログ出力回路3が活性化され、内部回路から出力されるアナログ信号Ainがアナログ出力回路3を介して入出力パッド1にアナログ出力信号として出力される。

また、入力動作時には、切替え信号SL1,SL2に基づいて、デジタル出力回路2及びアナログ出力回路3の出力信号ハイインピーダンスとなり、切替え信号SL3に基づいて、入力回路4が活性化される。そして、外部から入出力パッド1に入力される入力信号INは、入力回路4を介して内部回路に出力される。

概要

共通の入出力パッドからデジタル出力信号とアナログ出力信号とを出力可能としながら、回路面積の増大を防止し得る出力回路を提供する。

CMOS構成の出力段13は、入出力パッド18に出力信号を出力する。アナログ駆動部11は、内部回路から出力されるアナログ信号Ainに基づいて、出力段13にアナログ信号を出力して、該出力段13からアナログ出力信号を出力させる。選択制御部12は、内部回路から出力されるデジタル信号Dinと、選択制御信号IOC,AOCとに基づいて、アナログ駆動部11で出力段13を駆動する状態と、デジタル信号Dinに基づいて出力段13からデジタル出力信号を出力させる状態と、出力段13の動作をオフさせて出力信号をハイインピーダンスとする状態とのいずれかを選択する。

目的

この発明の目的は、共通の入出力パッドからデジタル出力信号とアナログ出力信号とを出力可能としながら、回路面積の増大を防止し得る出力回路を提供することにある。

効果

実績

技術文献被引用数
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牽制数
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請求項1

入出力パッド出力信号を出力する出力段と、内部回路から出力されるアナログ信号に基づいて、前記出力段にアナログ信号を出力して、該出力段からアナログ出力信号を出力させるアナログ駆動部と、前記内部回路から出力されるデジタル信号と、選択制御信号とに基づいて、前記アナログ駆動部で前記出力段を駆動する状態と、前記デジタル信号に基づいて前記出力段からデジタル出力信号を出力させる状態と、前記出力段をオフさせて、出力信号をハイインピーダンスとする状態とのいずれかを選択する選択制御部とを備えたことを特徴とする出力回路

請求項2

前記アナログ駆動部は、前記出力段のプルダウン側トランジスタゲートに定電圧を供給するバイアス回路と、前記アナログ信号と、前記出力段の出力信号とが入力され、その出力信号を出力段のプルアップ側トランジスタのゲートに出力して、該アナログ信号に基づく前記アナログ出力信号を出力段から出力させる差動回路とから構成したことを特徴とする請求項1記載の出力回路。

請求項3

前記選択制御部は、前記出力段からデジタル出力信号を出力させるとき、出力段のプルアップ側トランジスタをオフさせることを特徴とする請求項1記載の出力回路。

請求項4

前記選択制御部は、前記出力段からデジタル出力信号を出力させるとき、出力段のプルダウン側トランジスタをオフさせることを特徴とする請求項1記載の出力回路。

請求項5

記入出力パッドには、前記選択制御部により前記出力段の動作がオフされるとき、前記選択制御信号に基づいて、該出力段のプルダウン側トランジスタを高抵抗状態オンさせるプルダウンバイアス回路を接続したことを特徴とする請求項1記載の出力回路。

請求項6

前記入出力パッドには、前記選択制御部により前記出力段の動作がオフされるとき、前記選択制御信号に基づいて、該出力段のプルアップ側トランジスタを高抵抗状態でオンさせるプルアップバイアス回路を接続したことを特徴とする請求項1記載の出力回路。

技術分野

0001

この発明は、デジタル信号及びアナログ信号入出力を行う入出力ポートを備えた半導体装置に関するものである。

0002

近年のマイクロコントローラ多機能化が進み、A/D変換器あるいはD/A変換器等のアナログ回路同一チップ上に内蔵されている。このような半導体装置では、チップの小型化及び外部ピンの本数削減のために、入出力ポートのデジタルアナログ兼用化が必要となっている。

背景技術

0003

従来、デジタル/アナログ兼用の入出力ポートを備えた半導体装置では、図7に示すように、入出力パッド1にデジタル信号用デジタル出力回路2と、アナログ信号用アナログ出力回路3及び入力回路4が接続される。

0004

前記デジタル出力回路2、アナログ出力回路3及び入力回路4には、内部制御回路から切替え信号SL1〜SL3が入力される。そして、デジタル信号の出力動作時には、切替え信号SL1に基づいてデジタル出力回路2が活性化され、内部回路から出力されるデジタル信号Dinがデジタル出力回路2を介して入出力パッド1にデジタル出力信号として出力される。

0005

また、アナログ信号の出力動作時には、切替え信号SL2に基づいてアナログ出力回路3が活性化され、内部回路から出力されるアナログ信号Ainがアナログ出力回路3を介して入出力パッド1にアナログ出力信号として出力される。

0006

また、入力動作時には、切替え信号SL1,SL2に基づいて、デジタル出力回路2及びアナログ出力回路3の出力信号ハイインピーダンスとなり、切替え信号SL3に基づいて、入力回路4が活性化される。そして、外部から入出力パッド1に入力される入力信号INは、入力回路4を介して内部回路に出力される。

発明が解決しようとする課題

0007

上記のような半導体装置では、共通の入出力パッド1を介して、デジタル出力信号及びアナログ出力信号を出力することが可能である。

0008

ところが、入出力パッド1にデジタル出力回路2及びアナログ出力回路3をそれぞれ接続する必要があるため、回路面積が増大する。特に、多数の入出力パッドにデジタル出力回路2及びアナログ出力回路3をそれぞれ設けると、チップが大型化するという問題点がある。

0009

この発明の目的は、共通の入出力パッドからデジタル出力信号とアナログ出力信号とを出力可能としながら、回路面積の増大を防止し得る出力回路を提供することにある。

課題を解決するための手段

0010

図1は請求項1の原理説明図である。すなわち、CMOS構成の出力段13は、入出力パッド18に出力信号を出力する。アナログ駆動部11は、内部回路から出力されるアナログ信号Ainに基づいて、前記出力段13にアナログ信号を出力して、該出力段13からアナログ出力信号を出力させる。選択制御部12は、前記内部回路から出力されるデジタル信号Dinと、選択制御信号IOC,AOCとに基づいて、前記アナログ駆動部11で前記出力段13を駆動する状態と、前記デジタル信号Dinに基づいて前記出力段13からデジタル出力信号を出力させる状態と、前記出力段13の動作をオフさせて前記出力信号をハイインピーダンスとする状態とのいずれかを選択する。

0011

請求項2では、前記アナログ駆動部は、前記出力段のプルダウン側トランジスタゲートに定電圧を供給するバイアス回路と、前記アナログ信号と、前記出力段の出力信号とが入力され、その出力信号を出力段のプルアップ側トランジスタのゲートに出力して、該アナログ信号に基づく前記アナログ出力信号を出力段から出力させる差動回路とから構成される。

0012

請求項3では、前記選択制御部は、前記出力段からデジタル出力信号を出力させるとき、出力段のプルアップ側トランジスタをオフさせる。請求項4では、前記選択制御部は、前記出力段からデジタル出力信号を出力させるとき、出力段のプルダウン側トランジスタをオフさせる。

0013

請求項5では、前記入出力パッドには、前記選択制御部により前記出力段の動作がオフされるとき、前記選択制御信号に基づいて、該出力段のプルダウン側トランジスタを高抵抗状態オンさせるプルダウンバイアス回路が接続される。

0014

請求項6では、前記入出力パッドには、前記選択制御部により前記出力段の動作がオフされるとき、前記選択制御信号に基づいて、該出力段のプルアップ側トランジスタを高抵抗状態でオンさせるプルアップバイアス回路が接続される。

0015

(作用)請求項1では、CMOS構成の出力段13は、前記内部回路から出力される選択制御信号IOC,AOCに基づいて動作する選択制御部12により、アナログ出力信号を出力する状態と、デジタル出力信号を出力する状態と、出力信号がハイインピーダンスとなる状態のいずれかとなる。

0016

請求項2では、前記アナログ駆動部は、内部回路と出力段との間に介在されるバッファ回路として動作し、内部回路から出力されるアナログ信号電圧が、出力段から出力信号として出力される。

0017

請求項3では、出力段からデジタル出力信号が出力されるとき、プルダウン側トランジスタがオープンドレインで動作する。請求項4では、出力段からデジタル出力信号が出力されるとき、プルアップ側トランジスタがオープンドレインで動作する。

0018

請求項5では、出力段の動作がオフされるとき、出力段のプルダウン側トランジスタがプルダウン抵抗となる。請求項6では、出力段の動作がオフされるとき、出力段のプルアップ側トランジスタがプルアップ抵抗となる。

0019

(第一の実施の形態)図2は本発明を具体化した出力回路の第一の実施の形態を示す。この実施の形態は、アナログ駆動部11と、制御部12aと、出力段13とから構成される。

0020

前記アナログ駆動部11は、PチャネルMOSトランジスタTr1,Tr2及びNチャネルMOSトランジスタTr3〜Tr5からなる差動回路と、NチャネルMOSトランジスタTr6,Tr7からなるバイアス回路とから構成される。

0021

前記トランジスタTr1,Tr2のソース電源Vccに接続され、同トランジスタTr1,Tr2のゲートは互いに接続されるとともに、同トランジスタTr1のドレインに接続される。

0022

前記トランジスタTr1のドレインは、前記トランジスタTr3のドレインに接続され、前記トランジスタTr2のドレインは、前記トランジスタTr4のドレインに接続される。

0023

前記トランジスタTr3,Tr4のソースは、前記トランジスタTr5のドレインに接続され、同トランジスタTr5のソースはグランドGNDに接続される。そして、前記トランジスタTr4のゲートに内部回路から出力されるアナログ信号Ainが入力され、前記トランジスタTr3のゲートには、前記出力段13から出力される出力信号OUTが、前記制御部12a内の転送ゲート14cを介して入力される。

0024

前記バイアス回路は、前記トランジスタTr6, Tr7が電源VccとグランドGNDとの間に直列に接続され、同トランジスタTr6, Tr7のゲートは、そのドレインに接続される。

0025

従って、トランジスタTr6, Tr7は常時オンされ、同トランジスタTr7のドレイン電圧は、同トランジスタTr6, Tr7のオン抵抗の比に基づく定電圧となる。そして、トランジスタTr7のドレインは前記トランジスタTr5のゲートに接続されて、同トランジスタTr5は定電流源として動作する。

0026

前記出力回路13は、PチャネルMOSトランジスタTr8と、NチャネルMOSトランジスタTr9とから構成される。そして、前記差動回路のトランジスタTr4のドレイン電位は、前記制御部12a内の転送ゲート14aを介して、前記トランジスタTr8のゲートに入力され、前記バイアス回路のトランジスタTr7のドレイン電位は、制御部12a内の転送ゲート14bを介して、前記トランジスタTr9のゲートに入力される。

0027

前記制御部12aの構成を説明すると、前記転送ゲート14a〜14cのPチャネル側ゲートには、内部回路から出力される第一の選択制御信号AOCが入力され、Nチャネル側ゲートには、第一の選択制御信号AOCがインバータ回路15aを介して入力される。

0028

また、第一の選択制御信号AOCはNチャネルMOSトランジスタTr10 のゲートに入力され、同トランジスタTr10 のドレインは、前記転送ゲート14cの出力端子に接続され、ソースはグランドGNDに接続される。

0029

前記第一の選択制御信号AOCは、NAND回路16a,16bの一方の入力端子に入力され、前記インバータ回路12aの出力信号は、NOR回路17a,17bの一方の入力端子に入力される。

0030

内部回路から出力されるデジタル信号Dinは、インバータ回路15bに入力され、そのインバータ回路15bの出力信号は、NAND回路16c及びNOR回路17cの一方の入力端子に入力される。

0031

内部回路から出力される第二の選択制御信号IOCは、前記NOR回路17cの他方の入力端子に入力されるとともに、インバータ回路15cを介して前記NAND回路16cの他方の入力端子に入力される。

0032

前記NAND回路16cの出力信号は、前記NAND回路16a及びNOR回路17aの他方の入力端子に入力され、前記NOR回路17cの出力信号は、前記NAND回路16b及びNOR回路17bの他方の入力端子に入力される。

0033

前記NAND回路16aの出力信号は、PチャネルMOSトランジスタTr11のゲートに入力され、同トランジスタTr11 のソースは電源Vccに接続され、ドレインは前記トランジスタTr8のゲートに接続される。

0034

前記NOR回路17aの出力信号は、NチャネルMOSトランジスタTr12 のゲートに入力され、同トランジスタTr12 のソースはグランドGNDに接続され、ドレインは前記トランジスタTr8のゲートに接続される。

0035

前記NAND回路16bの出力信号は、PチャネルMOSトランジスタTr13のゲートに入力され、同トランジスタTr13 のソースは電源Vccに接続され、ドレインは前記トランジスタTr9のゲートに接続される。

0036

前記NOR回路17bの出力信号は、NチャネルMOSトランジスタTr14 のゲートに入力され、同トランジスタTr14 のソースはグランドGNDに接続され、ドレインは前記トランジスタTr9のゲートに接続される。

0037

前記出力段13を構成するトランジスタTr8のソースは、電源Vccに接続され、ドレインは入出力パッド18に接続される。前記出力段13を構成するトランジスタTr9のソースは、グランドGNDに接続され、ドレインは入出力パッド18に接続される。

0038

また、入出力パッド18は、入力バッファ回路(図示しない)に接続され、外部から入力される入力信号INは入出力パッド18を介して入力バッファ回路に入力される。

0039

次に、上記のように構成された出力回路の動作を説明する。第一の選択制御信号AOCがLレベルとなると、転送ゲート14a〜14cがオンされ、トランジスタTr10 がオフされる。また、NAND回路16a,16bの出力信号はHレベルとなり、NOR回路17a,17bの出力信号はLレベルとなって、トランジスタTr11 〜Tr14 はオフされる。

0040

すると、この状態ではデジタル入力信号Din及び第二の選択制御信号IOCに関わらず、アナログ駆動部11が出力段13に接続される。出力段13のトランジスタTr9はアナログ駆動部11のバイアス回路により定電流駆動される。

0041

アナログ信号Ainに基づいて、差動回路から出力段13のトランジスタTr8のゲートに出力される出力電圧が変動して、同トランジスタTr8のドレイン電流が変動する。そして、出力段13の出力信号OUTが差動回路に帰還される。

0042

このような動作により、アナログ信号Ainの電圧レベルが出力段13から入出力パッド18に出力信号OUTとして出力されるので、この出力回路はアナログ出力回路として動作する。

0043

第一の選択制御信号AOCがHレベルとなり、第二の選択制御信号IOCがLレベルとなると、転送ゲート14a〜14cはオフされ、トランジスタTr10 がオンされる。

0044

すると、アナログ駆動部11と出力回路13との接続が切り離され、トランジスタTr3がオフされて、差動回路での電力消費が抑止される。NAND回路16a,16bは、Hレベルの第一の選択制御信号AOCでは、その出力信号が決定されない。NOR回路17a,17bは、インバータ回路12aのLレベルの出力信号では、その出力信号が決定されない。

0045

また、Lレベルの第二の選択制御信号IOCではNOR回路17cの出力信号は決定されず、インバータ回路15cのHレベルの出力信号では、NAND回路16cの出力信号は決定されない。

0046

ここで、デジタル信号DinがHレベルとなると、NAND回路16cの出力信号はHレベルとなり、NOR回路17cの出力信号はHレベルとなる。すると、NAND回路16a,16bの出力信号はLレベル、NOR回路17a,17bの出力信号はLレベルとなる。

0047

この結果、トランジスタTr11 , Tr13 はオンされ、トランジスタTr12 , Tr14 はオフされて、トランジスタTr8, Tr9のゲートレベルはともにHレベルとなる。

0048

従って、トランジスタTr8がオフされるとともに、トランジスタTr9がオンされて、出力信号OUTはLレベルとなる。一方、デジタル信号DinがLレベルとなると、NAND回路16cの出力信号はLレベルとなり、NOR回路17cの出力信号はLレベルとなる。すると、NAND回路16a,16bの出力信号はHレベル、NOR回路17a,17bの出力信号はHレベルとなる。

0049

この結果、トランジスタTr11 , Tr13 はオフされ、トランジスタTr12 , Tr14 はオンされて、トランジスタTr8, Tr9のゲートレベルはともにLレベルとなる。

0050

従って、トランジスタTr8がオンされるとともに、トランジスタTr9がオフされて、出力信号OUTはLレベルとなる。このような動作により、デジタル信号Dinに基づいて、出力段13からHレベル若しくはLレベルのデジタル出力信号OUTが出力されるので、この出力回路はデジタル出力回路として動作する。

0051

第一の選択制御信号AOCがHレベルとなり、第二の選択制御信号IOCがHレベルとなると、転送ゲート14a〜14cはオフされ、トランジスタTr10 がオンされる。

0052

すると、アナログ駆動部11と出力回路13との接続が切り離され、トランジスタTr3がオフされて、差動回路での電力消費が抑止される。また、NAND回路16cの出力信号はHレベル、NOR回路17cの出力信号はLレベルとなる。

0053

すると、NAND回路16aの出力信号はLレベルとなってトランジスタTr11 はオンされ、NOR回路17aの出力信号はLレベルとなってトランジスタTr12 はオフされる。

0054

NAND回路16bの出力信号はHレベルとなってトランジスタTr13 はオフされ、NOR回路17aの出力信号はHレベルとなってトランジスタTr14 はオンされる。

0055

この結果、出力段13のトランジスタTr8のゲート電圧はHレベル、トランジスタTr9のゲート電圧はLレベルとなって、トランジスタTr8,Tr9はともにオフされる。従って、出力段13の出力信号OUTはハイインピーダンス状態となる。

0056

この状態では、外部から入出力パッド18を介して入力バッファ回路に入力信号INが入力可能な状態となる。以上のようにこの出力回路では、第一及び第二の選択制御信号に基づいて、共通の出力段13をアナログ出力回路及びデジタル出力回路の出力段として動作させることができる。

0057

サイズの大きなトランジスタTr8,Tr9を必要とする出力段13をアナログ出力回路とデジタル出力回路とで共通化し、一つのアナログ駆動部11と、制御部12a及び出力段13とで、アナログ/デジタル兼用出力回路を構成することができる。

0058

従って、一つの入出力パッド18に接続されるアナログ出力回路及びデジタル出力回路の回路面積を縮小することができる。
(第二の実施の形態)図3は、この発明を具体化した第二の実施の形態を示す。この実施の形態は、制御部12bの構成が前記第一の実施の形態の制御部12aと異なり、アナログ駆動部11及び出力段13の構成は、第一の実施の形態と同様である。

0059

制御部12bは、前記制御部12aからインバータ回路15cとNAND回路16cを除去し、NAND回路16a及びNOR回路17aの他方の入力端子を電源Vccに接続したものである。

0060

このような出力回路では、第一の選択制御信号AOCがLレベルとなると、NAND回路16a,16b及びNOR回路17a,17bは前記第一の実施の形態と同様に動作し、アナログ出力回路として動作する。

0061

第一の選択制御信号AOCがHレベルとなり、第二の選択制御信号IOCがLレベルとなると、NAND回路16a及びNOR回路17aの出力信号はLレベルとなり、トランジスタTr11 はオンされるとともに、トランジスタTr12 はオフされる。従って、出力段13のトランジスタTr8はオンされる。

0062

また、NAND回路16b及びNOR回路17bはデジタル信号Dinに基づいて第一の実施の形態と同様に動作する。従って、この出力回路がデジタル出力回路として動作するときは、出力段13のプルアップ側のトランジスタTr8は常時オフされ、プルダウン側のトランジスタTr9だけがデジタル信号Dinに基づいてオン・オフされるオープンドレイン型のデジタル出力回路となる。

0063

また、第一及び第二の選択制御信号AOC,IOCがともにHレベルとなるときは、前記第一の実施の形態と同様に出力段13のトランジスタTr8, Tr9がともにオフされて、出力信号OUTがハイインピーダンスとなり、入出力パッド18から入力バッファ回路に入力信号INを入力し得る状態となる。

0064

従って、この実施の形態では、前記第一の実施の形態と同様な効果を得ることができるデジタル/アナログ兼用型出力回路を、プルダウン側の出力トランジスタをオープンドレイン型としたデジタル出力回路で実現することができる。
(第三の実施の形態)図4は、この発明を具体化した第三の実施の形態を示す。この実施の形態は、制御部12cの構成が前記第一の実施の形態の制御部12aと異なり、アナログ駆動部11及び出力段13の構成は、第一の実施の形態と同様である。

0065

制御部12cは、前記制御部12aからNOR回路17cを除去し、NAND回路16b及びNOR回路17bの他方の入力端子をグランドGNDに接続したものである。

0066

このような出力回路では、第一の選択制御信号AOCがLレベルとなると、NAND回路16a,16b及びNOR回路17a,17bは前記第一の実施の形態と同様に動作し、アナログ出力回路として動作する。

0067

第一の選択制御信号AOCがHレベルとなり、第二の選択制御信号IOCがLレベルとなると、NAND回路16b及びNOR回路17bの出力信号はHレベルとなり、トランジスタTr13 はオフされるとともに、トランジスタTr14 はオンされる。従って、出力段13のトランジスタTr9はオフされる。

0068

また、NAND回路16a及びNOR回路17aはデジタル信号Dinに基づいて第一の実施の形態と同様に動作する。従って、この出力回路がデジタル出力回路として動作するときは、出力段13のプルダウン側のトランジスタTr9は常時オフされ、プルアップ側のトランジスタTr8だけがデジタル信号Dinに基づいてオン・オフされるオープンドレイン型のデジタル出力回路となる。

0069

また、第一及び第二の選択制御信号AOC,IOCがともにHレベルとなるときは、前記第一の実施の形態と同様に出力段13のトランジスタTr8, Tr9がともにオフされて、出力信号OUTがハイインピーダンスとなり、入出力パッド18から入力バッファ回路に入力信号INを入力し得る状態となる。

0070

従って、この実施の形態では、前記第一の実施の形態と同様な効果を得ることができるデジタル/アナログ兼用型出力回路を、プルアップ側の出力トランジスタをオープンドレイン型としたデジタル出力回路で実現することができる。
(第四の実施の形態)図5は、この発明を具体化した第四の実施の形態を示す。この実施の形態は、前記第一の実施の形態にプルダウンバイアス回路19を付加した構成である。

0071

プルダウンバイアス回路19は、前記第一の選択制御信号AOCがNAND回路16dの一方の入力端子に入力され、そのNAND回路16dの他方の入力端子には、前記第二の選択制御信号IOCが入力される。

0072

前記NAND回路16dの出力信号は、転送ゲート14dのPチャネル側ゲートに入力されるとともに、インバータ回路15dを介して転送ゲート14dのNチャネル側ゲートに入力される。

0073

NチャネルMOSトランジスタTr15 ,Tr16 は、電源VccとグランドGNDとの間に直列に接続され、各トランジスタTr15 ,Tr16 はゲートがそのドレインに接続されて、常時オンされる。

0074

前記トランジスタTr16 のドレイン電位であるノードN1は、前記転送ゲート14dを介して出力段13のトランジスタTr9のゲートに入力される。そして、ノードN1は、トランジスタTr15 ,Tr16 のオン抵抗比により、トランジスタTr9を高抵抗状態でオンさせ得る電位となるように設定される。

0075

上記のように構成された出力回路は、第一及び第二の選択制御信号AOC,IOCのいずれかがLレベルとなるときは、プルダウンバイアス回路19の転送ゲート14dはオフされる。

0076

従って、この出力回路がアナログ出力回路として動作するとき、及びデジタル出力回路として動作するときは、前記第一の実施の形態と同様に動作する。第一及び第二の選択制御信号AOC,IOCがともにHレベルとなると、プルダウンバイアス回路19のNAND回路16dの出力信号はLレベルとなり、転送ゲート14dがオンされる。

0077

すると、出力段13のトランジスタTr9のゲートにノードN1が入力され、同トランジスタTr9が高抵抗状態でオンされる。従って、第一及び第二の選択制御信号AOC,IOCがともにHレベルとなるとき、すなわち、入力信号INが入出力パッド18を介して入力バッファ回路に入力されるとき、トランジスタTr9はプルダウン抵抗として動作する。

0078

従って、この実施の形態では、前記第一の実施の形態と同様な出力回路として動作させることができるとともに、入力信号INの入力動作時には、出力段13のトランジスタTr9をプルダウン抵抗として動作させることができる。
(第五の実施の形態)図6は、この発明を具体化した第五の実施の形態を示す。この実施の形態は、前記第一の実施の形態にプルアップバイアス回路20を付加した構成である。

0079

プルアップバイアス回路20は、前記第一の選択制御信号AOCがNAND回路16eの一方の入力端子に入力され、そのNAND回路16eの他方の入力端子には、前記第二の選択制御信号IOCが入力される。

0080

前記NAND回路16eの出力信号は、転送ゲート14eのPチャネル側ゲートに入力されるとともに、インバータ回路15eを介して転送ゲート14eのNチャネル側ゲートに入力される。

0081

PチャネルMOSトランジスタTr17 ,Tr18 は、電源VccとグランドGNDとの間に直列に接続され、各トランジスタTr17 ,Tr18 はゲートがそのドレインに接続されて、常時オンされる。

0082

前記トランジスタTr18 のソース電位であるノードN2は、前記転送ゲート14eを介して出力段13のトランジスタTr8のゲートに入力される。そして、ノードN2は、トランジスタTr17 ,Tr18 のオン抵抗比により、トランジスタTr8を高抵抗状態でオンさせ得る電位となるように設定される。

0083

上記のように構成された出力回路は、第一及び第二の選択制御信号AOC,IOCのいずれかがLレベルとなるときは、プルアップバイアス回路20の転送ゲート14eはオフされる。

0084

従って、この出力回路がアナログ出力回路として動作するとき、及びデジタル出力回路として動作するときは、前記第一の実施の形態と同様に動作する。第一及び第二の選択制御信号AOC,IOCがともにHレベルとなると、プルアップバイアス回路20のNAND回路16eの出力信号はLレベルとなり、転送ゲート14eがオンされる。

0085

すると、出力段13のトランジスタTr8のゲートにノードN2が入力され、同トランジスタTr8が高抵抗状態でオンされる。従って、第一及び第二の選択制御信号AOC,IOCがともにHレベルとなるとき、すなわち、入力信号INが入出力パッド18を介して入力バッファ回路に入力されるとき、トランジスタTr8はプルアップ抵抗として動作する。

0086

従って、この実施の形態では、前記第一の実施の形態と同様な出力回路として動作させることができるとともに、入力信号INの入力動作時には、出力段13のトランジスタTr8をプルアップ抵抗として動作させることができる。

0087

なお、前記各実施の形態では、出力段13をCMOS構成としたが、NMOS構成としてもよい。上記実施の形態から把握できる請求項以外の技術思想について、以下にその効果とともに記載する。
(1)多数の入出力パッドにアナログ出力回路と、デジタル出力回路と、入力回路とをそれぞれ接続し、前記アナログ出力回路から入出力パッドを介してアナログ出力信号を出力し、前記デジタル出力回路から入出力パッドを介してデジタル出力信号を出力し、前記入出力パッドから前記入力回路に入力信号を入力する半導体装置であって、前記アナログ出力回路及びデジタル出力回路を請求項1の出力回路で構成した。各入出力パッドに接続される出力回路の面積を縮小することができる。
(2)請求項2において、出力段はCMOS構成とした。アナログ駆動部により、アナログ出力信号を信号することができ、デジタル信号に基づいてデジタル出力信号を出力することができる。

発明の効果

0088

以上詳述したように、請求項1の発明では、共通の入出力パッドからデジタル出力信号とアナログ出力信号とを出力可能としながら、回路面積の増大を防止することができる。

0089

請求項2の発明では、請求項1の発明の効果に加えて、アナログ駆動部の動作により、CMOS構成の出力段からアナログ出力信号を出力することができる。請求項3,4の発明では、請求項1の発明の効果に加えて、オープンドレインのデジタル信号出力回路を構成することができる。

0090

請求項5,6の発明では、出力回路をプルダウン抵抗、若しくはプルアップ抵抗として動作させることができる。

図面の簡単な説明

0091

図1本発明の原理説明図である。
図2第一の実施の形態を示す回路図である。
図3第二の実施の形態を示す回路図である。
図4第三の実施の形態を示す回路図である。
図5第四の実施の形態を示す回路図である。
図6第五の実施の形態を示す回路図である。
図7従来例を示すブロック図である。

--

0092

11アナログ駆動部
12選択制御部
13出力段
18入出力パッド
Ainアナログ入力信号
Dinデジタル出力信号
IOC,AOC 選択制御信号

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