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技術 周期冗長検査方式の誤り検出符号生成装置及び誤り検出装置

出願人 沖電気工業株式会社
発明者 高橋明宏
出願日 1995年7月4日 (25年4ヶ月経過) 出願番号 1995-168625
公開日 1997年1月17日 (23年10ヶ月経過) 公開番号 1997-018354
状態 特許登録済
技術分野 符号誤り検出・訂正 エラーの検出、防止
主要キーワード Dフリップフロップ 誤り検出装置 周期冗長検査 直列構成 誤り検出方式 並列構成 パラレル形式 並列数
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この項目の情報は公開日時点(1997年1月17日)のものです。
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図面 (6)

目的

データ伝送速度が高速であっても、極力、高速の回路素子を使用することなく、装置を製造することができるようにすることにより、装置の製造を容易にする。

構成

S/P変換回路20は、シリアル形式の変形伝送データDASを4ビットパラレル形式の変形伝送データDAPに変換する。CRC符号生成回路30は、この変形伝送データDAPを12次の生成多項式で割る。P/S変換回路40は、この割り算により得られたパラレル形式のCRC符号をシリアル形式のCRC符号に変換する。CRC符号生成回路30は、3個ずつ4並列に配列された12個のDフリップフロップ回路31(1)〜31(12)と、変形伝送データDAPを生成多項式で割る演算が実行されるように、12個のDフリップフロップ回路31(1)〜31(12)を接続する16個の排他的論理和回路32(1)〜32(16)を有する。

概要

背景

一般に、ディジタル伝送においては、データの受信誤りを検出する誤り検出方式として、誤り検出符号を用いる誤り検出符号方式が採用されている。この誤り検出符号方式においては、誤り検出符号として、通常、CRC符号が用いられる。

誤り検出符号として、CRC符号を用いる誤り検出符号方式、すなわち、CRC方式においては、送信側で、生成多項式を使ってCRC符号を生成し、これを伝送データに付加し、受信側で受信データを生成多項式で割ることにより、受信誤りを検出するようになっている。

CRC符号は、伝送データに生成多項式の最高次の項を掛け、この最高次の項を掛けられた伝送データ(以下「変形伝送データ」という。)を生成多項式で割ることにより生成される。この場合、CRC符号は、割り算余りによって表される。

変形伝送データを生成多項式で割ってCRC符号を生成するCRC符号生成装置と、受信データを生成多項式で割って受信誤りを検出する誤り検出装置は、通常、シフトレジスタを構成するための複数の遅延回路とこの複数の遅延回路の遅延出力排他的論理和をとる排他的論理和回路を用いて構成される。

遅延回路と排他的論理和回路を用いてCRC符号生成装置や誤り検出装置を構成する場合、従来は、これらの回路を生成多項式に従って直列に配列するようになっていた。

概要

データ伝送速度が高速であっても、極力、高速の回路素子を使用することなく、装置を製造することができるようにすることにより、装置の製造を容易にする。

S/P変換回路20は、シリアル形式の変形伝送データDASを4ビットパラレル形式の変形伝送データDAPに変換する。CRC符号生成回路30は、この変形伝送データDAPを12次の生成多項式で割る。P/S変換回路40は、この割り算により得られたパラレル形式のCRC符号をシリアル形式のCRC符号に変換する。CRC符号生成回路30は、3個ずつ4並列に配列された12個のDフリップフロップ回路31(1)〜31(12)と、変形伝送データDAPを生成多項式で割る演算が実行されるように、12個のDフリップフロップ回路31(1)〜31(12)を接続する16個の排他的論理和回路32(1)〜32(16)を有する。

目的

効果

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請求項1

伝送データにN次の生成多項式最高次の項を掛けることにより得られた変形伝送データを前記生成多項式で割ることにより、誤り検出符号を生成する周期冗長検査方式の誤り検出符号生成装置において、M個ずつ(N/M)並列に配列され、前記変形伝送データをシフトするシフトレジスタを構成するN個の遅延手段と、前記変形伝送データを前記生成多項式で割る演算が実行されるように、前記N個の遅延手段を接続する複数の排他的論理和手段とを備え、前記変形伝送データとして、(N/M)ビットパラレル形式のデータを入力可能なように構成されていることを特徴とする周期冗長検査方式の誤り検出符号生成装置。

請求項2

伝送データにN次の生成多項式の最高次の項を掛けることにより得られた変形伝送データを前記生成多項式で割ることにより、誤り検出符号を生成する周期冗長検査方式の誤り検出符号生成装置において、シリアル形式の変形伝送データを(N/M)ビットのパラレル形式のデータに変換するシリアルパラレル変換手段と、このシリアル/パラレル変換手段の変換出力を前記生成多項式で割ることにより、前記誤り検出符号を生成する誤り検出符号生成手段と、この誤り検出符号生成手段により生成されたパラレル形式の誤り検出符号をシリアル形式のデータに変換するパラレルシリアル変換手段とを備え、前記誤り検出符号生成手段は、M個ずつ(N/M)並列に配列され、前記シリアル/パラレル変換手段の変換出力をシフトするシフトレジスタを構成するN個の遅延手段と、前記シリアル/パラレル変換手段の変換出力を前記生成多項式で割る演算が実行されるように、前記N個の遅延手段を接続する複数の排他的論理和手段とを備えたことを特徴とする周期冗長検査方式の誤り検出符号生成装置。

請求項3

周期冗長検査方式の誤り検出符号を付加された受信データをN次の生成多項式で割ることにより、受信誤りを検出する周期冗長検査方式の誤り検出装置において、M個ずつ(N/M)並列に配列され、前記受信データをシフトするシフトレジスタを構成するN個の遅延手段と、前記変形伝送データを前記生成多項式で割る演算が実行されるように、前記N個の遅延手段を接続する複数の排他的論理和手段とを備え、前記受信データとして、(N/M)ビットのパラレル形式のデータを入力可能なように構成されていることを特徴とする周期冗長検査方式の誤り検出装置。

請求項4

周期冗長検査方式の誤り検出符号を付加された受信データをN次の生成多項式で割ることにより、受信誤りを検出する周期冗長検査方式の誤り検出装置において、シリアル形式の受信データを(N/M)ビットのパラレル形式のデータに変換するシリアル/パラレル変換手段と、このシリアル/パラレル変換手段の変換出力を前記生成多項式で割ることにより、前記受信誤りを検出する受信誤り検出手段とを備え、前記受信誤り検出手段は、M個ずつ(N/M)並列に配列され、前記シリアル/パラレル変換手段の変換出力をシフトするシフトレジスタを構成するN個の遅延手段と、前記シリアル/パラレル変換手段の変換出力を前記生成多項式で割る演算が実行されるように、前記N個の遅延手段を接続する複数の排他的論理和手段とを備えたことを特徴とする周期冗長検査方式の誤り検出装置。

技術分野

0001

この発明は、周期冗長検査(以下「CRC(Cyclic Redundancy Check)」という。)方式の誤り検出符号(以下「CRC符号」という。)を生成するCRC方式誤り検出符号生成装置に関する。

0002

また、この発明は、CRC符号を付加された受信データの誤りを検出するCRC方式の誤り検出装置に関する。

背景技術

0003

一般に、ディジタル伝送においては、データの受信誤りを検出する誤り検出方式として、誤り検出符号を用いる誤り検出符号方式が採用されている。この誤り検出符号方式においては、誤り検出符号として、通常、CRC符号が用いられる。

0004

誤り検出符号として、CRC符号を用いる誤り検出符号方式、すなわち、CRC方式においては、送信側で、生成多項式を使ってCRC符号を生成し、これを伝送データに付加し、受信側で受信データを生成多項式で割ることにより、受信誤りを検出するようになっている。

0005

CRC符号は、伝送データに生成多項式の最高次の項を掛け、この最高次の項を掛けられた伝送データ(以下「変形伝送データ」という。)を生成多項式で割ることにより生成される。この場合、CRC符号は、割り算余りによって表される。

0006

変形伝送データを生成多項式で割ってCRC符号を生成するCRC符号生成装置と、受信データを生成多項式で割って受信誤りを検出する誤り検出装置は、通常、シフトレジスタを構成するための複数の遅延回路とこの複数の遅延回路の遅延出力排他的論理和をとる排他的論理和回路を用いて構成される。

0007

遅延回路と排他的論理和回路を用いてCRC符号生成装置や誤り検出装置を構成する場合、従来は、これらの回路を生成多項式に従って直列に配列するようになっていた。

発明が解決しようとする課題

0008

しかしながら、このような構成においては、遅延回路をデータ伝送速度と同じ速度で駆動しなければならないため、データ伝送速度が速くなると、高速回路素子が必要になり、装置の実現が困難になるという問題があった。

課題を解決するための手段

0009

上記課題を解決するために、請求項1に係る発明は、変形伝送データをN次の生成多項式で割ることにより、CRC符号を生成する装置において、シフトレジスタを構成するN個の遅延手段をM個ずつ(N/M)並列に配列し、これらを、変形伝送データを生成多項式で割る演算が実行されるように、複数の排他的論理和手段で接続するようにしたものである。

0010

また、請求項3に係る発明は、CRC符号を付加された受信データをN次の生成多項式で割ることにより、受信誤りを検出する装置において、シフトレジスタを構成するN個の遅延手段をM個ずつ(N/M)並列に配列し、これらを、受信データを生成多項式で割る演算が実行されるように、複数の排他的論理和手段で接続するようにしたものである。

0011

請求項1に係る発明においては、装置に対して、変形伝送データを(N/M)ビットパラレル形式で入力することができる。これにより、変形伝送データをシリアル形式で入力する従来の構成に比べ、遅延手段の動作速度を(M/N)分の1に低減することができる。その結果、シリアル形式の変形伝送データが速くても、極力、高速の回路素子を使用する必要がないので、装置を容易に製造することができる。

0012

請求項2に係る発明においても、装置に対して、受信データを(N/M)ビットのパラレル形式で入力することができる。これにより、この発明においても、請求項1に係る発明と同様の作用を得ることができる。

0013

以下、図面を参照しながら、この発明の実施例を詳細に説明する。

0014

[一実施例]
[構成]図1は、この発明の一実施例の構成を示す回路図である。

0015

なお、以下の説明では、この発明をCRC符号生成装置に適用する場合を代表として説明する。また、以下の説明では、この発明を、生成多項式として、次式で示される12次の生成多項式G(X)を用いる場合を代表として説明する。

0016

G(X)=X12+X6 +X4 +X1 +1
まず、図1に示すCRC符号生成装置の概略構成を説明する。

0017

図示のCRC符号生成装置は、入力端子10と、シリアルパラレル変換回路(以下「S/P変換回路」という)20と、CRC符号生成回路30と、パラレルシリアル変換回路(以下「P/S」変換回路という)40と、出力端子50を有する。

0018

入力端子10には、シリアル形式の変形伝送データDASが供給される。すなわち、伝送データに生成多項式G(X)の最高次(12次)の項X12を掛けたシリアル形式のデータが供給される。

0019

S/P変換回路20は、入力端子10に供給された変形伝送データDASを、例えば、4ビットのパラレル形式の変形伝送データDAP(DAP1,DAP2,DAP3,DAP4)に変換する機能を有する。ここで、DAP1,DAP2,DAP3,DAP4は、それぞれ第1,第2,第3,第4ビットのデータである。

0020

CRC符号生成回路30は、S/P変換回路20から出力されるパラレル形式の変形伝送データDAPを生成多項式で割ることにより、12ビットのパラレル形式のCRC符号を生成する機能を有する。

0021

P/S変換回路40は、CRC符号生成部30から出力されるパラレル形式のCRC符号をシリアル形式のCRC符号DBSに変換する機能を有する。

0022

出力端子50には、P/S変換回路40から出力されるシリアル形式のCRC符号DBSが供給される。

0023

CRC符号生成部30は、F1〜F12の12個のフリップフロップ回路31(1)〜31(12)と、16個の排他的論理和回路32(1)〜32(16)を有する。

0024

フリップフロップ回路31(1)〜31(12)は、3個ずつ4並列に配列され、パラレル形式の変形伝送データDAPをシフトするシフトレジスタを構成する。

0025

排他的論理和回路32(1)〜32(16)は、パラレル形式の変形伝送データDAPを生成多項式G(X)で割る演算が実行されるように、12個のDフリップフロップ回路31(1)〜31(12)を接続する。

0026

すなわち、Dフリップフロップ回路31(1)〜31(12)と排他的論理和回路32(1)〜32(16)は、後述するクロック信号CLK2の1周期にて、従来の構成において、シリアル形式の変形伝送データDASを生成多項式G(X)で割る演算を後述するクロック信号CLK1の4周期に渡って行った場合と同じ演算結果が得られるように配置されている。

0027

これは、後述する図3の従来構成で使用されているDフリップフロップ回路61(1)〜61(12)と排他的論理和回路62(1)〜62(4)がクロック信号(クロック信号CK1に相当する)の4周期の間に、生成多項式に従った複数回の排他的論理和と4回のシフトを行うことに注目し、また、排他的論理和は、クロック信号の入力が行われる以前に、Dフリップフロップ回路61(1)〜61(12)に記憶されていたデータと、入力端子60から4周期の間に入力されるデータとの間で行われることに注目すると、実施例の場合にも、クロック信号CLK1にて、4周期に相当するデータがDAP1〜DAP4にあり、クロック入力が行われる以前のデータもDフリップフロップ回路31(1)〜31(12)に記憶されていることから、シリアル形式の伝送データをDASを生成多項式G(X)で割る演算が実施されるように、Dフリップフロップ回路31(1)〜31(12)と排他的論理和回路32(1)〜32(16)を配置することが可能であり、これにより、生成多項式に従った配置が可能となるからである。

0028

以上が、図1に示す装置の概略構成である。

0029

次に、CRC符号生成回路30のDフリップフロップ回路31(1)〜31(12)と排他的論理和回路32(1)〜32(16)との接続構成を説明する。

0030

入力端子10は、S/P変換回路20の入力端子Iに接続されている。S/P変換回路20の出力端子O1,O2,O3,O4は、それぞれ排他的論理和回路32(1),32(2),32(3),32(4)の入力端子に接続されている。

0031

排他的論理和回路32(1)の出力端子は、排他的論理和回路32(14),32(10),32(13),32(5)の入力端子に接続されている。排他的論理和回路32(2)の出力端子は、排他的論理和回路32(15),32(11),32(14),32(6)の入力端子に接続されている。

0032

排他的論理和回路32(3)の出力端子は、排他的論理和回路32(16),32(12),32(15),32(7)の入力端子に接続されている。排他的論理和回路32(4)の出力端子は、Dフリップフロップ回路31(12)の入力端子と、排他的論理和回路32(9),32(8),32(16)の入力端子に接続されている。

0033

排他的論理和回路32(14),32(15),32(16)の出力端子は、Dフリップフロップ回路31(9),31(10),31(11)の入力端子に接続されている。フリップフロップ回路31(9),31(10),31(11),31(12)の出力端子は、排他的論理和回路32(10),32(11),32(12),32(13)の入力端子に接続されている。

0034

排他的論理和回路32(10),32(11),32(13)の出力端子は、排他的論理和回路32(7),32(8),32(9)の入力端子に接続されている。排他的論理和回路32(7),32(8),32(12),32(9)の出力端子は、Dフリップフロップ回路31(5),31(6),31(7),31(8)に接続されている。

0035

Dフリップフロップ回路31(5),31(6)の出力端子は、Dフリップフロップ回路31(1),31(2)の入力端子に接続されている。Dフリップフロップ回路31(7),31(8)の出力端子は、排他的論理和回路32(5),32(6)の入力端子に接続されている。

0036

排他的論理和回路32(5),32(6)の出力端子は、Dフリップフロップ回路31(3),31(4)の入力端子に接続されている。Dフリップフロップ回路31(1),31(2),31(3),31(4)の出力端子は、排他的論理和回路32(1),32(2),32(3),32(4)の入力端子に接続されている。

0037

Dフリップフロップ回路31(1)〜31(12)の出力端子は、さらに、P/S変換回路40の入力端子I1〜I12に接続されている。以上が、Dフリップフロップ回路31(1)〜31(12)と排他的論理和回路32(1)〜32(16)の接続構成である。

0038

[動作]上記構成において、図2タイミングチャートを参照しながら、動作を説明する。

0039

入力端子10には、周波数F1のシリアル形式の変形伝送データDAS(図2(b)参照)が供給される。この変形伝送データDASは、S/P変換回路20に供給され、周波数F1のクロック信号CLK1(図2(a)参照)に従って、順次シフトされる。

0040

このシフト出力は、周波数F1の(1/4)倍の周波数F2を有するクロック信号CLK2(図2(d)参照)に従ってラッチされる。これにより、周波数F2のパラレル形式の4ビットの変形伝送データDAP(図2(c)参照)が得られる。

0041

S/P変換回路20から出力されるパラレル形式の変形伝送データDAPは、CRC符号生成回路30に供給され、生成多項式G(X)によって割られる。これにより、周波数F2の12ビットのパラレル形式のCRC符号が生成される。このCRC符号は、割り算の余りとして得られる。

0042

なお、この場合、CRC符号生成回路30のDフリップフロップ回路31(1)〜31(12)は、周波数F2のクロック信号CLK2に従って駆動される。これにより、Dフリップフロップ回路31(1)〜31(12)は、従来のように、シリアル形式の変形伝送データDASを生成多項式G(X)によって割る場合の4分の1の速度で駆動される。

0043

CRC符号生成回路30により生成されたCRC符号は、P/S変換回路40に供給され、周波数F2のクロック信号CLK2に従ってラッチされる。このラッチ出力は、周波数F1のクロック信号CLK1に従ってシフトされる。

0044

これにより、周波数F1のシリアル形式のCRC符号DBSが得られる。このCRC符号DBSは、出力端子50に供給される。以上が一実施例の動作である。

0045

ここで、この実施例のような並列構成においても、従来の直列構成と同様に、CRC符号を生成することができることを説明する。

0046

図3は、従来のCRC符号生成装置の構成を示す回路図である。なお、図には、生成多項式として上述した12次の生成多項式G(X)を用いる場合を代表として示す。

0047

図示のCRC符号生成装置は、直列に配列された12個のDフリップフロップ回路61(1)〜61(12)と、4個の排他的論理和回路62(1)〜62(4)を有する。この場合、入力端子60には、シリアル形式の変形伝送データDASが供給され、出力端子63には、シリアル形式のCRC符号DBSが出力される。

0048

図4は、従来のCRC符号生成装置に、シリアル形式の変形伝送データDASを入力した場合の各伝送周期におけるDフリップフロップ回路61(1)〜61(12)のラッチ出力のシミュレーション結果を示す図である。なお、図には、変形伝送データDASとして、すべて“1”のデータを40周期(40/F1)分入力した場合を示す。

0049

図5は、この実施例のCRC符号生成装置のCRC符号生成回路30に、パラレル形式の変形伝送データDAPを入力した場合の各伝送周期におけるDフリップフロップ回路31(1)〜31(12)のラッチ出力のシミュレーション結果を示す図である。なお、図には、変形伝送データDAPとして、各ビットのデータDAP1,DAP2,DAP3,DAP4がすべて“1”のデータを10周期(10/F2)分入力した場合を示す。

0050

変形伝送データDAPは、4ビットのパラレルデータである。したがって、この実施例のCRC符号生成装置が従来のCRC符号生成装置と等価であれば、Dフリップフロップ回路31(1)〜31(12)のラッチ出力は、シリアル形式の変形伝送データDASの4周期(4/F1)ごとに、Dフリップフロップ回路61(1)〜61(16)のラッチ出力と同じになる。

0051

ここで、図4図5のシミュレーション結果を比較すると、この実施例のDフリップフロップ回路31(1)〜31(12)の第0周期、第1周期、第2周期、…におけるラッチ出力は、Dフリップフロップ回路61(1)〜61(16)の第0周期、第4周期、第8周期、…におけるラッチ出力と同じである。

0052

言い換えれば、この実施例のDフリップフロップ回路31(1)〜31(12)のラッチ出力は、シリアル形式の変形伝送データDASの4周期(4/F1)ごとに、従来のDフリップフロップ回路61(1)〜61(16)のラッチ出力と同じになる。

0053

これにより、この実施例のCRC生成装置は、従来のCRC生成装置と等価となる。その結果、この実施例のCRC符号生成装置によっても、従来のCRC符号生成装置と同様に、CRC符号を生成することができる。

0054

なお、この実施例において、正しく演算が行われるためには、シリアル形式の変形伝送データDASのデータ長並列数4の整数倍である必要がある。

0055

[効果]以上詳述したこの実施例によれば、12個のDフリップフロップ回路31(1)〜31(12)を3個ずつ4並列に配列し、これらを、変形伝送データDAPを生成多項式G(X)で割る演算が実行されるように、16個の排他的論理和回路32(1)〜32(16)により接続するようにしたので、CRC符号生成回路30に変形伝送データを入力する際、4ビットのパラレル形式で入力することができる。

0056

これにより、シリアル形式の変形伝送データDASを入力とする従来の構成に比べ、Dフリップフロップ回路31(1)〜31(12)の駆動速度を4分の1に低減することができる。その結果、シリアル形式の変形伝送データDASの伝送速度が速くても、高速の回路素子を用いることなく、装置を製造することができるので、装置を容易に製造することができる。

0057

[そのほかの実施例]以上、この発明の一実施例を詳細に説明したが、この発明は、上述したような実施例に限定されるものではない。

0058

(1)例えば、先の実施例では、12個のDフリップフロップ回路31(1)〜31(12)を3個ずつ4並列に配列する場合を説明した。しかし、この発明は、これ以外の並列回路構成を用いるようにしてもよい。例えば、12個のDフリップフロップ回路31(1)〜31(12)を4個ずつ3並列に配列するようにしてもよいし、2個ずつ6並列に配列するようにしてもよい。

0059

このような構成によれば、Dフリップフロップ回路31(1)〜31(12)を、変形伝送データとしてシリアル形式のデータを用いる場合の3分の1、4分の1の速度で駆動することができる。

0060

(2)また、先の実施例では、生成多項式として12次の生成多項式G(X)を用いる場合を説明した。しかし、この発明は、これ以外の次数の生成多項式を用いるようにしてもよい。

0061

(3)また、先の実施例では、この発明を、CRC符号を生成するCRC符号生成装置に適用する場合を説明した。しかし、この発明は、データの受信誤りを検出するCRC方式の誤り検出装置にも適用することができる。この場合の回路構成は、例えば、図1のCRC符号生成装置の構成とほぼ同じでよい。

0062

但し、この場合、入力端子10には、シリアル形式の受信データが供給される。また、CRC符号生成回路30は、誤り検出回路として動作する。この誤り検出回路は、パラレル形式のデータに変換された受信データを生成多項式G(X)で割ることにより、データの受信誤りを検出する。この場合、余りがあれば、受信誤りがあると判定され、余りがなければ、受信誤りがないと判定される。

0063

(4)このほかにも、この発明は、その要旨を逸脱しない範囲で種々様々変形実施可能なことは勿論である。

発明の効果

0064

以上詳述したように請求項1に係る発明によれば、CRC符号を生成するための回路構成を並列構成としたので、装置に対して、変形伝送データをパラレル形式で入力することができる。

0065

これにより、従来の直列構成に比べ、遅延手段の駆動速度をパラレルデータのビット数分の1に低減することができる。その結果、シリアル形式の変形伝送データの伝送速度が速くても、極力、高速の回路素子を用いることなく、装置を製造することができるので、装置を容易に製造することができる。

0066

また、請求項3に係る発明によれば、受信誤りを検出するための回路構成を並列構成としたので、装置に対して、受信データをパラレル形式で入力することができる。

0067

これにより、従来の直列構成に比べ、遅延手段の駆動速度をパラレルデータのビット数分の1に低減することができる。その結果、シリアル形式の受信データの伝送速度が速くても、極力、高速の回路素子を用いることなく、装置を製造することができるので、装置を容易に製造することができる。

図面の簡単な説明

0068

図1この発明の一実施例の構成を示す回路図である。
図2一実施例の動作を説明するためのタイミングチャートである。
図3従来の構成を示す回路図である。
図4従来のシミュレーション結果を示す図である。
図5一実施例のシミュレーション結果を示す図である。

--

0069

10…入力端子
20…S/P変換回路
30…CRC符号生成回路
40…P/S変換回路
50…出力端子
31(1)〜31(12)…Dフリップフロップ回路
32(1)〜32(16)…排他的論理和回路

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