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技術 半導体集積回路のテスト回路およびそのテスト方法

出願人 ルネサスマイクロシステム株式会社
発明者 小柳光広
出願日 1995年6月29日 (25年6ヶ月経過) 出願番号 1995-164352
公開日 1997年1月17日 (23年11ヶ月経過) 公開番号 1997-015301
状態 特許登録済
技術分野 電子回路の試験 電子回路の試験 半導体メモリの信頼性技術
主要キーワード 比較器出力端 セットリセットラッチ セットラッチ回路 コントロール信号生成回路 レベルラッチ リセット生成回路 テスト治具 データ干渉
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図面 (11)

目的

メモリ回路内蔵の半導体集積回路テスト回路およびテスト方法において、比較器の比較結果が一致状態しか出力できない故障を検出可能とする。

構成

CLK及びENBL信号に応答してテスト回路を制御する信号を生成する制御回路2と、その出力に応答してアドレスを生成するアドレス生成回路4aと、その出力に応答してコントロール信号を生成するコントロール信号生成回路5と、その出力に応答して、書込データを生成する書き込みデータ生成回路6と期待値を生成する出力期待値生成回路7と、制御回路1の出力するクロック信号計数して比較器のテスト用パターンを生成する比較器検査パターン回路3と、その出力パターンまたは期待値出力および被検査メモリ出力データのいずれかを選択するセレクタ8とを有し、テスト開始後の最初の4サイクルでセレクタ8が選択する比較器検査パターンを用いて比較器9の動作をテストする。

概要

背景

近年、半導体素子微細化技術の進展が著しく、これらの素子集積したメモリ回路を内蔵した半導体集積回路装置も種々開発され、そのメモリ容量も飛躍的に増大してきた。このメモリ容量の増加は半導体集積回路装置の試験時間の長大化を招き、これらメモリ回路を内蔵した半導体集積回路装置の製造工程においてはその生産性を悪化させる要因となっている。

一般に、メモリ回路の試験前には、RAM回路RAMセルにあらかじめ初期データを書き込む必要があるが、その書き込み方法としてマーチングテストあるいはチェッカーボードテストが知られている。

すなわち、従来のメモリセルテスト方法フローチャートを示した図8を参照すると、まずクロック信号が供給されてテストが開始されると(図8−101)、被検査メモリセルは全て初期化された状態にする。次に、マーチングテストを実行する(図8−102)。

このマーチングテストは全メモリセルに論理レベルロウレベルとして“0”を書き込んだ後(図8−102a)、下位番地から上位番地へ順次に“0”読み出しと論理レベルのハイレベルとして“1”書き込みとを1セルずつ実行し(図8−102b)、次に上位番地から下位番地まで1セルずつ“1”読みだしと“0”書き込みとを行なう(図8−102c)。さらに“1”“0”を反転したデータについても同様のシーケンスを繰り返すようになっている。このテストにより番地系の固定不良がほぼ完全に検出出来るものである。

次にチェッカーボードテストを実行する(図8−103)。このチェッカーボードテストは全メモリセルに市松模様チェッカーデータを書き込み、読み出す。例えば、アドレス00行のアドレス00列に“0”、01列に“1”、10列に“0”、11列に“1”、……、アドレス01行の00列に“1”、01列に“0”、10列に“1”、11列に“0”、……のように全てのメモリセルに交互に“0”と“1”を書き込み、“0”と“1”を読み出して比較する(図8−103a、103b)。その後、“1”と“0”を逆にして前のテストで“0”を書き込んだセルには“1”を、“0”を書き込んだセルには“1”をそれぞれ書き込み、読み出すテストを行う(図8−103c、103d)。

このパターンでは着目セルに対して隣接するメモリセルは全て逆データとなるので(市松模様)、隣接するメモリセルとの短絡不良、メモリセル間データ干渉、および最下位アドレスビット多重選択不良が検出出来るものである。

これらのテストが確実に実行されるには、メモリセルから読み出した内容とあらかじめメモリテスト回路で生成され用意された期待値とを比較手段を用いてその一致および不一致を検出することにより、被試験メモリセルが正常に動作しているか不良であるかを判断している。

しかしながら、上述した良不良の判断の基本となる比較手段が製造段階から故障した状態にあって、常時比較結果が一致という情報を出力する場合は、正しく比較されず例えメモリセルが不良であっても良品と判断されることになる。

また、メモリテスト回路は外部からは閉じた回路であり、この回路を外部からテストするには専用の端子を追加する必要ぎあり、端子数の増加という好ましくない状態を生じる。

この種の従来のテスト回路の一例が特開平4−208880号公報に記載されている。同公報記載のテスト回路を本願発明の実施例の図面に対応させてブロック図で示した図9を参照すると、この半導体集積回路のテスト回路1cは、クロック信号CLKおよびイネーブル信号ENBLが端子12および13を介して供給されるアドレス生成回路4bと、このアドレス生成回路4bの出力信号が供給されるコントロール信号生成回路5と、このコントロール信号生成回路5の出力信号が供給される書込データ生成回路6と、コントロール信号生成回路5の出力信号が供給される出力期待値生成回路7と、この出力期待値生成回路7の出力信号とコントロール信号生成回路5の出力信号と端子14を介して供給される被検査メモリの出力データとが入力信号として供給される比較器9とを含んで構成されている。

上述した構成による従来のテスト回路1cの動作タイミングを示した図10を併せて参照しながら、従来の半導体集積回路のテスト回路1cの動作を説明する。

まず、クロック信号CLKおよびイネーブル信号ENBLが供給されることによりアドレス生成回路4bがアドレス信号を発生し(図10−CLK、イネーブル信号、アドレス)、コントロール信号生成回路5へ動作開始を指示する信号を出力する。コントロール信号生成回路5は書込データ生成回路6、出力期待値生成回路7、比較器9へそれぞれテスト回路用制御信号を出力する(図10−コントロール信号)。

その後アドレス生成回路4bは被検査メモリを指し示すアドレスを、書込データ生成回路6は被検査メモリへの書き込みデータを、またコントロール信号生成回路5は被検査メモリへのコントロール信号をそれぞれ出力することにより被検査メモリにデータの書き込みが行なわれる。

被検査メモリへの書き込み終了後、被検査メモリに記憶されたデータの読出しを開始し、出力期待値生成回路7の出力と、端子14を介して供給される被検査メモリの出力データとを比較器9で比較し、その比較結果を比較器出力端子11から出力する(図10−比較器出力)。

この書き込み、読み出しの動作を前述したマーチングパタン(動作1)を被検査メモリのワード数×3サイクルだけ実行し、さらにチェッカーボードパタン(動作2)を被検査メモリのワード数×4サイクルだけ実行する。この比較結果を外部に接続した試験装置モニタすることで被検査メモリの故障を検出することができる。

概要

メモリ回路内蔵の半導体集積回路のテスト回路およびテスト方法において、比較器の比較結果が一致状態しか出力できない故障を検出可能とする。

CLK及びENBL信号に応答してテスト回路を制御する信号を生成する制御回路2と、その出力に応答してアドレスを生成するアドレス生成回路4aと、その出力に応答してコントロール信号を生成するコントロール信号生成回路5と、その出力に応答して、書込データを生成する書き込みデータ生成回路6と期待値を生成する出力期待値生成回路7と、制御回路1の出力するクロック信号を計数して比較器のテスト用パターンを生成する比較器検査パターン成回路3と、その出力パターンまたは期待値出力および被検査メモリ出力データのいずれかを選択するセレクタ8とを有し、テスト開始後の最初の4サイクルでセレクタ8が選択する比較器検査パターンを用いて比較器9の動作をテストする。

目的

本発明の目的は、上述の欠点に鑑みなされたものであり、メモリテスト回路において、メモリセルから読み出した記憶値とその期待値とを比較し、良品判定を行なう比較器の故障を判別する回路を有することで、メモリテスト回路の故障による不良品混入を防止し信頼性の向上に寄与する半導体集積回路のテスト回路およびそのテスト方法を提供することにある。

効果

実績

技術文献被引用数
1件
牽制数
1件

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請求項1

半導体基板上に交叉配置されたワード線およびビット線交点に配設されたメモリセルアドレスデータを所定のクロック信号を用いて生成するアドレス生成回路と、このアドレス生成回路から供給される動作開始信号応答してテスト回路用制御信号を生成するコントロール信号生成回路と、前記テスト回路用制御信号に応答して被検査メモリセルへの検査用書き込みデータを生成する書込データ生成回路と、前記テスト回路用制御信号に応答して前記被検査メモリセルから読み出し記憶値と比較するためにあらかじめ前記記憶値の期待値を生成する出力期待値生成回路と、前記テスト回路用制御信号に応答して前記記憶値と前記期待値とを比較して前記期待値と前記記憶値とが等しければ一致信号を、異っていれば不一致信号を出力する比較器とを有する半導体集積回路のテスト回路において;テストモードへの移行を指示するイネーブル信号に応答して前記所定のクロック信号に同期した第1の選択制御信号テストクロック信号およびアドレス生成クロック信号を生成する第1の制御回路と、前記テストクロック信号に同期した第1および第2の比較器検査パターン信号と前記第1の制御回路をリセットして前記第1の選択制御信号を非アクティブ状態にするリセット信号とを生成する比較器検査パターン生成回路と、前記第1の選択制御信号がアクティブ状態のときには前記第1および前記第2の比較器検査パターン信号をそれぞれ選択して前記比較器へ出力し、前記第1の選択制御信号が非アクティブ状態のときには前記記憶値および前記期待値をそれぞれ選択して前記比較器へ出力するセレクタ回路とからなる比較器故障検出手段を有し、前記比較器が常に一致信号のみを出力する故障状態にあるか否かを前記記憶値と前記期待値との比較動作開始前に前記比較器故障検出手段が検出することを特徴とする半導体集積回路のテスト回路。

請求項2

前記比較器故障検出手段は、前記イネーブル信号をセット入力とする第1のセットリセットラッチ回路部の一方の出力信号を前記第1の選択制御信号とし前記一方の出力信号および前記所定のクロック信号の論理積出力を前記テストクロック信号とし前記所定のクロック信号および前記第1のセットリセットラッチ回路部の他方の出力信号の論理積出力を前記アドレス生成クロック信号とする前記第1の制御回路と、複数ビットフリップフロップ回路からなり前記イネーブル信号でリセットされかつ前記テストクロック信号を計数するとともに最終ビットで前記ラッチ回路部をリセットし、第2ビット目および第3ビット目の出力ビットを前記第1および前記第2の比較器故障検出パターン信号として出力し最終ビットで前記第1のセットリセットラッチ回路部をリセットする比較器検査パターン生成回路と、前記第1の選択制御信号および前記第1の比較器故障検出パターン信号並に前記第1の選択制御信号の逆極性の信号および前記第2の比較器故障検出パターン信号がそれぞれ供給される第1のAND−OR組み合せ回路と、前記第1の選択制御信号および前記第2の比較器故障検出パターン信号並に前記第1の選択制御信号の逆極性の信号および前記記憶値がそれぞれ供給される第2のAND−OR組み合せ回路とから構成される請求項1記載の半導体集積回路のテスト回路。

請求項3

前記比較器故障検出手段が、前記イネーブル信号に応答して前記アドレス生成回路へ供給するリセット信号および第2の選択制御信号を生成するとともに前記アドレス生成回路の第3ビット目の信号でリセットされる第2の第2の制御回路と、前記第2の選択制御信号がアクティブ状態のときに前記期待値および前記記憶値をそれぞれ選択して前記比較器へ出力し、前記第2の制御回路がリセットされて非アクティブ状態のときに前記アドレス生成回路の最下位ビットおよび第2ビット目の信号を前記比較器検査パターン信号としてそれぞれ選択して前記比較器へ出力する第2のセレクタとからなる請求項1記載の半導体集積回路のテスト回路。

請求項4

前記比較器故障検出手段は、前記イネーブル信号をセット信号とする第2のセットリセットラッチ回路部の一方の出力信号を前記第2の選択制御信号としかつ前記アドレス制御回路の第3ビット目の信号を用いてリセットされかつこのリセット時の前記第2のリセットセットラッチ回路部の他方の出力信号から整形した1ショットパルスで前記アドレス制御回路をリセットする前記第2の制御回路と、前記第2の選択制御信号および前記アドレス生成回路の最小ビットの信号並に前記第2の選択制御信号の逆極性の信号および前記期待値が供給され第3のAND−OR組み合せ回路部と、前記第2の選択制御信号および前記アドレス生成回路の第2ビット目の信号並に前記第2の選択制御信号の逆極性の信号および前記記憶値が供給される第4のAND−OR組み合せ回路部とから構成される請求項1記載の半導体集積回路のテスト回路。

請求項5

前記比較器故障検出手段が、前記被検査メモリセルが書込み状態の期間内であって、前記イネーブル信号に応答して第3の選択制御信号を生成するとともに前記アドレス生成回路の第3ビット目の信号でリセットされる第3の制御回路と、前記第3の選択制御信号がアクティブ状態のときに前記期待値および前記記憶値をそれぞれ選択して前記比較器へ出力し、前記第3の制御回路がリセットされて前記第3の選択制御信号が非アクティブ状態のときに前記アドレス生成回路の最下位ビットおよび第2ビット目の信号を前記比較器検査パターン信号としてそれぞれ選択して前記比較器へ出力する第3のセレクタとからなる請求項1記載の半導体集積回路のテスト回路。

請求項6

前記比較器故障検出手段は、前記イネーブル信号をセット入力とする第3のセットリセットラッチ回路部の一方の出力信号を前記第3の選択制御信号としかつ前記アドレス制御回路の第3ビット目の信号を用いてリセットされる前記第3の制御回路と、前記第3の選択制御信号および前記アドレス生成回路の最小ビットの信号並に前記第3の選択制御信号の逆極性の信号および前記期待値が供給される第5のAND−OR組み合せ回路部と、前記第3の選択制御信号および前記アドレス生成回路の第2ビットの信号並に前記第3の選択制御信号の逆極性の信号および前記記憶値が供給される第6のAND−OR組み合せ回路部とから構成される請求項1記載の半導体集積回路のテスト回路。

請求項7

前記第1および前記第2の比較器検査パターン信号が少なくとも2ビットの全ての組み合せによる一致および不一致状態パターンからなりかつそれぞれのビット長が前記クロック信号の2クロック分の期間を有する請求項1,2,3,4,5または6記載の半導体集積回路のテスト回路。

請求項8

半導体基板上に交叉配置されたワード線およびビット線の交点に配設されたメモリセルのアドレスデータを生成するアドレス生成手段と、このアドレス生成手段のから供給される動作開始信号に応答してテスト回路用制御信号を生成するコントロール信号生成手段と、前記テスト回路用制御信号に応答して被検査メモリセルへの検査用書き込みデータを生成する書込データ生成手段と、前記テスト回路用制御信号に応答して前記被検査メモリセルから読み出した記憶値と比較するためにあらかじめ前記記憶値の期待値を生成する出力期待値生成手段と、前記テスト回路用制御信号に応答して前記記憶値と前記期待値とを比較して前記期待値と前記記憶値とが等しければ一致信号を、異っていれば不一致信号を出力する比較手段とを用いてマーチングテストフローチェッカーボードフローとを順次実行して前記被検査メモリをテストする半導体集積回路のテスト方法において;テストモードへの移行を指示するイネーブル信号に応答して所定のクロック信号に同期した第1の選択制御信号とテストクロック信号およびアドレス生成クロック信号を生成する第1の制御手段と、前記テストクロック信号に同期した第1および第2の比較器検査パターン信号と前記第1の制御手段をリセットして前記第1の選択制御信号を非アクティブにするリセット信号とを生成する比較器検査パターン生成手段と、前記第1の選択制御信号がアクティブ状態のときに前記第1および第2の比較器検査パターン信号をそれぞれ選択して前記比較手段へ出力し前記第1の選択制御信号が非アクティブ状態のときに前記記憶値および前記期待値をそれぞれ選択して前記比較手段へ出力するセレクタ手段とからなる比較器故障検出手段を用い、前記比較手段が常に一致信号のみを出力する故障状態にあるか否かを前記マーチグテストフローの実行開始前に前記比較器故障検出手段が検出し前記比較手段が正常に機能するか否かをテストする比較器テストフローを有することを特徴とする半導体集積回路のテスト方法。

請求項9

前記イネーブル信号に応答して前記アドレス生成手段へ供給するリセット信号および第2の選択制御信号を生成するとともに前記アドレス生成手段の第3ビット目の信号でリセットされる第2の制御手段と、前記第2の選択制御信号がアクティブ状態のときに前記期待値および前記記憶値をそれぞれ選択して前記比較手段へ出力し、前記第2の制御手段がリセットされて前記第2の選択制御信号が非アクティブ状態のときに前記アドレス生成手段の最下位ビットおよび第2ビット目の信号を前記比較器検査パターン信号としてそれぞれ選択して前記比較手段へ出力する第2のセレクタ手段とからなる前記比較器故障検出手段を用い、前記比較手段が常に一致信号のみを出力する故障状態にあるか否かを前記マーチグテストフローの実行開始前に前記比較器故障検出手段が検出し前記比較手段が正常に機能するか否かをテストする前記比較器テストフローを有する請求項8記載の半導体集積回路のテスト方法。

請求項10

前記被検査メモリセルが書込み状態の期間内であって、前記イネーブル信号に応答して第3の選択制御信号を生成するとともに前記アドレス生成手段の第3ビット目の信号でリセットされる第3の制御手段と、前記第3の選択制御信号がアクティブ状態のときに前記期待値および前記記憶値をそれぞれ選択して前記比較手段へ出力し前記第3の制御手段がリセットされて前記第3の選択制御信号が非アクティブ状態のときに前記アドレス生成手段の最下位ビットおよび第2ビット目の信号を前記比較器検査パターン信号としてそれぞれ選択して前記比較手段へ出力する第3のセレクタ手段とからなる前記比較器故障検出手段を用い、前記比較手段が常に一致信号のみを出力する故障状態にあるか否かを前記マーチグテストフローの実行開始前に前記比較器故障検出手段が検出し前記比較手段が正常に機能するか否かをテストする前記比較器テストフローを有する請求項8記載の半導体集積回路のテスト方法。

請求項11

前記第1および前記第2の比較器検査パターン信号が少なくとも2ビットの全ての組合せによる一致および不一致状態のパターンからなりかつそれぞれのビット長が前記クロック信号の2クロック分の期間を有するパターンを用いて前記比較手段をテストする前記比較器テストフローを有する請求項8、9または10記載の半導体集積回路のテスト回路。

技術分野

0001

本発明は半導体集積回路テスト回路およびそのテスト方法に係わり、特に被検査メモリセルから読み出した値とその期待値とを比較する比較手段が、常に一致状態を出力する故障を検出することが出来る半導体集積回路のテスト回路およびそのテスト方法に関する。

背景技術

0002

近年、半導体素子微細化技術の進展が著しく、これらの素子集積したメモリ回路を内蔵した半導体集積回路装置も種々開発され、そのメモリ容量も飛躍的に増大してきた。このメモリ容量の増加は半導体集積回路装置の試験時間の長大化を招き、これらメモリ回路を内蔵した半導体集積回路装置の製造工程においてはその生産性を悪化させる要因となっている。

0003

一般に、メモリ回路の試験前には、RAM回路RAMセルにあらかじめ初期データを書き込む必要があるが、その書き込み方法としてマーチングテストあるいはチェッカーボードテストが知られている。

0004

すなわち、従来のメモリセルのテスト方法のフローチャートを示した図8を参照すると、まずクロック信号が供給されてテストが開始されると(図8−101)、被検査メモリセルは全て初期化された状態にする。次に、マーチングテストを実行する(図8−102)。

0005

このマーチングテストは全メモリセルに論理レベルロウレベルとして“0”を書き込んだ後(図8−102a)、下位番地から上位番地へ順次に“0”読み出しと論理レベルのハイレベルとして“1”書き込みとを1セルずつ実行し(図8−102b)、次に上位番地から下位番地まで1セルずつ“1”読みだしと“0”書き込みとを行なう(図8−102c)。さらに“1”“0”を反転したデータについても同様のシーケンスを繰り返すようになっている。このテストにより番地系の固定不良がほぼ完全に検出出来るものである。

0006

次にチェッカーボードテストを実行する(図8−103)。このチェッカーボードテストは全メモリセルに市松模様チェッカーデータを書き込み、読み出す。例えば、アドレス00行のアドレス00列に“0”、01列に“1”、10列に“0”、11列に“1”、……、アドレス01行の00列に“1”、01列に“0”、10列に“1”、11列に“0”、……のように全てのメモリセルに交互に“0”と“1”を書き込み、“0”と“1”を読み出して比較する(図8−103a、103b)。その後、“1”と“0”を逆にして前のテストで“0”を書き込んだセルには“1”を、“0”を書き込んだセルには“1”をそれぞれ書き込み、読み出すテストを行う(図8−103c、103d)。

0007

このパターンでは着目セルに対して隣接するメモリセルは全て逆データとなるので(市松模様)、隣接するメモリセルとの短絡不良、メモリセル間データ干渉、および最下位アドレスビット多重選択不良が検出出来るものである。

0008

これらのテストが確実に実行されるには、メモリセルから読み出した内容とあらかじめメモリテスト回路で生成され用意された期待値とを比較手段を用いてその一致および不一致を検出することにより、被試験メモリセルが正常に動作しているか不良であるかを判断している。

0009

しかしながら、上述した良不良の判断の基本となる比較手段が製造段階から故障した状態にあって、常時比較結果が一致という情報を出力する場合は、正しく比較されず例えメモリセルが不良であっても良品と判断されることになる。

0010

また、メモリテスト回路は外部からは閉じた回路であり、この回路を外部からテストするには専用の端子を追加する必要ぎあり、端子数の増加という好ましくない状態を生じる。

0011

この種の従来のテスト回路の一例が特開平4−208880号公報に記載されている。同公報記載のテスト回路を本願発明の実施例の図面に対応させてブロック図で示した図9を参照すると、この半導体集積回路のテスト回路1cは、クロック信号CLKおよびイネーブル信号ENBLが端子12および13を介して供給されるアドレス生成回路4bと、このアドレス生成回路4bの出力信号が供給されるコントロール信号生成回路5と、このコントロール信号生成回路5の出力信号が供給される書込データ生成回路6と、コントロール信号生成回路5の出力信号が供給される出力期待値生成回路7と、この出力期待値生成回路7の出力信号とコントロール信号生成回路5の出力信号と端子14を介して供給される被検査メモリの出力データとが入力信号として供給される比較器9とを含んで構成されている。

0012

上述した構成による従来のテスト回路1cの動作タイミングを示した図10を併せて参照しながら、従来の半導体集積回路のテスト回路1cの動作を説明する。

0013

まず、クロック信号CLKおよびイネーブル信号ENBLが供給されることによりアドレス生成回路4bがアドレス信号を発生し(図10−CLK、イネーブル信号、アドレス)、コントロール信号生成回路5へ動作開始を指示する信号を出力する。コントロール信号生成回路5は書込データ生成回路6、出力期待値生成回路7、比較器9へそれぞれテスト回路用制御信号を出力する(図10コントロール信号)。

0014

その後アドレス生成回路4bは被検査メモリを指し示すアドレスを、書込データ生成回路6は被検査メモリへの書き込みデータを、またコントロール信号生成回路5は被検査メモリへのコントロール信号をそれぞれ出力することにより被検査メモリにデータの書き込みが行なわれる。

0015

被検査メモリへの書き込み終了後、被検査メモリに記憶されたデータの読出しを開始し、出力期待値生成回路7の出力と、端子14を介して供給される被検査メモリの出力データとを比較器9で比較し、その比較結果を比較器出力端子11から出力する(図10比較器出力)。

0016

この書き込み、読み出しの動作を前述したマーチングパタン(動作1)を被検査メモリのワード数×3サイクルだけ実行し、さらにチェッカーボードパタン(動作2)を被検査メモリのワード数×4サイクルだけ実行する。この比較結果を外部に接続した試験装置モニタすることで被検査メモリの故障を検出することができる。

発明が解決しようとする課題

0017

前述したように、メモリテスト回路を含むメモリ回路を備えた半導体集積回路では、メモリテスト回路は被検査メモリのデータ出力とメモリテスト回路が生成する期待値データとを比較器により比較することで、メモリの良否を判定していた。

0018

しかし、この比較器が全ての比較結果を一致状態に判定する故障を起した場合、あるいは製造段階から故障状態にあった場合は、正しい被検査メモリセルのテストをすることが出来ず、被検査メモリセルに故障があっても良品として誤った判定をしてしまうという問題があった。

0019

また、メモリテスト回路は外部からは閉じた回路であり、この回路を外部からテストするには専用の端子を追加する必要があり、端子数の増加という好ましくない状態を生じるという問題もあった。

0020

本発明の目的は、上述の欠点に鑑みなされたものであり、メモリテスト回路において、メモリセルから読み出した記憶値とその期待値とを比較し、良品判定を行なう比較器の故障を判別する回路を有することで、メモリテスト回路の故障による不良品混入を防止し信頼性の向上に寄与する半導体集積回路のテスト回路およびそのテスト方法を提供することにある。

課題を解決するための手段

0021

本発明の半導体集積回路のテスト回路の特徴は、半導体基板上に交叉配置されたワード線およびビット線交点に配設されたメモリセルのアドレスデータを所定のクロック信号を用いて生成するアドレス生成回路と、このアドレス生成回路から供給される動作開始信号応答してテスト回路用制御信号を生成するコントロール信号生成回路と、前記テスト回路用制御信号に応答して被検査メモリセルへの検査用書き込みデータを生成する書込データ生成回路と、前記テスト回路用制御信号に応答して前記被検査メモリセルから読み出した記憶値と比較するためにあらかじめ前記記憶値の期待値を生成する出力期待値生成回路と、前記テスト回路用制御信号に応答して前記記憶値と前記期待値とを比較して前記期待値と前記記憶値とが等しければ一致信号を、異っていれば不一致信号を出力する比較器とを有する半導体集積回路のテスト回路において;テストモードへの移行を指示するイネーブル信号に応答して前記所定のクロック信号に同期した第1の選択制御信号テストクロック信号およびアドレス生成クロック信号を生成する第1の制御回路と、前記テストクロック信号に同期した第1および第2の比較器検査パターン信号と前記第1の制御回路をリセットして前記第1の選択制御信号を非アクティブ状態にするリセット信号とを生成する比較器検査パターン生成回路と、前記第1の選択制御信号がアクティブ状態のときには前記第1および前記第2の比較器検査パターン信号をそれぞれ選択して前記比較器へ出力し、前記第1の選択制御信号が非アクティブ状態のときには前記記憶値および前記期待値をそれぞれ選択して前記比較器へ出力するセレクタ回路とからなる比較器故障検出手段を有し、前記比較器が常に一致信号のみを出力する故障状態にあるか否かを前記記憶値と前記期待値との比較動作開始前に前記比較器故障検出手段が検出することにある。

0022

また、前記比較器故障検出手段は、前記イネーブル信号をセット入力とする第1のセットリセットラッチ回路部の一方の出力信号を前記第1の選択制御信号とし前記一方の出力信号および前記所定のクロック信号の論理積出力を前記テストクロック信号とし前記所定のクロック信号および前記第1のセットリセットラッチ回路部の他方の出力信号の論理積出力を前記アドレス生成クロック信号とする前記第1の制御回路と、複数ビットフリップフロップ回路からなり前記イネーブル信号でリセットされかつ前記テストクロック信号を計数するとともに最終ビットで前記ラッチ回路部をリセットし、第2ビット目および第3ビット目の出力ビットを前記第1および前記第2の比較器故障検出パターン信号として出力し最終ビットで前記第1のセットリセットラッチ回路部をリセットする比較器検査パターン生成回路と、前記第1の選択制御信号および前記第1の比較器故障検出パターン信号並に前記第1の選択制御信号の逆極性の信号および前記第2の比較器故障検出パターン信号がそれぞれ供給される第1のAND−OR組み合せ回路と、前記第1の選択制御信号および前記第2の比較器故障検出パターン信号並に前記第1の選択制御信号の逆極性の信号および前記記憶値がそれぞれ供給される第2のAND−OR組み合せ回路とから構成されてもよい。

0023

さらに、前記比較器故障検出手段が、前記イネーブル信号に応答して前記アドレス生成回路へ供給するリセット信号および第2の選択制御信号を生成するとともに前記アドレス生成回路の第3ビット目の信号でリセットされる第2の第2の制御回路と、前記第2の選択制御信号がアクティブ状態のときに前記期待値および前記記憶値をそれぞれ選択して前記比較器へ出力し、前記第2の制御回路がリセットされて非アクティブ状態のときに前記アドレス生成回路の最下位ビットおよび第2ビット目の信号を前記比較器検査パターン信号としてそれぞれ選択して前記比較器へ出力する第2のセレクタとからなることができる。

0024

さらにまた、前記比較器故障検出手段は、前記イネーブル信号をセット信号とする第2のセットリセットラッチ回路部の一方の出力信号を前記第2の選択制御信号としかつ前記アドレス制御回路の第3ビット目の信号を用いてリセットされかつこのリセット時の前記第2のリセットセットラッチ回路部の他方の出力信号から整形した1ショットパルスで前記アドレス制御回路をリセットする前記第2の制御回路と、前記第2の選択制御信号および前記アドレス生成回路の最小ビットの信号並に前記第2の選択制御信号の逆極性の信号および前記期待値が供給され第3のAND−OR組み合せ回路部と、前記第2の選択制御信号および前記アドレス生成回路の第2ビット目の信号並に前記第2の選択制御信号の逆極性の信号および前記記憶値が供給される第4のAND−OR組み合せ回路部とから構成されてもよい。

0025

また、前記比較器故障検出手段が、前記被検査メモリセルが書込み状態の期間内であって、前記イネーブル信号に応答して第3の選択制御信号を生成するとともに前記アドレス生成回路の第3ビット目の信号でリセットされる第3の制御回路と、前記第3の選択制御信号がアクティブ状態のときに前記期待値および前記記憶値をそれぞれ選択して前記比較器へ出力し、前記第3の制御回路がリセットされて前記第3の選択制御信号が非アクティブ状態のときに前記アドレス生成回路の最下位ビットおよび第2ビット目の信号を前記比較器検査パターン信号としてそれぞれ選択して前記比較器へ出力する第3のセレクタとからなることができる。

0026

さらにまた、前記比較器故障検出手段は、前記イネーブル信号をセット入力とする第3のセットリセットラッチ回路部の一方の出力信号を前記第3の選択制御信号としかつ前記アドレス制御回路の第3ビット目の信号を用いてリセットされる前記第3の制御回路と、前記第3の選択制御信号および前記アドレス生成回路の最小ビットの信号並に前記第3の選択制御信号の逆極性の信号および前記期待値が供給される第5のAND−OR組み合せ回路部と、前記第3の選択制御信号および前記アドレス生成回路の第2ビットの信号並に前記第3の選択制御信号の逆極性の信号および前記記憶値が供給される第6のAND−OR組み合せ回路部とから構成されてもよい。

0027

さらに、前記第1および前記第2の比較器検査パターン信号が少なくとも2ビットの全ての組み合せによる一致および不一致状態のパターンからなりかつそれぞれのビット長が前記クロック信号の2クロック分の期間を有することができる。

0028

本発明の半導体集積回路のテスト方法の特徴は、半導体基板上に交叉配置されたワード線およびビット線の交点に配設されたメモリセルのアドレスデータを生成するアドレス生成手段と、このアドレス生成手段のから供給される動作開始信号に応答してテスト回路用制御信号を生成するコントロール信号生成手段と、前記テスト回路用制御信号に応答して被検査メモリセルへの検査用書き込みデータを生成する書込データ生成手段と、前記テスト回路用制御信号に応答して前記被検査メモリセルから読み出した記憶値と比較するためにあらかじめ前記記憶値の期待値を生成する出力期待値生成手段と、前記テスト回路用制御信号に応答して前記記憶値と前記期待値とを比較して前記期待値と前記記憶値とが等しければ一致信号を、異っていれば不一致信号を出力する比較手段とを用いてマーチングテストフローとチェッカーボードフローとを順次実行して前記被検査メモリをテストする半導体集積回路のテスト方法において;テストモードへの移行を指示するイネーブル信号に応答して所定のクロック信号に同期した第1の選択制御信号とテストクロック信号およびアドレス生成クロック信号を生成する第1の制御手段と、前記テストクロック信号に同期した第1および第2の比較器検査パターン信号と前記第1の制御手段をリセットして前記第1の選択制御信号を非アクティブにするリセット信号とを生成する比較器検査パターン生成手段と、前記第1の選択制御信号がアクティブ状態のときに前記第1および第2の比較器検査パターン信号をそれぞれ選択して前記比較手段へ出力し前記第1の選択制御信号が非アクティブ状態のときに前記記憶値および前記期待値をそれぞれ選択して前記比較手段へ出力するセレクタ手段とからなる比較器故障検出手段を用い、前記比較手段が常に一致信号のみを出力する故障状態にあるか否かを前記マーチグテストフローの実行開始前に前記比較器故障検出手段が検出し前記比較手段が正常に機能するか否かをテストする比較器テストフローを有することにある。

0029

また、前記イネーブル信号に応答して前記アドレス生成手段へ供給するリセット信号および第2の選択制御信号を生成するとともに前記アドレス生成手段の第3ビット目の信号でリセットされる第2の制御手段と、前記第2の選択制御信号がアクティブ状態のときに前記期待値および前記記憶値をそれぞれ選択して前記比較手段へ出力し、前記第2の制御手段がリセットされて前記第2の選択制御信号が非アクティブ状態のときに前記アドレス生成手段の最下位ビットおよび第2ビット目の信号を前記比較器検査パターン信号としてそれぞれ選択して前記比較手段へ出力する第2のセレクタ手段とからなる前記比較器故障検出手段を用い、前記比較手段が常に一致信号のみを出力する故障状態にあるか否かを前記マーチグテストフローの実行開始前に前記比較器故障検出手段が検出し前記比較手段が正常に機能するか否かをテストする前記比較器テストフローを有することもできる。

0030

さらに、前記被検査メモリセルが書込み状態の期間内であって、前記イネーブル信号に応答して第3の選択制御信号を生成するとともに前記アドレス生成手段の第3ビット目の信号でリセットされる第3の制御手段と、前記第3の選択制御信号がアクティブ状態のときに前記期待値および前記記憶値をそれぞれ選択して前記比較手段へ出力し前記第3の制御手段がリセットされて前記第3の選択制御信号が非アクティブ状態のときに前記アドレス生成手段の最下位ビットおよび第2ビット目の信号を前記比較器検査パターン信号としてそれぞれ選択して前記比較手段へ出力する第3のセレクタ手段とからなる前記比較器故障検出手段を用い、前記比較手段が常に一致信号のみを出力する故障状態にあるか否かを前記マーチグテストフローの実行開始前に前記比較器故障検出手段が検出し前記比較手段が正常に機能するか否かをテストする前記比較器テストフローを有することもできる。

0031

さらにまた、前記第1および前記第2の比較器検査パターン信号が少なくとも2ビットの全ての組合せによる一致および不一致状態のパターンからなりかつそれぞれのビット長が前記クロック信号の2クロック分の期間を有するパターンを用いて前記比較手段をテストする前記比較器テストフローを有することができる。

0032

まず、本発明の第1の実施例について図面を参照しながら説明する。図1は本発明の半導体集積回路のテスト回路の第1の実施例を示すブロック図であり、図2はその回路図であり、図3はその動作説明用タイミングチャートである。図1を参照すると、このテスト回路1aは、端子12および13を介してそれぞれクロック信号およびイネーブル信号が供給されテストクロック信号とアドレス生成クロック信号と選択制御信号とを生成する制御回路2と、この制御回路2から供給されるテストスクロック信号を用いて比較器の動作確認をするための第1および第2の比較器検査パターンを生成しイネーブル信号でリセットされる比較器検査パターン生成回路3と、制御回路2から供給されるアドレス生成クロック信号を用いて被検査メモリのアドレスを指定するためのアドレス値を生成して端子10cへ出力するアドレス生成回路4と、このアドレス生成回路4の出力信号が供給されテスト回路用制御信号を生成するとともに端子10aにも出力するコントロール信号生成回路5と、このコントロール信号生成回路5の出力信号に応答して被検査メモリへ書き込む検査データを生成して端子10bへ出力する書込データ生成回路6と、コントロール信号生成回路5の出力信号に応答して、被検査メモリから読み出されたデータと比較するための期待値データを生成する出力期待値生成回路7と、比較器検査パターン生成回路3から供給される第1の被較器検査パターンおよび出力期待値生成回路から供給される期待値のいずれかを選択するセレクタ8bと、比較器検査パターン生成回路3から供給される第2の被較器検査パターンおよび端子14を介して供給される被検査メモリの出力データのいずれかを選択するセレクタ8cと、セレクタ8bおよびセレクタ8cで選択されたデータを比較し、その比較結果を端子11へ出力する比較器9とを含んで構成される。

0033

上述した図1において点線で囲まれたブロック100aが本発明による比較器をテストするための追加テスト回路である。

0034

さらに、この追加テスト回路100aの具体的な回路構成図2を参照して説明すると、NAND回路2cおよびNAND回路2dからなるセットリセットラッチ回路のセット端子にイネーブル信号が供給され、かつNAND回路2cの出力信号およびクロック信号CLKがAND回路2aにそれぞれ供給されその出力をテストクロック信号TCKとするとともに、NAND回路2dの出力信号およびイネーブル信号CLKがAND回路2bにそれぞれ供給されその出力をアドレス生成クロック信号ACKとし、さらにNAND回路2cの出力を選択制御信号SL1としてそれぞれ出力する制御回路2と、T型フリップフロップ3a〜3dが従属接続された16進カウンタであり、そのクロック端子にテストクロック信号がAND回路2aの出力端から供給され、その第2段目3bおよび第3段目3cの反転出力QBをそれぞれ比較器を試験するためのテストパターンとして出力する比較器検査パターン生成回路3と、AND−OR組み合せ回路(以下、AND−ORと称す)8bおよび8cからなり、AND−OR8bの一方のデータ入力端子には出力期待値生成回路の出力信号が、他方のデータ入力端子にはT型フリップフロップ回路3bのQB(Qの逆極性の端子)出力信号がそれぞれ供給され、かつAND−OR8cの一方のデータ入力端子には被検査メモリの出力データが、他方のデータ入力端子にはT型フリップフロップ回路3cのQB出力信号がそれぞれ供給されるとともに、AND−OR8bおよび8cの一方の制御端子にはNAND回路2cから選択制御信号SL1がそれぞれ供給され、さらに他方の制御端子にはインバータ8aで反転された選択制御信号SL1がそれぞれ供給され、これらAND−OR8bおよび8cの出力をそれぞれ比較データとして比較器9へ出力するセレクタ8とから構成される。

0035

比較器9はセレクタ8bおよび8cの出力信号がそれぞれ供給される排他的論理和回路部9aおよびその出力信号とクロック信号CLKとコントロール信号生成回路5の出力信号のテスト回路用制御信号CNTとのAND回路9bから構成されている。

0036

次に図2図3に併せてこのテスト回路のテスト方法のフローチャートを示した図4を参照して動作を説明する。

0037

まずイネーブル信号ENBLが“0”レベルで入力されると、この信号をインバータ15が“1”レベルに反転して比較器検査パターン生成回路3をリセットする。一方、NAND回路2cおよび2dからなるセットリセットラッチ回路はNAND回路2c出力を“1”レベルにラッチしAND回路2aを活性化する。この出力信号で活性されたAND回路2aは、入力端子12を介して供給されるクロック信号CLKを、テストクロック信号TCKとして比較器検査パターン生成回路3へ出力する(図3−制御回路出力A)。

0038

また制御回路2のNAND回路2cは選択制御信号SL1として“1”レベルをラッチ出力しているので、セレクタ8のAND−OR8aおよび8bを比較器検査パターン生成回路3から供給されるパターンを選択する側へ切り替える。なお、このとき制御回路2のNAND回路2dは“0”レベルにラッチされた状態にあるから、AND回路2bの出力は“0“レベルに固定されアドレス生成クロックACKはクロック出力状態にはならなず(図3−制御回路出力B)、アドレス生成回路4aもメモリ回路へアドレスデータを出力しない。

0039

したがって、この期間は比較器9をテストする4サイクルの追加動作のみが動作し、メモリへの書き込み、読み出し動作はまだ開始していない。

0040

次に、イネーブル信号ENBLが“0“レベルから“1“レベルへ遷移すると、インバータ15はこの“1”レベルを“0“レベルに反転して比較器検査パターン生成回路3のフリップフロップ3a〜3dの全てのリセットを解除するので、比較器検査パターン生成回路3はテストクロック信号TCKの計数を開始し、フリップフロップ3bおよび3cの各反転出力は、“1,1”,“1,0”,“0,1”,“0,0”の4通りの組み合わせのデータを比較器9に出力する。

0041

比較器9は、フリップフロップ3bおよび3cの各反転出力が一致したとき出力されるEX−NOR9aの“1“レベルとコトロール生成回路出力およびクロック信号CLKの“1“レベルのときに、判定結果として一致信号を、それ以外は不一致信号を出力する(図3−追加動作4サイクルにおける比較器出力、判定結果)。

0042

フリップフロップ3dの反転出力は先にリセットされて“1“レベル出力状態にあるが、フリップフロップ3bおよび3cの各反転出力が、“0,0”から次の“1,1”に遷移する9個目クロックタイミングで“0“レベル出力状態へ遷移するので、この“0“レベルが供給される制御回路2aのNAND回路2dは“1”レベルにラッチされた状態に遷移する。

0043

このNAND回路2dの“1”レベルを一方の入力とするAND回路2bは、他方の入力のクロック信号CLKをアドレス生成クロックACKとしてアドレス生成回路4aへ出力するので(図3−従来動作1および2における制御回路出力B)、アドレス生成回路4aはアドレス0,1,2,…,nを生成する。このアドレスデータで指定されたメモリの書き込み、読み出しが行なわれる(図3−従来動作1および2のアドレス)。

0044

一方、制御回路2のNAND回路2cは“0”レベルラッチ状態に遷移するから、この“0”レベルの選択制御信号SL1に応答してセレクタ8は期待値および被検査メモリ出力データを選択して出力するとともに、NAND回路2cの“0”レベル出力によりAND回路2aのテストクロックTCKは“0”レベル出力状態となって、比較器検査パターン生成回路3のフリップフロップ3a〜3dの出力Qはそれぞれ“0”レベル出力状態となる(図3−比較器検査パターン生成回路出力3b,3c)。

0045

この比較結果を外部に接続された試験装置でモニタすることで、比較器9が“1”および“0”を正常に出力するか否かを確認することができる。

0046

ここまでの動作が図4で示す追加テスト方法の動作における比較器テストである。また、図3に示す追加動作はメモリセルへの書き込み読み出しに要する2クロック信号CLKを1サイクルとして4サイクルで完了する。

0047

上述した追加テストの後、アドレス生成クロックACKに応答してアドレス生成回路4aは所定のアドレス0、1、2、…、nを出力するので、被検査メモリへのテストを開始し、書き込み、読み出しの動作をマーチングパタン(図4−43、43a〜43d)を被検査メモリのワード数×3サイクルだけ実行し、さらにチェッカーボードパタン(図4−43、44a〜44d)を被検査メモリのワード数×4サイクルだけ実行する。

0048

第1の実施例では、従来のテストサイクルの前に追加テストの4サイクルを追加するが、全体のテストサイクル数から見ると僅かなサイクルの追加である。例えば、128KワードのSRAMの場合で検討すると、全体のテストサイクル数は、(128K×3サイクル)+(128K×4サイクル)=896Kサイクルであり、これに4サイクルが追加されるだけであるから、本実施例による4サイクルの増加分は無視出来る程度のサイクル数である。

0049

次に第2の実施例について説明する。図5は第2の実施例の構成を示すブロック図であり、図6はその回路図である。。図5および図6を併せて参照すると、第1の実施例との相違点は、追加テスト回路100bには比較器検査パターン生成回路3に代えてアドレス生成回路4bが取り込まれていることである。この追加テスト回路100bは、制御回路22とアドレス生成回路4bとセレクタ回路部8aおよび8bとを備え、制御回路22は、NAND回路22aおよびNAND回路22bからなるセットリセットラッチのセット入力端にイネーブル信号ENBLが供給され、NAND回路22aは選択制御信号SL2を出力し、かつNAND回路22bは出力信号を1ショットパルス回路22cを介してアドレスリセット信号として出力するとともに、そのリセット入力端にリセット信号がインバータ22dを介して供給される。アドレス生成回路4bは、クロック信号KCLが供給されてアドレス信号を生成するとともに制御回路22から供給される1ショットパルスでリセットされる。セレクタ8は、AND−OR8bおよび8cからなり、AND−OR8bの一方のデータ入力端子には出力期待値生成回路の出力信号が、他方のデータ入力端子にはアドレス生成回路4bの最小ビットの信号LSBがそれぞれ供給され、かつAND−OR8cの一方のデータ入力端子には被検査メモリの出力データが、他方のデータ入力端子にはアドレス生成回路4bの第2bit目の信号がそれぞれ供給されるとともに、AND−OR8bおよび8cの一方の制御端子にはNAND回路22aから選択制御信号SL2がそれぞれ供給され、さらに他方の制御端子にはインバータ8aで反転された選択制御信号SL2がそれぞれ供給され、これらAND−OR8bおよび8cの出力をそれぞれ比較データとして比較器9へ出力する構成からなる。

0050

それ以外のテスト回路1bの構成要素は第1の実施例と同様であるから、同一構成要素には同一の符号を付してここでの構成の説明は省略する。

0051

次に、第2の実施例の動作を説明する。図5図6を再び参照すると、アドレス生成回路4bにはクロック信号CLKが直接供給されており、アドレス信号がインクリメントされて“1,1”,“1,0”,“0,1”,“0,0”の4通りの組み合わせのデータを最小ビットであるLSBおよび第2bit目の出力としてセレクタ8および被検査メモリに出力している。

0052

一方、イネーブル信号ENBLの“0”レベルが端子13を介して制御回路22のNAND回路22aにセット信号として供給されると、NAND回路22a,22bのセトリセットラッチはセット状態となり、NAND回路22aはその出力の選択制御信号SL2をセレクタ8に出力し、この信号に応答してAND−OR8bがアドレス生成回路4bから供給される最小ビットの信号LSBを、AND−OR8cが第2bit目の信号“1,1”,“1,0”,“0,1”,“0,0”のデータをそれぞれ選択して、比較器9へ出力する。

0053

この比較結果を試験装置でモニタすることにより、比較器9が“1”,および“0”を正常に出力するか否かを確認することができる。

0054

その後、制御回路22のNAND回路22bは、アドレス生成回路4bの第3bit目の“1”レベルがインバータ22dで反転され“0”レベルのリセット信号として供給されるのでリセットされ、その“1”レベル出力が1ショットパルス回路22cで1ショットパルス成形されてアドレス生成回路4bをリセットする。

0055

これらのリセット動作により、制御回路22のNAND回路22aの出力は“0”レベルとなり、この“0”レベルに応答してセレクタ8aおよびセレクタ8bは出力期待値生成回路7および端子14を介して供給される被検査メモリ出力データを選択する側へ切り替わる。

0056

その後、被検査メモリへの書き込み、読み出しの動作を第1の実施例と同様にマーチングパタンおよびチェッカーボードパタンで行う。この比較結果を試験装置でモニタすることで被メモリの故障を検出することができる。

0057

次に、第3の実施例について説明する。第3の実施例の回路図を示した図7を参照すると、第2の実施例との相違点は、追加テスト回路100cには制御回路22のNAND回路22bの出力から1ショットパルスを生成してアドレス生成回路をリセットする経路の構成要素が削除されていることである。それ以外のテスト回路1cの構成要素は第1の実施例と同様であるから、同一構成要素には同一の符号を付してここでの構成の説明は省略する。

0058

この追加テスト回路100cは、制御回路32とアドレス生成回路4cとセレクタ回路部8aおよび8bとを備え、制御回路32はNAND回路32aおよびNAND回路32bからなるセットリセットラッチのセット入力端にイネーブル信号ENBLが供給され、NAND回路32aは選択制御信号SL3を出力するとともに、NAND回路32bにはリセット信号としてがインバータ32cを介して供給される。リセット生成回路4cは、クロック信号KCLが供給されてアドレス信号を生成する。セレクタ8は、AND−OR8bおよび8cからなり、AND−OR8bの一方のデータ入力端子には出力期待値生成回路の出力信号が、他方のデータ入力端子にはアドレス生成回路の最小ビットの信号LSBがそれぞれ供給され、かつAND−OR8cの一方のデータ入力端子には被検査メモリの出力データが、他方のデータ入力端子にはアドレス生成回路4cの第2bit目の信号がそれぞれ供給されるとともに、AND−OR8bおよび8cの一方の制御端子にはNAND回路32aから選択制御信号SL3がそれぞれ供給され、さらに他方の制御端子にはインバータ8aで反転された選択制御信号SL3がそれぞれ供給され、これらAND−OR8bおよび8cの出力をそれぞれ比較データとして比較器9へ出力する構成からなる。

0059

この第3の実施例は、被検査メモリではデータの書き込みと読み出しがクロック信号の1サイクル毎に交互に繰り返されているので、データ書き込み時には読み出しデータの出力がないことに着目したものであり、構成のブロック図は図5に示した構成と同じである。

0060

次に、第3の実施例の動作を説明する。図7を再び参照すると、アドレス生成回路4cにはクロック信号CLKが直接供給されており、クロック信号の供給開始とともにアドレスデータの出力が開始され、アドレス信号がインクリメントされて“1,1”,“1,0”,“0,1”,“0,0”の4通りの組み合わせのデータを最小ビットであるLSBおよび第2bit目の出力としてセレクタ8および被検査メモリに出力し、平行して指定されたメモリに対して順次書き込みおよび読み出しが行なわれる。

0061

このとき、比較器9では比較結果の信号とコントロール信号とクロック信号との合成により、メモリへの書き込み期間となる各アドレスサイクル毎のデータ書き込み期間(クロック信号CLKの各1サイクル目ハイレベル期間)だけを一致不一致判定期間として使用する。

0062

一方、イネーブル信号ENBLの“0”レベルが端子13を介して制御回路32のNAND回路32aにセット信号として供給されると、NAND回路32a,32bのセトリセットラッチはセット状態となり、NAND回路32aはその出力の選択制御信号SL3をセレクタ8に出力し、この信号に応答してAND−OR8bがアドレス生成回路4cから供給される最小ビットの信号LSBを、AND−OR8cが第2bit目の信号“1,1”,“1,0”,“0,1”,“0,0”のデータをそれぞれ選択して、比較器へ出力する。

0063

この比較結果を試験装置でモニタすることにより、比較器9が“1”,および“0”を正常に出力するか否かを確認することができる。

0064

その後、制御回路32のNAND回路32bは、アドレス生成回路4cの第3bit目の“1”レベルがインバータ32dで反転され“0”レベルのリセット信号として供給されるのでリセットされ。

0065

このリセット動作により、制御回路32のNAND回路32aの出力は“0”レベルとなり、この“0”レベルに応答してセレクタ8bおよびセレクタ8cは出力期待値生成回路7および被検査メモリ出力データを選択する側へ切り替わる。

0066

その後、被検査メモリへの書き込み、読み出しの動作を第1の実施例と同様にマーチングパタンおよびチェッカーボードパタンで行う。この比較結果を試験装置でモニタすることで被検査メモリの故障を検出することができる。

0067

またこの第3の実施例では、端子12からクロック信号CLKが供給されるとアドレス生成回路4cがアドレス生成動作を開始するので、比較器9のテストと被検査メモリへのデータ書き込みも同時に開始している。これは被検査メモリがデータ書き込み時にはデータ出力を行わないことを利用しており、追加テストの4サイクルを新に追加することなく、従来通りのサイクル数の中の最初の4サイクルで比較器テストを行なうのと平行してメモリの書き込みも同時に実行することが出来る。

発明の効果

0068

以上説明したように、本発明ではテスト開始後の最初の4サイクルを比較器のテストに割り当ててそのテストを実行し、比較結果の一致、不一致を強制的に出力するようにしたので、比較器の比較結果が一致状態しか出力できない故障を検出できる。このテストにおける一致不一致の組み合わせの4サイクルは、従来のテストサイクル数の最初に4サイクルを追加するだけであるから、テスト全体のサイクル数からみると微少な時間であり不良の検出が可能になり信頼性が向上するので問題はない。または従来のサイクル数の中の最初の4サイクルをメモリ書き込みと平行して使用する場合は、従来と同等な時間で信頼性の向上が期待出来るという効果がある。

0069

さらに従来のテスト回路はクロック信号CLK、イネーブル信号ENBL、テスト回路出力信号が、半導体集積回路上の他のシステムとは独立しているため、他のシステムのテストと平行してメモリのテストを実行出来るが、この従来のテスト回路に端子数も端子数も増すことなく本発明の回路を付加出来るので、従来来のテスト治具を利用することが出来るので、試験装置の費用を増加させずに信頼性の高い半導体集積回路を提供することが出来る。

図面の簡単な説明

0070

図1本発明のテスト回路の第1の実施例の構成を示すブロック図である。
図2本発明のテスト回路の第1の実施例を示す回路図である。
図3第1の実施例の動作説明用タイミングチャートである。
図4第1の実施例のテスト方法を示すフローチャートである。
図5本発明のテスト回路の第2の実施例の構成を示すブロック図である。
図6本発明のテスト回路の第2の実施例を示す回路図である。
図7本発明のテスト回路の第3の実施例を示す回路図である。
図8従来のテスト方法を示すフローチャートである。
図9従来のテスト回路の構成の一例を示すブロック図である。
図10従来のテスト回路の動作説明用タイミングチャートである。

--

0071

1a,1b,1c半導体集積回路のテスト回路
2,22,32制御回路
2a,2b,22a,22b,32a,32bNAND回路
2c 2dAND回路
3比較器検査パターン生成回路
3a〜3dT型フリップフロップ回路
4a,4b,4cアドレス生成回路
5コントロール信号生成回路
書き込みデータ生成回路
7出力期待値生成回路
8セレクタ
8a,8b AND−OR
9 比較器
10aコントロール信号の出力端子
10b書込データの出力端子
10cアドレス出力端子
11 比較結果の出力端子
12クロック信号CLKの入力端子
13イネーブル信号ENBLの入力端子
14被検査メモリ出力データの入力端子
15,22c,32c,8aインバータ
100a,100b,100c 追加テスト回路

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