図面 (/)

技術 デュアルパッド付き半導体素子及びその製造方法

出願人 三星電子株式会社
発明者 趙相淵朴載寛
出願日 1996年6月17日 (24年6ヶ月経過) 出願番号 1996-155682
公開日 1997年1月10日 (23年11ヶ月経過) 公開番号 1997-008254
状態 特許登録済
技術分野 半導体集積回路装置の内部配線 半導体集積回路 半導体メモリ
主要キーワード 導電ブリッジ シリコンニトリド 周辺構造物 ビットライン電極 分離空間 残留層 ミスアライン 両パッド
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(1997年1月10日)のものです。
また、この項目は機械的に抽出しているため、正しく解析できていない場合があります

図面 (17)

課題

デュアルパッド付き半導体素子及びその製造方法を提供する。

解決手段

ゲ−ト電極と、当該ゲ−ト電極の両側において半導体基板に形成された第1導電領域及び第2導電領域とを有するトランジスタと、前記第1導電領域に接続するように第1導電層で形成された第1パッドと、前記第1パッドの上面の外周に形成された第1キャッピング層と、第1パッドと第1キャッピング層の側壁に形成されたスペ−サと、前記第2導電領域に接続し、その一側壁がスペ−サと接続するように第2導電層で形成された第2パッドとを含むことによって、高い信頼度でパッド間を絶縁することができ、また、充分な工程マ−ジンを確保しながら半導体素子を製造することができる。

概要

背景

メモリ素子の製造工程において、デザインル−ルの向上に伴う素子高集積化は、全般的な工程マ−ジン不足をもたらしつつある。その結果、メモリ素子の構成要素間の接続のためのコンタクトホ−ルを最小フィチャサイズ(featuresize) で形成する必要がある。たとえコンタクトホ−ルを最小フィ−チャサイズで形成することができたとしても、その形成過程のうち食刻マスクミスアラインなどにより、周辺構造物、例えばゲ−ト電極ビットライン電極等が頻繁に露出される。従って、これはゲ−ト電極とビットライン電極、ビットライン電極とストレ−ジ電極又はゲ−ト電極とストレ−ジ電極間の接触を引き起こし、メモリ素子の信頼性を劣化させる。

従って、食刻マスクのミスアラインなどにより周辺構造物が露出されることなく、コンタクトホ−ルの大きさを微小化するための多くの方法が開発されており、セルフアラインによるコンタクト形成方法もその一種である。

セルフアラインによるコンタクト形成方法は、周辺構造物の段差を用いてコンタクトホ−ルを形成する方法であって、多様な大きさのコンタクトホ−ルが特別のマスクを用いることなく得られるので、高集積化により微小化する半導体素子の製造に好適である。

セルフアラインによるコンタクトホ−ルを用いた従来の半導体素子の製造方法を図1乃至図3を参照して説明する。

図1はデュアルパッド付き半導体素子の製造のための従来のレイアウト図であり、DRAM(Dynamic Random Access Memory) を製造するためのものてある。図1において“P1”は半導体基板不活性領域にフィ−ルド酸化膜を製造するための第1マスクパタ−ンを、“P2”はゲ−ト電極の形成のための第2マスクパタ−ンを、“P3”はビットラインパッドを形成するための第3マスクパタ−ンを、“P4”はストレ−ジパッドを形成するための第4マスクパタ−ンを、“P5”はビットラインパッドをビットラインに接続させるための第3コンタクトホ−ルを形成するための第5マスクパタ−ンを、“P6”はストレ−ジパッドをストレ−ジ電極に接続させるための第4コンタクトホ−ルを形成するための第6マスクパタ−ンを、“R1”はストレ−ジ電極とソ−スとの接触領域を、そして“R2”はビットラインとドレインとの接触領域を示す。

図2(A)及び(B)は、従来のデュアルパッド付き半導体素子の製造方法を工程順に説明するための図1のII−II′線における断面図である。

図1の第1マスクパタ−ンP1を用いて半導体基板10の不活性領域にフィ−ルド酸化膜12を形成し、該フィ−ルド酸化膜12の形成された半導体基板10上にゲ−ト酸化膜14を形成した後、該ゲ−ト酸化膜14上に多結晶シリコン層絶縁膜層を順次積層しパタニングすることによってその上部が絶縁膜18により絶縁されるゲ−ト電極16を形成する。この際、前記パタニング工程は、図1の第2マスクパタ−ンP2により行われる。

次いで、ゲ−ト電極16の形成された結果物基板上に酸化膜を蒸着し、これを異方性食刻してゲ−ト電極16及び絶縁膜18の側壁スペ−サ20を形成した後、その結果物の基板の全面に不純物イオン注入してソ−ス22及びドレイン24を形成する。この際、スペ−サ20を形成するための異方性食刻時に、ソ−ス及びドレインの形成される領域のゲ−ト酸化膜も部分的に食刻され、ソ−スの形成される領域の一部分(図1のR1参照)及びドレインの形成される領域の一部分(図1のR2参照)をそれぞれ露出させた第1及び第2コンタクトホ−ル15、17が形成される。

次に、前述したセルフアラインコンタクトホ−ル15,17の形成された結果物の基板上に不純物のド−ピングされた多結晶シリコン膜を塗布し、これを図1の第3及び第4マスクパタ−ンP3,P4を用いて写真食刻することにより、第1コンタクトホ−ル15を通じてソ−ス22と接続するストレ−ジパッド26及び第2コンタクトホ−ル17を通じてドレイン24と接続するビットラインパッド28を形成する(図2A参照)。

前述したパッド26,28の形成された結果物の基板の全面に、絶縁物として、例えばBPSG(Boro-Phosphor-Silicate-Glass)を蒸着し、これを高温リフロ−させて平坦化することによって平坦化層30を形成する。次に、図1の第5マスクパタ−ンP5を用いて平坦化層30を異方性食刻することによってビットラインをビットラインパッド28に接続させるための第3コンタクトホ−ル32(ビットラインコンタクトホ−ル)を形成した後、該第3コンタクトホ−ル32を通じてビットラインパッド28と接続するビットライン34を形成する。その後、絶縁物質で結果物の基板を覆った後、図1の第6マスクパタ−ンP6を用いた食刻工程でストレ−ジパッド26とストレ−ジ電極(図示せず)を接続させるための第4コンタクトホ−ル(ストレ−ジコンタクトホ−ル;図示せず)の形成工程とストレ−ジ電極の形成工程を行う。

前述した従来の製造方法によれば、ストレ−ジパッド26とビットラインパッド28を互いに分離するために、多結晶シリコン膜の形成及び写真食刻工程を通じて両者の分離空間を形成した後、該空間を絶縁物質(例えば、平坦化層30)で埋め立てる方法を用いた。しかしながら、このような方法によれば、高集積化に伴って半導体メモリ素子の製造のための活性領域が縮まり、結果として、ストレ−ジパッドとビットラインパッドを互いに分離するための空間も必然的に縮まる(図1のL1参照)。

従って、第一に、通常の写真食刻工程でストレージパッド及びビットラインパッドを形成する場合、縮まった分離空間を確保するためには、写真食刻のための光源波長を縮めなければならないなどの工程上の問題がある。

第二に、縮まった活性領域内の上部にストレージパッド及びビットラインパッドを同一層に形成するため、ミスアラインによる不良を低減するためのマ−ジンが不充分である。

第三に、ストレージパッド及びビットラインパッドを同一層に形成するため、両パッド間に導電ブリッジが形成される恐れがあり、その結果、半導体素子の電気的な特性が劣化する。

第四に、各パッドは他のパッド(例えば、ストレ−ジパッドに着目した場合、隣接したビットラインパッド又は隣接した他のストレ−ジパッド)と最小限の距離を保つように形成すべきであるが、この場合、隣接する2つのパッドの形成領域は活性領域内に限定され、例えば、ストレ−ジ電極のコンタクトホ−ル及びビットラインのコンタクトホ−ルの領域が活性領域内に限定される(図1のP5及びP6参照)。従って、ストレ−ジ電極のコンタクトホ−ル間の距離(図1のL2参照)又はストレ−ジ電極のコンタクトホ−ルとビットラインのコンタクトホ−ルとの距離(図1のL3参照)が高集積化に伴って次第に狭くなるため、工程マ−ジが小さくなる。

概要

デュアルパッド付き半導体素子及びその製造方法を提供する。

ゲ−ト電極と、当該ゲ−ト電極の両側において半導体基板に形成された第1導電領域及び第2導電領域とを有するトランジスタと、前記第1導電領域に接続するように第1導電層で形成された第1パッドと、前記第1パッドの上面の外周に形成された第1キャッピング層と、第1パッドと第1キャッピング層の側壁に形成されたスペ−サと、前記第2導電領域に接続し、その一側壁がスペ−サと接続するように第2導電層で形成された第2パッドとを含むことによって、高い信頼度でパッド間を絶縁することができ、また、充分な工程マ−ジンを確保しながら半導体素子を製造することができる。

目的

本発明の目的は、高い信頼性をもってパッド間を絶縁させ得るデュアルパッド付き半導体素子を提供するにある。

本発明の他の目的は、デュアルパッド付き半導体素子を充分な工程マ−ジを確保しながら製造し得る方法を提供するにある。

効果

実績

技術文献被引用数
1件
牽制数
4件

この技術が所属する分野

(分野番号表示ON)※整理標準化データをもとに当社作成

ライセンス契約や譲渡などの可能性がある特許掲載中! 開放特許随時追加・更新中 詳しくはこちら

請求項1

ゲ−ト電極と、当該ゲ−ト電極の両側において半導体基板に形成された第1導電領域及び第2導電領域とを有するトランジスタと、前記第1導電領域に接続するように第1導電層で形成された第1パッドと、前記第1パッドの上面の外周に形成された第1キャッピング層と、前記第1パッドと第1キャッピング層の側壁に形成されたスペ−サと、前記第2導電領域に接続し、その一側壁が前記スペ−サに接続するように第2導電層で形成された第2パッドと、を含むことを特徴とするデュアルパッド付き半導体素子

請求項2

前記第2パッドの一表面を露出させる第1コンタクトホ−ルを前記第2パッド上にさらに具備することを特徴とする請求項1に記載のデュアルパッド付き半導体素子。

請求項3

前記第1パッドの一表面を露出させる第2コンタクトホ−ルを前記第1パッド上にさらに具備することを特徴とする請求項1に記載のデュアルパッド付き半導体素子。

請求項4

前記第1導電領域はトランジスタのソ−スであり、前記第2導電領域はトランジスタのドレインであり、前記第1パッドは前記ソ−スをキャパシタストレ−ジ電極に接続するためのストレ−ジパッドであり、前記第2パッドはドレインをビットラインに接続するためのビットラインパッドであることを特徴とする請求項1に記載のデュアルパッド付き半導体素子。

請求項5

半導体基板の活性領域に、ゲ−ト電極と前記ゲ−ト電極の両側に形成された第1導電領域及び第2導電領域とを有するトランジスタを形成する第1工程と、少なくとも半導体基板の活性領域を覆う第1導電層を形成する第2工程と、前記第1導電層上に第1キャッピング層を形成する第3工程と、少なくとも前記第2導電領域上の前記第1キャッピング層及び第1導電層を食刻することによって、前記第1キャッピング層でその表面が覆われ前記第1導電領域と接続した第1パッドを形成する第4工程と、前記第1キャッピング層及び第1パッドの側壁にスペ−サを形成する第5工程と、前記スペ−サが形成された結果物基板の全面に第2導電層を形成する第6工程と、前記第2導電層をパタニングすることによって、前記スペ−サにより前記第1パッドから絶縁された第2パッドを形成する第7工程と、を含むことを特徴とするテュアルパッド付き半導体素子の製造方法。

請求項6

前記第2工程は、前記トランジスタが形成された半導体基板の全面に平坦な表面の絶縁膜を形成する工程と、少なくとも半導体基板の活性領域上に形成された前記絶縁膜を取り除く工程と、前記絶縁膜を取り除く工程の後の結果物の基板の全面に第1導電層を形成する工程と、前記絶縁膜の残り部分の表面が露出するまで前記第1導電層を食刻する工程と、を含むことを特徴とする請求項5に記載のテュアルパッド付き半導体素子の製造方法。

請求項7

前記第4工程における食刻は、前記第2導電領域上に、前記ゲ−ト電極の高さより低く第1導電層の残余物が残るように行うことを特徴とする請求項5に記載のテュアルパッド付き半導体素子の製造方法。

請求項8

前記第6工程の後に、前記第2導電層を覆うように第2キャッピング層を形成する工程をさらに含むことを特徴とする請求項5に記載のテュアルパッド付き半導体素子の製造方法。

請求項9

前記第2パッドが形成された半導体基板の全面に第1層間絶縁層を形成する工程と、前記第2パッド上に積層された第1層間絶縁層を食刻することによって前記第2パッドを部分的に露出させる第1コンタクトホ−ルを形成する工程と、前記第1コンタクトホ−ルを通じて前記第2パッドと接続する第3導電層を形成する工程と、をさらに含むことを特徴とする請求項5に記載のテュアルパッド付き半導体素子の製造方法。

請求項10

前記第3導電層が形成された半導体基板の全面に第2層間絶縁層を形成する工程と、前記第1パッド上に積層された第1及び第2層間絶縁層を食刻することによって前記第1パッドを部分的に露出させた第2コンタクトホ−ルを形成する工程と、をさらに含むことを特徴とする請求項9に記載のテュアルパッド付き半導体素子の製造方法。

請求項11

前記第2コンタクトホ−ルは、その一面が前記活性領域と不活性領域との境界線上の面を含むように前記第1パッド上に形成されることを特徴とする請求項10に記載のテュアルパッド付き半導体素子の製造方法。

請求項12

前記第1コンタクトホ−ルは、前記不活性領域上の前記第2パッド上に、前記第2コンタクトホ−ルの真横から外れるように形成されることを特徴とする請求項11に記載のテュアルパッド付き半導体素子の製造方法。

請求項13

半導体基板の不活性領域に素子分離膜を形成する第1工程と、半導体基板の活性領域に、ゲ−ト電極と当該ゲ−ト電極の両側に形成されたソ−ス及びドレインとを具備するトランジスタを形成する第2工程と、半導体基板の不活性領域上に平坦な表面の絶縁膜を形成する第3工程と、前記絶縁膜が形成された半導体基板の全面に第1導電層を形成する第4工程と、前記絶縁膜の表面が露出するまで前記第1導電層を食刻することによって、少なくとも半導体基板の活性領域を覆う第1導電層パタ−ンを形成する第5工程と、前記第1導電層パタ−ンが形成された結果物の基板上に第1キャッピング層を形成する第6工程と、少なくとも前記ドレイン上の前記第1導電層パタ−ン及び第1キャッピング層を食刻することによって、その表面が前記第1キャッピング層により覆われ前記ソ−スと接続する第1パッドを形成する第7工程と、前記第1キャッピング層と第1パッドの側壁に第1スペ−サを形成する第8工程と、前記第1スペ−サが形成された結果物の基板の全面に第2導電層と第2キャッピング層を積層する第9工程と、前記第2導電層及びキャッピング層をパタニングすることによって、その表面が前記第2キャッピング層により覆われ前記ドレインに接続する第2パッドを形成する第10工程と、前記第2キャッピング層と第2パッドの側壁に第2スペ−サを形成する第11工程と、を含むことを特徴とするテュアルパッド付き半導体素子の製造方法。

請求項14

前記第2スペ−サが形成された結果物の基板の全面に第1層間絶縁層を形成する工程と、前記第2パッド上に積層された第1層間絶縁層を部分的に食刻して第1コンタクトホ−ルを形成する工程と前記第1コンタクトホ−ルが形成された結果物の基板の全面に第3導電層を形成する工程と、前記第3導電層をパタニングすることによって、前記第1コンタクトホ−ルを通じて第2パッドと接続するビットラインを形成する工程と、前記ビットラインが形成された結果物の基板の全面に第2層間絶縁層を形成する工程と、前記第1パッド上に積層された第1及び第2層間絶縁層を部分的に食刻して第2コンタクトホ−ルを形成する工程と、前記第2コンタクトホ−ルを通じて第1パッドと接続するキャパシタのストレ−ジ電極を形成する工程と、をさらに含むことを特徴とする請求項13に記載のデュアルパッド付き半導体素子の製造方法。

技術分野

0001

本発明は半導体素子及びその製造方法に係り、特にセルフアライン方式によるデュアルパッド付き半導体素子及びその製造方法に関する。

背景技術

0002

メモリ素子の製造工程において、デザインル−ルの向上に伴う素子高集積化は、全般的な工程マ−ジン不足をもたらしつつある。その結果、メモリ素子の構成要素間の接続のためのコンタクトホ−ルを最小フィチャサイズ(featuresize) で形成する必要がある。たとえコンタクトホ−ルを最小フィ−チャサイズで形成することができたとしても、その形成過程のうち食刻マスクミスアラインなどにより、周辺構造物、例えばゲ−ト電極ビットライン電極等が頻繁に露出される。従って、これはゲ−ト電極とビットライン電極、ビットライン電極とストレ−ジ電極又はゲ−ト電極とストレ−ジ電極間の接触を引き起こし、メモリ素子の信頼性を劣化させる。

0003

従って、食刻マスクのミスアラインなどにより周辺構造物が露出されることなく、コンタクトホ−ルの大きさを微小化するための多くの方法が開発されており、セルフアラインによるコンタクト形成方法もその一種である。

0004

セルフアラインによるコンタクト形成方法は、周辺構造物の段差を用いてコンタクトホ−ルを形成する方法であって、多様な大きさのコンタクトホ−ルが特別のマスクを用いることなく得られるので、高集積化により微小化する半導体素子の製造に好適である。

0005

セルフアラインによるコンタクトホ−ルを用いた従来の半導体素子の製造方法を図1乃至図3を参照して説明する。

0006

図1はデュアルパッド付き半導体素子の製造のための従来のレイアウト図であり、DRAM(Dynamic Random Access Memory) を製造するためのものてある。図1において“P1”は半導体基板不活性領域にフィ−ルド酸化膜を製造するための第1マスクパタ−ンを、“P2”はゲ−ト電極の形成のための第2マスクパタ−ンを、“P3”はビットラインパッドを形成するための第3マスクパタ−ンを、“P4”はストレ−ジパッドを形成するための第4マスクパタ−ンを、“P5”はビットラインパッドをビットラインに接続させるための第3コンタクトホ−ルを形成するための第5マスクパタ−ンを、“P6”はストレ−ジパッドをストレ−ジ電極に接続させるための第4コンタクトホ−ルを形成するための第6マスクパタ−ンを、“R1”はストレ−ジ電極とソ−スとの接触領域を、そして“R2”はビットラインとドレインとの接触領域を示す。

0007

図2(A)及び(B)は、従来のデュアルパッド付き半導体素子の製造方法を工程順に説明するための図1のII−II′線における断面図である。

0008

図1の第1マスクパタ−ンP1を用いて半導体基板10の不活性領域にフィ−ルド酸化膜12を形成し、該フィ−ルド酸化膜12の形成された半導体基板10上にゲ−ト酸化膜14を形成した後、該ゲ−ト酸化膜14上に多結晶シリコン層絶縁膜層を順次積層しパタニングすることによってその上部が絶縁膜18により絶縁されるゲ−ト電極16を形成する。この際、前記パタニング工程は、図1の第2マスクパタ−ンP2により行われる。

0009

次いで、ゲ−ト電極16の形成された結果物基板上に酸化膜を蒸着し、これを異方性食刻してゲ−ト電極16及び絶縁膜18の側壁スペ−サ20を形成した後、その結果物の基板の全面に不純物イオン注入してソ−ス22及びドレイン24を形成する。この際、スペ−サ20を形成するための異方性食刻時に、ソ−ス及びドレインの形成される領域のゲ−ト酸化膜も部分的に食刻され、ソ−スの形成される領域の一部分(図1のR1参照)及びドレインの形成される領域の一部分(図1のR2参照)をそれぞれ露出させた第1及び第2コンタクトホ−ル15、17が形成される。

0010

次に、前述したセルフアラインコンタクトホ−ル15,17の形成された結果物の基板上に不純物のド−ピングされた多結晶シリコン膜を塗布し、これを図1の第3及び第4マスクパタ−ンP3,P4を用いて写真食刻することにより、第1コンタクトホ−ル15を通じてソ−ス22と接続するストレ−ジパッド26及び第2コンタクトホ−ル17を通じてドレイン24と接続するビットラインパッド28を形成する(図2A参照)。

0011

前述したパッド26,28の形成された結果物の基板の全面に、絶縁物として、例えばBPSG(Boro-Phosphor-Silicate-Glass)を蒸着し、これを高温リフロ−させて平坦化することによって平坦化層30を形成する。次に、図1の第5マスクパタ−ンP5を用いて平坦化層30を異方性食刻することによってビットラインをビットラインパッド28に接続させるための第3コンタクトホ−ル32(ビットラインコンタクトホ−ル)を形成した後、該第3コンタクトホ−ル32を通じてビットラインパッド28と接続するビットライン34を形成する。その後、絶縁物質で結果物の基板を覆った後、図1の第6マスクパタ−ンP6を用いた食刻工程でストレ−ジパッド26とストレ−ジ電極(図示せず)を接続させるための第4コンタクトホ−ル(ストレ−ジコンタクトホ−ル;図示せず)の形成工程とストレ−ジ電極の形成工程を行う。

0012

前述した従来の製造方法によれば、ストレ−ジパッド26とビットラインパッド28を互いに分離するために、多結晶シリコン膜の形成及び写真食刻工程を通じて両者の分離空間を形成した後、該空間を絶縁物質(例えば、平坦化層30)で埋め立てる方法を用いた。しかしながら、このような方法によれば、高集積化に伴って半導体メモリ素子の製造のための活性領域が縮まり、結果として、ストレ−ジパッドとビットラインパッドを互いに分離するための空間も必然的に縮まる(図1のL1参照)。

0013

従って、第一に、通常の写真食刻工程でストレージパッド及びビットラインパッドを形成する場合、縮まった分離空間を確保するためには、写真食刻のための光源波長を縮めなければならないなどの工程上の問題がある。

0014

第二に、縮まった活性領域内の上部にストレージパッド及びビットラインパッドを同一層に形成するため、ミスアラインによる不良を低減するためのマ−ジンが不充分である。

0015

第三に、ストレージパッド及びビットラインパッドを同一層に形成するため、両パッド間に導電ブリッジが形成される恐れがあり、その結果、半導体素子の電気的な特性が劣化する。

0016

第四に、各パッドは他のパッド(例えば、ストレ−ジパッドに着目した場合、隣接したビットラインパッド又は隣接した他のストレ−ジパッド)と最小限の距離を保つように形成すべきであるが、この場合、隣接する2つのパッドの形成領域は活性領域内に限定され、例えば、ストレ−ジ電極のコンタクトホ−ル及びビットラインのコンタクトホ−ルの領域が活性領域内に限定される(図1のP5及びP6参照)。従って、ストレ−ジ電極のコンタクトホ−ル間の距離(図1のL2参照)又はストレ−ジ電極のコンタクトホ−ルとビットラインのコンタクトホ−ルとの距離(図1のL3参照)が高集積化に伴って次第に狭くなるため、工程マ−ジが小さくなる。

発明が解決しようとする課題

0017

本発明の目的は、高い信頼性をもってパッド間を絶縁させ得るデュアルパッド付き半導体素子を提供するにある。

0018

本発明の他の目的は、デュアルパッド付き半導体素子を充分な工程マ−ジを確保しながら製造し得る方法を提供するにある。

課題を解決するための手段

0019

前記目的を達成するために本発明のデュアルパッド付き半導体素子は、ゲ−ト電極と、前記ゲ−ト電極の両側の半導体基板に形成される第1導電領域と第2導電領域とを有するトランジスタと、前記第1導電領域に接続し、第1導電層より形成された第1パッドと、前記第1パッドの上面の外周に形成された第1キャッピング層と、前記第1パッドと第1キャッピング層の側壁に形成されたスペ−サと、前記第2導電領域に接続し、その一側壁が前記スペ−サと接続する第2導電層より形成された第2パッドとを含むことを特徴とする。

0020

前記デュアルパッド付き半導体素子は、前記第2パッドの一表面を露出させる第1コンタクトホ−ルを前記第2パッド上にさらに具備し、前記第1パッドの一表面を露出させる第2コンタクトホ−ルを前記第1パッド上にさらに具備することが好ましい。。

0021

さらに、前記デュアルパッド付き半導体素子において、前記第1導電領域はトランジスタのソ−スであり、前記第2導電領域はトランジスタのドレインであり、前記第1パッドは前記ソ−スをキャパシタのストレ−ジ電極に接続させるためのストレ−ジパッドであり、前記第2パッドは前記ドレインをビットラインに接続させるためのビットラインパッドであることが好ましい。

0022

前記他の目的を達成するために本発明のデュアルパッド付き半導体素子の製造方法は、半導体基板の活性領域に、ゲ−ト電極と前記ゲ−ト電極の両側に形成された第1導電領域及び第2導電領域とを具備したトランジスタを形成する第1工程と、少なくとも半導体基板の活性領域を覆う第1導電層を形成する第2工程と、前記第1導電層上に第1キャッピング層を形成する第3工程と、少なくとも前記第2導電領域上の前記第1キャッピング層及び第1導電層を食刻することによって前記第1キャッピング層でその表面が覆われ前記第1導電領域と接続する第1パッドを形成する第4工程と、前記第1キャッピング層及び第1パッドの側壁にスペ−サを形成する第5工程と、前記スペ−サの形成された結果物の基板の全面に第2導電層を形成する第6工程と、前記第2導電層をパタニングすることによって前記スペ−サにより前記第1パッドから絶縁された第2パッドを形成する第7工程とを含むことを特徴とする。

0023

前記デュアルパッド付き半導体素子の製造方法において、前記第2工程は、前記トランジスタの形成された半導体基板の全面に平坦な表面の絶縁膜を形成する工程と、少なくとも半導体基板の活性領域の前記絶縁膜を取り除く工程と、前記絶縁膜を取り除く工程の結果物の基板の全面に第1導電層を形成する工程と、残った前記絶縁膜の表面が露出されるまで前記第1導電層を食刻する工程とより行われることが好ましく、前記第4工程における食刻工程は、第2導電領域上に、前記ゲ−ト電極より低く第1導電層の残余物が残るように行うことが好ましい。

0024

前記デュアルパッド付き半導体素子の製造方法は、前記第6工程後、前記第2導電層を覆うように第2キャッピング層を形成する工程をさらに具備することが好ましい。

0025

前記デュアルパッド付き半導体素子の製造方法は、前記第2パッドまで形成された半導体基板の全面に第1層間絶縁層を形成する工程と、前記第2パッド上に積層された第1層間絶縁層を食刻することによって前記第2パッドを部分的に露出させる第1コンタクトホ−ルを形成する工程と、前記第1コンタクトホ−ルを通じて前記第2パッドと接続する第3導電層を形成する工程と、前記第3導電層まで形成された半導体基板の全面に第2層間絶縁層を形成する工程と、前記第1パッド上に積層された第1及び第2層間絶縁層を食刻することによって前記第1パッドを部分的に露出させる第2コンタクトホ−ルを形成する工程をさらに含むことが好ましい。

0026

この際、前記第2コンタクトホ−ルは前記活性領域と不活性領域との境界面を含む前記第1パッド上に形成し、前記第1コンタクトホ−ルは前記不活性領域の前記第2パッド上に、前記第2コンタクトホ−ルの延長線から外れるように形成することが好ましい。

0027

前記他の目的を達成するために本発明のデュアルパッド付き半導体素子の製造方法は、半導体基板の不活性領域に素子分離膜を形成する第1工程と、半導体基板の活性領域に、ゲ−ト電極と前記ゲ−ト電極の両側に形成されたソ−ス及びドレインを具備したトランジスタを形成する第2工程と、半導体基板の不活性領域上に平坦な表面の絶縁膜を形成する第3工程と、前記絶縁膜の形成された半導体基板の全面に第1導電層を形成する第4工程と、前記絶縁膜の表面が露出されるまで前記第1導電層を食刻することによって少なくとも半導体基板の活性領域を覆う第1導電層パタ−ンを形成する第5工程と、前記第1導電層パタ−ンの形成された結果物の基板上に第1キャッピング層を形成する第6工程と、少なくとも前記ドレイン上の前記第1導電層パタ−ン及び第1キャッピング層を食刻することによってその表面が前記第1キャッピング層で覆われ前記ソ−スと接続する第1パッドを形成する第7工程と、前記第1キャッピング層と第1パッドの側壁に第1スペ−サを形成する第8工程と、前記第1スペ−サの形成された結果物の基板の全面に第2導電層と第2キャッピング層を積層する第9工程と、前記第2導電層及び第2キャッピング層をパタニングすることによってその表面が前記キャッピング層で覆われ前記ドレインに接続する第2パッドを形成する第10工程と、前記第2キャッピング層と第2パッドの側壁に第2スペ−サを形成する第11工程とを含むことを特徴とする。

0028

この際、前記第2スペ−サの形成された結果物の基板の全面に第1層間絶縁層を形成する工程と、前記第2パッド上に積層された第1層間絶縁層を部分的に食刻して第1コンタクトホ−ルを形成する工程と、前記第1コンタクトホ−ルの形成された結果物の基板の全面に第3導電層を形成する工程と、前記第3導電層をパタニングすることによって前記第1コンタクトホ−ルを通じて第2パッドに接続するビットラインを形成する工程と、前記ビットラインの形成された結果物の基板の全面に第2層間絶縁層を形成する工程と、前記第1パッド上に積層された第1及び第2層間絶縁層を部分的に食刻して第2コンタクトホ−ルを形成する工程と、前記第2コンタクトホ−ルを通じて第1パッドに接続するキャパシタのストレ−ジ電極を形成する工程とをさらに含むことが好ましい。

発明を実施するための最良の形態

0029

以下、添付した図面に基づき本発明を詳細に説明する。

0030

図3はデュアルパッド付き半導体素子の製造のための本発明によるレイアウト図であり、参照符号“P11”は半導体基板の不活性領域に素子分離膜を製造するための第1マスクパタ−ンを、“P12”はゲ−ト電極の形成のための第2マスクパタ−ンを、“P13”はストレ−ジパッドの形成のための第3マスクパタ−ンを、“P14”はビットラインパッドをドレインに接続させるためのコンタクトホ−ルを形成するための第4マスクパタ−ンを、“P15”はビットラインパッドの形成のための第5マスクパタ−ンを、“P16”はビットラインをビットラインパッドに接続させるためのコンタクトホ−ルを形成するための第6マスクパタ−ンを、そして“P17”はストレ−ジ電極をストレ−ジパッドに接続させるためのコンタクトホ−ルを形成するための第7マスクパタ−ンを示す。さらに、その内部に多数の点のある長方形の領域“R11”はストレ−ジパッドの形成領域を示す。

0031

太い実線で示した第1マスクパタ−ンP11は、横長(図3参照)の長方形であり、セルアレイの全体領域にかけてマトリックス状に配列されている。三点鎖線で示した第2マスクパタ−ンP12は、縦長の長方形であり、セルアレイの全体領域にかけてレ−ル状に配列されている。点線で示した第3マスクパタ−ンP13は、縦方向に関しては第1マスクパタ−ンP11とその長さが同一であり、横方向に関しては第1マスクパタ−ンP11より長い。一点鎖線で示した第4マスクパタ−ンP14は、第3マスクパタ−ンP13と部分的に重なっており、セルアレイの全体領域にかけてマトリックス状に配列されている。二点鎖線で示した第5マスクパタ−ンP15は、縦長の長方形であり、第4マスクパタ−ンP14をその内部に含む。内部に×を付した正方形の第6マスクパタ−ンP16は、第5マスクパタ−ンP15の内部で第1及び第3マスクパタ−ンP11及びP13と重ならないように配列される。内部に×を付した正方形の第7マスクパタ−ンP17は、その上下の境界が第1マスクパタ−ンP11の横方向に伸びる境界と重なるように配列される。

0032

上記のマスクパタ−ンの配置は、本発明の一実施例であり、本発明の目的に応じて適宜変形し得ることは言うまでもない。

0033

本発明による半導体素子は、半導体基板100においてゲ−ト電極120の両側の形成された、例えばソ−ス124及びドレイン126のような第1導電領域及び第2導電領域を有するトランジスタと、ソ−ス124と接続され、第1導電層より形成された、例えばストレ−ジパッド200のような第1パットと、ストレ−ジパッド200の上面の外周に形成された第2キャッピング層190と、ストレ−ジパッド200と第2キャッピング層190の側壁に形成された第2スペ−サ230と、ドレイン126に接続し、その一側壁が第2スペ−サ230と接続する第2導電層より形成された、例えばビットラインパッドのような第2パッドとより構成される。

0034

図4(A)及び(B)に関して言及しなかった図面符号の説明は、以下の半導体素子の製造工程で説明する。

0035

図5A乃至図16は、本発明のデュアルパッド付き半導体素子の製造方法を工程順に説明するための図であり、各図の(A)は、図3のA−A′線における断面図、各図の(B)は、図3のB−B′線における断面図である。

0036

まず、図5(A)及び(B)は、トランジスタを形成する工程を示したものである。同工程は、図3の第1マスクパタ−ンP11を用いて半導体基板100の不活性領域に素子間の分離のための素子分離膜110を、例えば狭いトレンチ分離方式で形成する第1工程、半導体基板100の全面にゲ−ト酸化膜118、ゲ−ト電極形成物質層及び第1キャッピング形成物質層を順次積層した後、積層されたゲ−ト電極形成物質及び第1キャッピング形成物質層を図3の第2マスクパタ−ンP12を用いた写真食刻工程で、その上面が第1キャッピング層121で覆われるゲ−ト電極120を形成する第2工程、ゲ−ト電極120の形成された結果物の基板の全面に、例えばシリコンニトリド(SiN)のような絶縁物を蒸着した後、これを異方性食刻することによってゲ−ト電極120及び第1キャッピング層121の側壁に第1スペ−サ122を形成する第3工程、結果物の基板の全面に不純物イオン注入することによってトランジスタのソ−ス124及びドレイン126を形成する第4工程を含む。

0037

この際、素子分離膜110は、狭いトレンチ分離方式の他に選択酸化方式により形成しても良い。また、第1キャッピング層121は、シリコンニトリド又は高温酸化膜より形成することが好ましい。

0038

この例においては、第1スペ−サ122の形成のための異方性食刻時に、ソ−ス及びドレインの形成される領域のゲ−ト酸化膜も共に取り除き、ソ−ス124及びドレイン126をそれぞれ露出させ、第1スペ−サ122に自己整合した第1コンタクトホ−ル130及び第2コンタクトホ−ル140を形成する。

0039

図6(A)及び(B)は、トランジスタの形成された結果物の基板の全面に、例えば酸化物のような絶縁物質を第1キャッピング層121が露出しない程度の厚さで蒸着し、高温でこれをリフロ−させることによって平坦な表面を有する第1絶縁膜150を形成した状態の半導体基板の断面図である。

0040

図7(A)及び(B)は、図3の第3マスクパタ−ンP13を用いた写真食刻工程で第1絶縁膜を部分的に取り除くことにより、ストレ−ジパッドの形成のための反転パタ−ン160を形成した状態の半導体基板の断面図である。

0041

第3マスクパタ−ンP13は、縦方向(図3において、上下方向)に関しては第1マスクパタ−ンP11とその長さが同一であり、横方向(図3において、左右方向)に関しては第1マスクパタ−ンP11よりも長い。従って、ストレ−ジパッドの形成のための反転パタ−ン160は、縦方向(図7(A)及び(B)において、紙面裏表方向)に関しては活性領域のみ露出させ、横方向(図7(A)及び(B)において、左右方向)に関しては活性領域だけでなく活性領域の週辺のゲ−ト電極の一部分をも露出させるように形成される。

0042

この際、反転パタ−ン160は、図6(A)及び(B)で説明したリフロ−工程にの結果、その表面が平坦で全体的に一定の厚さを有するため、パッド形成などの後続工程において、表面段差を有する半導体基板上で発生するような工程マ−ジの減少を防止することができる。

0043

図8(A)及び(B)は、反転パタ−ン160が形成された結果物の基板の全面に、例えば不純物がド−プされた多結晶シリコンのような導電物質を蒸着して導電層170を形成した状態の半導体基板の断面図である。

0044

この際、導電層170は、反転パタ−ン160の表面を完全に覆える程度の厚さで形成することが好ましい。

0045

図9(A)及び(B)は、図8(A)及び(B)の導電層170をエッチバックすることによって、反転パタ−ン160の不存在により露出された領域の半導体基板(活性領域及びその周辺のゲ−ト電極)を覆うストレ−ジパッドを形成するための導電層パタ−ン180を形成した状態の半導体基板のの断面図である。

0046

この際、前記エッチバック工程は、導電層パタ−ン180の高さが第1逆パタ−ン160より低くなるまで(但し、ゲ−ト電極120との間に相応の距離を残す)まで行われる。例えば、前記エッチバック工程は、反転パタ−ン160の高さを越えている部分の導電層170が完全に取り除かれるまで行う。図9(A)に示すように、導電層パタ−ン180は、反転パタ−ン160の反転パタ−ンとして形成される。

0047

図10(A)及び(B)は、ストレ−ジパッド200と第2キャッピング層190を形成する工程を示したものである。同工程は、図9(A)及び(B)の導電層パタ−ン180が形成された結果物の基板の全面に、例えば高温酸化物のような絶縁物質を塗布して第2キャッピング層形成物質層を形成する第1工程と、図3の第4マスクパタ−ンP14を用いた写真食刻工程で、ドレイン126の上部に形成された導電層パタ−ン及び第2キャッピング層形成物質層を蝕刻することによってビットラインパッド(図示せず)とドレイン126とを接続させるための第3コンタクトホ−ル210を形成する第2工程とを含む。この際、前記第2工程における食刻工程時に除去されなかった部分であるソ−ス124上の導電層パタ−ンと第2キャッピング層形成物質はそれぞれストレ−ジパッド200及び第2キャッピング層190を形成する。

0048

ストレ−ジパッド200は、第1コンタクトホ−ル(図5(A)及び(B)の130参照)を通じてソ−ス124と接続され、各ソ−スとその周辺を含む大きさ(図3のストレ−ジパッド形成領域R11参照)で形成される。

0049

前記第2工程における食刻工程時に、ドレイン126上に形成された導電層パタ−ンを完全に除去せずにゲ−ト電極120より低い高さの部分を残した残留層220を形成することが好ましい。これは前記第2工程における食刻工程時に半導体基板の表面が損傷されないようにするためである。

0050

図11(A)及び(B)は、第2スペ−サ230を形成する工程を示したものである。同工程は、ストレ−ジパッド200が形成された結果物の基板の全面に、例えば高温酸化物のような絶縁物質を塗布してスペ−サ層(後続工程により第1スペ−サ230となる)を形成する第1工程と、前記スペ−サ層を異方性食刻することにより第3コンタクトホ−ル210の側壁に第2スペ−サ230を形成する第2工程とを含む。

0051

第2スペ−サ230は、ストレ−ジパッド200及び第2キャッピング層190の側壁に形成されて、ストレ−ジパッド200を、例えばビットラインパッド(後続工程により形成される)のような他の導電層から絶縁する。

0052

図12(A)及び(B)は、ビットラインパッド240及び第3キャッピング層250を形成する工程を示したものである。同工程は、ストレ−ジパッド200が形成された結果物の基板の全面に、例えば不純物のド−プされた多結晶シリコンのような導電物質を蒸着してビットラインパッド形成物質層(後続工程によりビットラインパッド240となる)を形成する第1工程と、前記ビットラインパッド形成物質層上に、例えば高温酸化物のような絶縁物質を塗布して第3キャッピング層形成物質層(後続工程により第3キャッピング層250となる)を形成する第2工程と、図3の第5マスクパタ−ンP15を用いた食刻工程で前記第3キャッピング層形成物質層及びビットラインパッド形成物質層を順次食刻することによってそれぞれ第3キャッピング層250及びビットラインパッド240を形成する第3工程とを含む。

0053

前記ビットライン形成物質層は、第3コンタクトホ−ル(図511(A)及び(B)の210参照)を完全に埋め立てるように形成され、ビットラインパッド240がドレイン126と接続される。この際、ビットラインパッド240は、第2スペ−サ230によりストレ−ジパッド200から分離される。

0054

従来は、ストレ−ジパッド26(図2(A)参照)とビットラインパッド28(図2(A)参照)を同一層に形成するため、両パッドを分離するための空間と、これらが占める空間を同時に考慮してセルをレイアウトする必要があった。従って、高集積化に伴って両パッドが占める空間だけでなく、これらを分離するための空間も共に縮まるため、素子の製造工程時における諸問題を招いていた。

0055

しかしながら、本発明によれば、ストレ−ジパッド200とビットラインパッド240を相異なる層に形成するてめ、両パッドを分離するための空間とこれらが占める空間を同時に考慮することなくセルをレイアウトすることができる。即ち、レイアウト上でパッド形成のための第5マスクパタ−ン(図3のP15参照)とストレ−ジパッドの形成領域R11が部分的に重なっていても、製造されたセルにおいては、これらが電気的に接続されない。従って、ストレ−ジパッド及びビットラインパッドを従来よりさらに大きく形成することができ、これらの工程マ−ジンを従来より大きくすることができる。

0056

さらに、ストレ−ジパッドとビットラインパッドとの間の導電ブリッジの発生を完璧に防止することができる。

0057

図13(A)及び(B)は、ビットラインパッド240が形成された結果物の基板の全面に、例えば高温酸化物のような絶縁物質を塗布した後、これを異方性食刻することによって第3キャッピング層250及びビットラインパッド240の側壁に第3スペ−サ260を形成する工程を示したものである。

0058

第3スペ−サ260は、例えばストレ−ジ電極のような導電体からビットラインパッド240を絶縁させるために形成される。

0059

図14(A)及び(B)は、第4コンタクトホ−ル280(ビットラインコンタクトホ−ル)を形成する工程を示したものである。同工程は、第3スペ−サ260が形成された結果物の基板上に第2絶縁膜270を形成する第1工程と、図3の第6マスクパタ−ンP16を用いた写真食刻工程でビットラインパッド240上の第3キャッピング層250及び第2絶縁膜270を部分的に食刻することによってビットライン(図示せず)をビットラインパッド240に接続させるための第4コンタクトホ−ル280を形成する第2工程とを含む。

0060

この際、前記第2絶縁膜は、BPSGを蒸着・リフロ−することにより、平坦な表面の単一層又は平坦な表面のBPSG層上に純粋酸化膜を積層した複合層により形成する。

0061

図15(A)及び(B)は、第4コンタクトホ−ルが形成された結果物の基板の全面に、例えば不純物のド−プされた多結晶シリコン層を蒸着した後、これをパタニングすることによってビットライン290を形成する工程を示したものである。この際、ビットライン290は、ビットラインパッド240を介してトランジスタのドレイン126に連結される。

0062

図16(A)及び(B)は、第5コンタクトホ−ル310(ストレ−ジ電極コンタクトホ−ル)の形成工程を示したものである。同工程は、ビットライン290が形成された結果物の基板上に第3絶縁膜300を形成する第1工程と、図3の第7マスクパタ−ンP17を用いた写真食刻工程で、ストレ−ジパッド200上に積層された物質層を部分的に取り除くことによりストレ−ジ電極(図示せず)をストレ−ジ電極パッド200に接続させるための第5コンタクトホ−ルを形成する第2工程とを含む。

0063

図3に示すように、第6マスクパタ−ンP16がジグザグ状に配置されているため、これらの距離L4は従来のものより大きくなり、また、第7マスクパタ−ンP17の一部が活性領域上から外れた位置に配置されているため、第6マスクパタ−ンと第7マスクパタ−ンとの距離L5も従来より大きくなる。従って、ストレ−ジ電極のコンタクトホ−ルとビットラインのコンタクトホ−ルとの間、ストレ−ジ電極のコンタクトホ−ル間の絶縁信頼度が向上すると共に、これらの工程マ−ジンを従来より大きくすることができる。

0064

次いで、通常の方法に従ってストレ−ジ電極、誘電体膜及びプレ−ト電極を形成し、金属配線工程を経てメモリ素子が完成する。

0065

本発明は、上記の実施の形態に限定されることなく、多様な変形が本発明の技術的思想内で当分野の通常の知識を持つものにより可能なことは明白である。

発明の効果

0066

本発明のデュアルパッド付き半導体素子及びその製造方法によれば、第一に、ストレ−ジパッド及びビットラインパッドを従来より大きく形成できるため、これらの工程マ−ジン及び他の導電層(例えば、ストレ−ジ電極又はビットライン)を接続させるためのコンタクトホ−ルの工程マ−ジンを従来より大きくすることができる。第二に、ストレ−ジパッドとビットラインパッドとの間の導電ブリッジの発生を完璧に防止することができる。そして、第三に、ストレ−ジ電極のコンタクトホ−ルとビットラインのコンタクトホ−ルとの間、ストレ−ジ電極のコンタクトホ−ル間の絶縁信頼度を従来より高くすることができる。

0067

図面の簡単な説明

0068

図1デュアルパッド付き半導体素子の製造のための従来のレイアウト図である。
図2従来のデュアルパッド付き半導体素子の製造方法を工程順に説明するための、図1のII−II′における断面図である。
図3本発明に係るデュアルパッド付き半導体素子の製造のためのレイアウト図である。
図4本発明に係るデュアルパッド付き半導体素子の断面図であって、(A)及び(B)は図3のA−A’線及びB−B’線に対応する断面図である。
図5本発明に係るデュアルパッド付き半導体素子の製造工程を説明するための第1の断面図であって、(A)及び(B)は図3のA−A’線及びB−B’線に対応する断面図である。
図6本発明に係るデュアルパッド付き半導体素子の製造工程を説明するための第2の断面図であって、(A)及び(B)は図3のA−A’線及びB−B’線に対応する断面図である。
図7本発明に係るデュアルパッド付き半導体素子の製造工程を説明するための第3の断面図であって、(A)及び(B)は図3のA−A’線及びB−B’線に対応する断面図である。
図8本発明に係るデュアルパッド付き半導体素子の製造工程を説明するための第4の断面図であって、(A)及び(B)は図3のA−A’線及びB−B’線に対応する断面図である。
図9本発明に係るデュアルパッド付き半導体素子の製造工程を説明するための第5の断面図であって、(A)及び(B)は図3のA−A’線及びB−B’線に対応する断面図である。
図10本発明に係るデュアルパッド付き半導体素子の製造工程を説明するための第6の断面図であって、(A)及び(B)は図3のA−A’線及びB−B’線に対応する断面図である。
図11本発明に係るデュアルパッド付き半導体素子の製造工程を説明するための第7の断面図であって、(A)及び(B)は図3のA−A’線及びB−B’線に対応する断面図である。
図12本発明に係るデュアルパッド付き半導体素子の製造工程を説明するための第8の断面図であって、(A)及び(B)は図3のA−A’線及びB−B’線に対応する断面図である。
図13本発明に係るデュアルパッド付き半導体素子の製造工程を説明するための第9の断面図であって、(A)及び(B)は図3のA−A’線及びB−B’線に対応する断面図である。
図14本発明に係るデュアルパッド付き半導体素子の製造工程を説明するための第10の断面図であって、(A)及び(B)は図3のA−A’線及びB−B’線に対応する断面図である。
図15本発明に係るデュアルパッド付き半導体素子の製造工程を説明するための第11の断面図であって、(A)及び(B)は図3のA−A’線及びB−B’線に対応する断面図である。
図16本発明に係るデュアルパッド付き半導体素子の製造工程を説明するための第12の断面図であって、(A)及び(B)は図3のA−A’線及びB−B’線に対応する断面図である。

ページトップへ

この技術を出願した法人

この技術を発明した人物

ページトップへ

関連する挑戦したい社会課題

関連する公募課題

該当するデータがありません

ページトップへ

技術視点だけで見ていませんか?

この技術の活用可能性がある分野

分野別動向を把握したい方- 事業化視点で見る -

(分野番号表示ON)※整理標準化データをもとに当社作成

ページトップへ

おススメ サービス

おススメ astavisionコンテンツ

新着 最近 公開された関連が強い技術

  • ハイソル株式会社の「 ワイヤボンディング方法、及び半導体チップ配線構造」が 公開されました。( 2020/10/29)

    【課題】半導体チップに形成された電極と金属線とを強固に接合する。【解決手段】カドミウムテルル又は有機半導体の軟質素材を有した半導体チップ10に形成された電極15に導電性ペースト30を塗布する塗布ステッ... 詳細

  • 株式会社半導体エネルギー研究所の「 半導体装置」が 公開されました。( 2020/10/29)

    【課題・解決手段】新規な半導体装置の提供。複数のセルアレイと、複数の周辺回路と、を有し、セルアレイは、複数のメモリセルを有し、周辺回路は、第1の駆動回路と、第2の駆動回路と、第1の増幅回路と、第2の増... 詳細

  • 株式会社半導体エネルギー研究所の「 半導体装置、記憶装置、及び電子機器」が 公開されました。( 2020/10/29)

    【課題・解決手段】ビット線寄生容量が低減された記憶装置を提供する。記憶装置は、ビット線に電気的に接続されているセンスアンプと、センスアンプ上に積層されているメモリセルアレイとを有する。メモリセルアレイ... 詳細

この 技術と関連性が強い人物

関連性が強い人物一覧

この 技術と関連する社会課題

関連する挑戦したい社会課題一覧

この 技術と関連する公募課題

該当するデータがありません

astavision 新着記事

サイト情報について

本サービスは、国が公開している情報(公開特許公報、特許整理標準化データ等)を元に構成されています。出典元のデータには一部間違いやノイズがあり、情報の正確さについては保証致しかねます。また一時的に、各データの収録範囲や更新周期によって、一部の情報が正しく表示されないことがございます。当サイトの情報を元にした諸問題、不利益等について当方は何ら責任を負いかねることを予めご承知おきのほど宜しくお願い申し上げます。

主たる情報の出典

特許情報…特許整理標準化データ(XML編)、公開特許公報、特許公報、審決公報、Patent Map Guidance System データ