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目的

演算精度を向上させて表示パネルで高精細な画像を得ること。

構成

垂直、水平方加算回路14、16によって入力映像信号再現誤差加算して拡散出力信号を得、少ないビットの信号に変換して出力端子20から表示パネルへ出力し、拡散出力信号と閾値選択回路24の閾値の差を誤差演算回路22で演算し、荷重回路28で重み付けをし、遅延回路30、32で遅延させ再現誤差として加算回路16、14に出力する誤差拡散処理回路40において、丸め誤差検出回路44と丸め誤差遅延回路50を設け、この検出回路44で誤差演算回路22の演算結果が奇数かつ正であるときを検出し、データ「1」を遅延回路50を介して加算回路16に加える。このため、入力データが「01」のときに、検出回路44からデータ「1」が出力して加算回路16で入力データに加えられるので、表示パネル上で入力データの「01」と「00」を視認できる。

概要

背景

最近、薄型、軽量の表示装置として、PDP表示装置が注目されている。このPDP表示装置の駆動方式は、従来のCRT駆動方式とは全く異なっており、ディジタル化された映像入力信号による直接駆動方式である。したがって、パネル面から発光される輝度階調は、扱う信号のビット数によって定まる。PDP基本的特性の異なるAC型とDC型の2方式に分けられるが、このうちAC型PDPでは、輝度寿命については十分な特性が得られているが、階調表示に関しては、試作ベルで最大64階調表示までの報告しかなかった。最近、アドレス・表示分離型駆動法(ADSサブフィールド法)による将来の256階調の手法が提案されている。

これは、1フレームが、輝度の相対比1、2、4、8、16、32、64、128の8個のサブフィールドで構成され、8画面の輝度の組み合わせで256階調の表示を行う。それぞれのサブフィールドは、リフレッシュした1画面分のデータの書込みを行うアドレス期間と、そのサブフィールドの輝度レベルを決めるサスティン期間で構成される。アドレス期間では、最初全画面同時に各ピクセル初期的に壁電荷が形成され、その後サスティンパルスが全画面に与えられ表示を行う。サブフィールドの明るさはサスティンパルスの数に比例し、所定の輝度に設定される。このようにして256階調表示が実現される。

以上のようなAC駆動方式では、階調数を増やせば増やすほど、1フレーム期間内でパネルを点灯発光させる準備期間としてのアドレス期間のビット数が増加するため、発光期間としてのサスティン期間が相対的に短くなり、最大輝度が低下する。このように、扱う信号のビット数を増やせば、画質は向上するが、発光輝度が低下し、逆に扱う信号のビット数を減らせば、発光輝度が増加するが、階調表示が少なくなり、画質の低下を招く。

そこで、本出願人は、図4に示すような、PDPやLCDPの表示装置で中間調画像を表示するための誤差拡散処理回路10を提案した。この図4に示す誤差拡散処理回路10は、映像信号入力端子12に垂直方向加算回路14、水平方向加算回路16及びビット変換回路18を介して映像信号出力端子20を結合し、水平方向加算回路16の出力側誤差演算回路22と閾値選択回路24を結合するとともに、閾値選択回路24の出力側を係数値が−1の係数回路26を介して誤差演算回路22の入力側に結合し、この誤差演算回路22の出力側に重み付け量が1/2の荷重回路28を結合する。

この荷重回路28の出力側には、原画素A(i,j)より1ドットだけ過去に生じた再現誤差E(i−1,j)を水平方向加算回路16に出力する1ドット遅延回路30が結合され、この1ドット遅延回路30の出力側には、さらに1ラインだけ過去に生じた再現誤差E(i−1,j−1)を垂直方向加算回路14に出力する1ライン遅延回路32が結合されている。

そして、垂直方向加算回路14、水平方向加算回路16によって誤差組み入れ拡散させた拡散出力信号をビット変換回路18に送り、このビット変換回路18でnビット量子化された拡散出力信号を、m(≦n−1)ビットに変換して映像信号出力端子20からPDPへ駆動信号として出力する。このようにして、原映像入力信号を誤差の組み入れで拡散させ、かつ、原映像入力信号よりも少ないビット数の信号により、発光輝度が低下することなく、しかも、滑らかな応答が得られる。

概要

演算精度を向上させて表示パネルで高精細な画像を得ること。

垂直、水平方向加算回路14、16によって入力映像信号に再現誤差を加算して拡散出力信号を得、少ないビットの信号に変換して出力端子20から表示パネルへ出力し、拡散出力信号と閾値選択回路24の閾値の差を誤差演算回路22で演算し、荷重回路28で重み付けをし、遅延回路30、32で遅延させ再現誤差として加算回路16、14に出力する誤差拡散処理回路40において、丸め誤差検出回路44と丸め誤差遅延回路50を設け、この検出回路44で誤差演算回路22の演算結果が奇数かつ正であるときを検出し、データ「1」を遅延回路50を介して加算回路16に加える。このため、入力データが「01」のときに、検出回路44からデータ「1」が出力して加算回路16で入力データに加えられるので、表示パネル上で入力データの「01」と「00」を視認できる。

目的

本発明は、上述の問題点に鑑みなされたもので、演算精度を向上させることによって表示パネル(例えばPDP)で高精細な画像が得られるようにしたことを目的とするものである。例えば、シェーディングを入力したとき、入力データの「00」と「01」の違いが表示パネル上で視認できるようにすることを目的とするものである。

効果

実績

技術文献被引用数
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牽制数
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請求項1

ディジタル化された入力映像信号に、再現誤差加算回路により加算して拡散出力信号を得、この拡散出力信号を入力ビットより少ないビットの信号に変換して表示パネルへ出力するとともに、前記拡散出力信号と前記表示パネル用に選択された閾値との差を誤差演算回路演算し、荷重回路重み付けをするとともに遅延回路遅延させ再現誤差として前記加算回路に出力するようにした誤差拡散処理回路において、前記誤差演算回路の演算結果が奇数かつ正であるときを検出してデータ「1」を出力する丸め誤差検出回路と、この丸め誤差検出回路の出力データを前記遅延回路の遅延量と同一量遅延させて前記加算回路へ加算データとして出力する丸め誤差遅延回路とを具備してなることを特徴とする誤差拡散処理回路。

請求項2

加算回路は、垂直方向の再現誤差を加算する垂直方向加算回路と、水平方向の再現誤差を加算する水平方向加算回路とからなり、遅延回路は、誤差演算回路の演算値をhライン遅延させ再現誤差として前記垂直方向加算回路に出力するhライン遅延回路と、前記誤差演算回路の演算値をdドット遅延させ再現誤差として前記水平方向加算回路に出力するdドット遅延回路とからなり、丸め誤差遅延回路は、丸め誤差検出回路の出力データを、前記hライン遅延回路とdドット遅延回路のいずれか一方の遅延回路の遅延量と同一量遅延させて、前記垂直方向加算回路と水平方向加算回路のうちの前記一方の遅延回路に対応した加算回路へ出力データとして出力してなる請求項1記載の誤差拡散処理回路。

請求項3

hライン遅延回路の遅延量を1ライン分とし、dドット遅延回路の遅延量を1ドット分とし、荷重回路の重み付け量を1/2としてなる請求項2記載の誤差拡散処理回路。

請求項4

荷重回路は、垂直方向用と水平方向用を共用してなる請求項3記載の誤差拡散処理回路。

請求項5

加算回路は、斜め方向の再現誤差を加算する斜め方向加算回路と、垂直方向の再現誤差を加算する垂直方向加算回路と、水平方向の再現誤差を加算する水平方向加算回路とからなり、遅延回路は、誤差演算回路の演算値を(pライン+qドット)遅延させ再現誤差として前記斜め方向加算回路に出力する(pライン+qドット)遅延回路と、前記誤差演算回路の演算値をhライン遅延させ再現誤差として前記垂直方向加算回路に出力するhライン遅延回路と、前記誤差演算回路の演算値をdドット遅延させ再現誤差として前記水平方向加算回路に出力するdドット遅延回路とからなり、丸め誤差遅延回路は、丸め誤差検出回路の出力データを、前記(pライン+qドット)遅延回路とhライン遅延回路とdドット遅延回路のうちのいずれか1つの遅延回路の遅延量と同一量遅延させて、前記斜め方向加算回路と垂直方向加算回路と水平方向加算回路のうちの前記1つの遅延回路に対応した加算回路へ出力データとして出力してなる請求項1記載の誤差拡散処理回路。

技術分野

0001

本発明は、プラズマディスプレイパネル(PDP)、液晶ディスプレイパネル(LCDP)などのディスプレイパネルを用いた表示装置において、中間調画像を表示させるための誤差拡散処理回路に関するものである。

背景技術

0002

最近、薄型、軽量の表示装置として、PDP表示装置が注目されている。このPDP表示装置の駆動方式は、従来のCRT駆動方式とは全く異なっており、ディジタル化された映像入力信号による直接駆動方式である。したがって、パネル面から発光される輝度階調は、扱う信号のビット数によって定まる。PDPは基本的特性の異なるAC型とDC型の2方式に分けられるが、このうちAC型PDPでは、輝度寿命については十分な特性が得られているが、階調表示に関しては、試作ベルで最大64階調表示までの報告しかなかった。最近、アドレス・表示分離型駆動法(ADSサブフィールド法)による将来の256階調の手法が提案されている。

0003

これは、1フレームが、輝度の相対比1、2、4、8、16、32、64、128の8個のサブフィールドで構成され、8画面の輝度の組み合わせで256階調の表示を行う。それぞれのサブフィールドは、リフレッシュした1画面分のデータの書込みを行うアドレス期間と、そのサブフィールドの輝度レベルを決めるサスティン期間で構成される。アドレス期間では、最初全画面同時に各ピクセル初期的に壁電荷が形成され、その後サスティンパルスが全画面に与えられ表示を行う。サブフィールドの明るさはサスティンパルスの数に比例し、所定の輝度に設定される。このようにして256階調表示が実現される。

0004

以上のようなAC駆動方式では、階調数を増やせば増やすほど、1フレーム期間内でパネルを点灯発光させる準備期間としてのアドレス期間のビット数が増加するため、発光期間としてのサスティン期間が相対的に短くなり、最大輝度が低下する。このように、扱う信号のビット数を増やせば、画質は向上するが、発光輝度が低下し、逆に扱う信号のビット数を減らせば、発光輝度が増加するが、階調表示が少なくなり、画質の低下を招く。

0005

そこで、本出願人は、図4に示すような、PDPやLCDPの表示装置で中間調画像を表示するための誤差拡散処理回路10を提案した。この図4に示す誤差拡散処理回路10は、映像信号入力端子12に垂直方向加算回路14、水平方向加算回路16及びビット変換回路18を介して映像信号出力端子20を結合し、水平方向加算回路16の出力側誤差演算回路22と閾値選択回路24を結合するとともに、閾値選択回路24の出力側を係数値が−1の係数回路26を介して誤差演算回路22の入力側に結合し、この誤差演算回路22の出力側に重み付け量が1/2の荷重回路28を結合する。

0006

この荷重回路28の出力側には、原画素A(i,j)より1ドットだけ過去に生じた再現誤差E(i−1,j)を水平方向加算回路16に出力する1ドット遅延回路30が結合され、この1ドット遅延回路30の出力側には、さらに1ラインだけ過去に生じた再現誤差E(i−1,j−1)を垂直方向加算回路14に出力する1ライン遅延回路32が結合されている。

0007

そして、垂直方向加算回路14、水平方向加算回路16によって誤差組み入れ拡散させた拡散出力信号をビット変換回路18に送り、このビット変換回路18でnビット量子化された拡散出力信号を、m(≦n−1)ビットに変換して映像信号出力端子20からPDPへ駆動信号として出力する。このようにして、原映像入力信号を誤差の組み入れで拡散させ、かつ、原映像入力信号よりも少ないビット数の信号により、発光輝度が低下することなく、しかも、滑らかな応答が得られる。

発明が解決しようとする課題

0008

しかしながら、図4に示した誤差拡散処理回路10では、荷重回路28が1ビットのシフトを行うことによって、誤差演算回路22の誤差演算の結果に1/2の重み付けをしていたので、誤差演算の結果が奇数の時にLSB(最下位桁)に立っている「1」が切り捨てられてしまうことになる。このため、シェーディングを入力したとき、例えば「00」と「01」が同じパターンディスプレイ(例えばPDP)に出力されてしまうことになるという問題点があった。

0009

本発明は、上述の問題点に鑑みなされたもので、演算精度を向上させることによって表示パネル(例えばPDP)で高精細な画像が得られるようにしたことを目的とするものである。例えば、シェーディングを入力したとき、入力データの「00」と「01」の違いが表示パネル上で視認できるようにすることを目的とするものである。

0010

本発明は、ディジタル化された入力映像信号に、再現誤差を加算回路により加算して拡散出力信号を得、この拡散出力信号を入力ビットより少ないビットの信号に変換して表示パネルへ出力するとともに、前記拡散出力信号と前記表示パネル用に選択された閾値との差を誤差演算回路で演算し、荷重回路で重み付けをするとともに遅延回路遅延させ再現誤差として前記加算回路に出力するようにした誤差拡散処理回路において、前記誤差演算回路の演算結果が奇数かつ正であるときを検出してデータ「1」を出力する丸め誤差検出回路と、この丸め誤差検出回路の出力データを前記遅延回路の遅延量と同一量遅延させて前記加算回路へ加算データとして出力する丸め誤差遅延回路とを具備してなることを特徴とするものである。

0011

荷重回路の重み付け量が1/2のときについて説明すると、荷重回路は、従来例と同様に1ビットのシフトを行うことによって、誤差演算回路の演算結果に1/2の重み付けをする。この荷重回路から出力した誤差荷重出力信号は遅延回路を介して加算回路に加えられる。このとき、丸め誤差検出回路は、誤差演算回路の演算結果が奇数かつ正であるときを検出してデータ「1」を、丸め誤差遅延回路を介して加算回路に加えている。この丸め誤差遅延回路の遅延量は、遅延回路の遅延量と同じに設定されている。

0012

このため、シェーディングを入力したとき、入力データが「01」のときには、丸め誤差検出回路からデータ「1」が出力し、加算回路によって入力データに加えられるが、入力データが「00」のときには、丸め誤差検出回路からデータ「1」が出力しない。したがって、表示パネル(ディスプレイパネル)上において、入力データの「01」と「00」が視認できる。これは、LSB以外のビットが同一で、LSBが「1」と「0」の入力データの違いが、表示パネル上で視認できることを意味している。

0013

以下、本発明の一実施例を図1により説明する。この図1において、図4と同一部分は同一符号とする。40は本発明の一実施例を示す誤差拡散処理回路を表わし、この誤差拡散処理回路40は次のように構成されている。すなわち、12はnビット(例えば8ビット)の原画素A(i,j)の映像信号入力端子で、この映像信号入力端子12は、垂直方向加算回路14、水平方向加算回路16、オーバーフロー処理回路42を経て、ビット数を減らす処理をするビット変換回路18を介して映像信号出力端子20に接続されている。この映像信号出力端子20には、mビット入力(例えば5ビット入力)の表示パネル(例えばPDP)が結合される。

0014

前記水平方向加算回路16の出力側には誤差演算回路22と閾値選択回路24が結合され、前記閾値選択回路24の出力側は係数が−1の係数回路26を介して前記誤差演算回路22の入力側に結合している。前記誤差演算回路22の出力側は、重み付け量が1/2の荷重回路28を経た後、dドット遅延回路の一例(d=1)としての1ドット遅延回路30を介して、前記水平方向加算回路16に結合すると共に、hライン遅延回路の一例(h=1)としての1ライン遅延回路32の入力側に結合し、この1ライン遅延回路32の出力側は前記垂直方向加算回路14に結合している。

0015

前記1ドット遅延回路30は、前記荷重回路28から出力する誤差荷重出力信号を1ドット分(1画素分)遅延するもので、原画素A(i,j)より1ドット前の画素についての再現誤差E(i−1,j)を出力する。前記1ライン遅延回路32は、前記1ドット遅延回路30から出力する誤差荷重出力信号をさらに1ライン分遅延するもので、原画素A(i,j)より(1ライン+1ドット)前の画素についての再現誤差E(i−1,j−1)を出力する。

0016

前記誤差演算回路22の出力側には、前記誤差演算回路22の演算結果が奇数かつ正であるときを検出してデータ「1」を出力する丸め誤差検出回路44が結合している。この丸め誤差検出回路44の出力側は、遅延量が前記1ドット遅延回路30の遅延量と同じに設定された丸め誤差遅延回路50を介して、前記水平方向加算回路16の入力側に結合すると共に、前記オーバーフロー処理回路42の他方の入力側に結合している。

0017

つぎに、前記実施例の作用を図2及び図3を併用して説明する。説明の便宜上、原画素信号を8ビット(n=8、256階調)、PDPの表示能力を5ビット(m=5、32階調)とし、8ビット処理で上位5ビットを出力するものとする。また、図1において、映像信号入力端子12への「入力」、オーバーフロー処理回路42からの「拡散出力K」以外の主な各部分のデータを図1中に示すようにA〜J(途中のIを除いてある)で表わし、1ライン離れた誤差荷重出力信号は同一(A=C)であるものとする。そして、映像信号入力端子12への「入力」データが常に「01」(数値は8ビット16進数字を表わす、以下同様とする)とすると、クロック回数に対応したA〜J及び「拡散出力K」は、図2に示すようになる。以下、詳細に説明する。

0018

(イ)クロック回数が「1」の時には、垂直方向加算回路14、水平方向加算回路16へ入力するデータA、C及びDは共に「00」なので、垂直方向加算回路14、水平方向加算回路16から出力するデータB、Eは共に「01」である。閾値選択回路24は、入力するデータが「00」〜「07」のときは「00」を出力し、「08」のときは「08」を出力するように構成されているので、データEが「01」のときは、出力するデータFは「00」である。

0019

また、係数回路26は、閾値選択回路24から出力するデータFに「−1」を乗じて誤差演算回路22に出力しているので、誤差演算回路22は(E−F)の演算をし、その演算結果である出力データGは「01」である。このため、荷重回路28の出力データHは「00」となり、このデータHを1ドット遅延回路30で1ドット分遅延させたデータCがクロック回数「2」のデータとして水平方向加算回路16に入力する。A=Cなので、クロック回数「2」のAも「00」となる。

0020

丸め誤差検出回路44は、誤差演算回路22の演算結果Gが奇数かつ正であるときを検出してデータ「1」を出力するように構成されているので、Gが「01」のときには出力データJは「01」である。このデータJを丸め誤差遅延回路50で1ドット分遅延させたデータDが、クロック回数「2」のデータとして水平方向加算回路16に入力する。

0021

(ロ)上述のようにクロック回数「2」の時には、クロック回数「1」の時のデータHがデータA、Cとなり、クロック回数「1」の時のデータJがデータDとなる。従って、クロック回数「2」の時にはクロック回数「1」のデータが次のように変化する。データDが「00」から「01」に変化し、これに伴って、データE、G、Kが「01」から「02」に変化し、データHが「00」から「01」に変化する。また、データGが「01」から偶数の「02」に変化しているので、丸め誤差検出回路44の出力データJが「01」から「00」に変化する。その他のデータは変化しない。また、前記(イ)の場合と同様にして、データH、Jを遅延回路30、50で1ドット分遅延させたデータC、Dがクロック回数「3」のデータとして水平方向加算回路16に入力する。また、前提条件からA=Cである。

0022

(ハ)従って、クロック回数「3」の時にはクロック回数「2」のデータが次のように変化する。データDが「01」から「00」に変化するとともに、データA、Cが「00」から「01」に変化し、これに伴ってデータBが「01」から「02」に変化し、データE、G、Kが「02」から「03」に変化する。また、データGが「02」から奇数の「03」に変化しているので、丸め誤差検出回路44の出力データJが「00」から「01」に変化する。その他のデータは変化しない。

0023

(ニ)以下同様に作用し、クロック回数「7」の時にはクロック回数「6」のデータが次のように変化する。データDが「01」から「00」に変化するとともに、データA、Cが「02」から「03」に変化し、これに伴ってデータBが「03」から「04」に変化し、データE、G、Kが「06」から「07」に変化する。また、データGが「06」から奇数の「07」に変化しているので、丸め誤差検出回路44の出力データJが「00」から「01」に変化する。その他のデータは変化しない。

0024

(ホ)ついで、クロック回数「8」の時にはクロック回数「7」のデータが次のように変化する。データDが「00」から「01」に変化し、これに伴って、データE、Kが「07」から「08」に変化する。ビット変換回路18はデータKを8ビットから5ビットにビット変換しているので、データKが「08」になってビット変換回路18でビット変換されて映像信号出力端子20に供給されると、映像信号出力端子20に結合したPDPは、LSBに対応したドットを点灯して擬似中間調を表示する。

0025

また、データEが「07」から「08」に変化すると、閾値選択回路24の出力データFがそれまでの「00」から「08」に変化し、これに伴って、出力データGが「07」から「00」に、出力データH、Jがそれぞれ「03」、「01」から「00」、「00」に変化する。この「00」の出力データH、Jを遅延回路30、50で1ドット分遅延させたデータ「00」が次のクロック回数「9」の時の出力データA及びC、Dとなる。

0026

(ヘ)従って、クロック回数「9」の時にはクロック回数「8」のデータが次のように変化する。データDが「01」から「00」に変化するとともに、データA、Cが「03」から「00」に変化し、これに伴ってデータBが「04」から「01」に変化し、データE、G、Kがそれぞれ「08」、「00」、「08」から「01」、「01」、「01」に変化する。また、データEが「08」から「01」に変化しているので、閾値選択回路24の出力データFが「08」から「00」に変化する。また、データGが「00」から奇数の「01」に変化しているので、丸め誤差検出回路44の出力データJが「00」から「01」に変化する。その他のデータは変化しない。

0027

上述のようにしてクロック回数「9」の時のデータA〜Kは、クロック回数「1」の時のデータA〜Kと同じになる。以下同様に、クロック回数「10」、「11」、…の時のデータA〜Kは、クロック回数「2」、「3」、…の時のデータA〜Kと同じになり、これを繰り返す。従って、映像信号出力端子20に結合したPDPは、8クロックに1度の割合で、LSBに対応したドットを点灯して擬似中間調を表示する。

0028

これに対して、丸め誤差検出回路44及び丸め誤差遅延回路50を具備しない図4に示す従来例の回路10では、入力データが常に「01」であると、誤差演算回路22からの出力データ「01」が荷重回路28の1ビットシフトによる1/2の重み付けにより、垂直方向加算回路14、水平方向加算回路16へ入力するデータA、Cが常に「00」となる。このため、クロック回数が増えても(8回になっても)拡散出力信号であるデータEが常に「01」であり、ビット変換回路18を経、映像信号出力端子20を介して結合した5ビット入力のPDPには、擬似中間調が表示されない。

0029

また、図1の実施例の輝度特性図3実線Rのようになり、図4の従来例の輝度特性を表わす点線Sと比較して精細な画像が得られる。すなわち、本発明の実施例の輝度特性線Rは輝度レベルが入力信号レベルに比例してリニアに変化しているのに対して、従来例の輝度特性線Sは入力信号レベル「00」と「01」で輝度レベルが同一であり、かつ、入力信号レベルが「02」以降でも輝度特性線Rより輝度レベルが低い。図3において、入力信号レベルは図1の映像信号入力端子12に入力する信号レベルを表わし、輝度レベルは図1の映像信号出力端子20に接続するPDPの輝度レベルを表わす。

0030

前記実施例では、水平方向用と垂直方向用の荷重回路を重み付け量が1/2の荷重回路で共用するようにしたが、本発明はこれに限るものではない。例えば、水平方向用と垂直方向用の荷重回路を、重み付け量が1/2の荷重回路で別々に形成するようにしてもよく、また、各荷重回路の重み付け量を1/2以外の重み付け量(例えば一方を1/4、他方を3/4)としてもよい。

0031

前記実施例では、加算回路を垂直方向加算回路と水平方向加算回路で形成し、これに対応する遅延回路を、hライン遅延回路の一例としての1ライン遅延回路と、dドット遅延回路の一例としての1ドット遅延回路とで形成するようにしたが、本発明はこれに限るものではない。例えば、加算回路を垂直方向加算回路と水平方向加算回路で形成し、遅延回路をhが1以外のhライン遅延回路とdが1以外のdドット遅延回路で形成し、このhライン遅延回路で原画素A(i,j)よりhラインだけ過去に生じた再現誤差E(i,j−h)を垂直方向加算回路に供給し、dドット遅延回路で原画素A(i,j)よりdドットだけ過去に生じた再現誤差E(i−d,j)を水平方向加算回路に供給するようにしてもよい。

0032

または、加算回路を、斜め方向加算回路、垂直方向加算回路および水平方向加算回路のうちのいずれか1つの加算回路、いずれか2つの加算回路又は全ての加算回路で形成し、遅延回路を、対応した1つの遅延回路(例えば斜め方向加算回路に対応した(pライン+qドット)遅延回路)、対応した2つの遅延回路(例えば斜め方向加算回路と水平方向加算回路に対応した(pライン+qドット)遅延回路とdドット遅延回路)又は対応した3つの遅延回路((pライン+qドット)遅延回路、hライン遅延回路及びdドット遅延回路)で形成し、荷重回路を対応した1つ、2つ又は3つの荷重回路で形成するようにしてもよい。この(pライン+qドット)遅延回路は、原画素A(i,j)よりpライン、qドットだけ過去に生じた再現誤差E(i−q,j−p)を斜め方向加算回路に供給する回路を表わす。

0033

前記実施例では、表示パネルがPDPの場合について説明したが、本発明はこれに限るものでなく、PDP以外の表示パネル(例えば、LCDP(液晶ディスプレイパネル))の場合についても利用できる。

発明の効果

0034

本発明は、誤差拡散処理回路において丸め誤差検出回路と丸め誤差遅延回路を設け、この丸め誤差検出回路によって、誤差演算回路の演算結果が奇数かつ正であるときを検出してデータ「1」を、丸め誤差遅延回路を介して加算回路に加えるようにしたので、入力データが「01」のときには、丸め誤差検出回路からデータ「1」が出力して加算回路で入力データに加えられ、入力データが「00」のときには、丸め誤差検出回路からデータ「1」が出力しない。このため、表示パネル上において、入力データの「01」と「00」を視認でき、演算精度を向上させて表示パネル(例えばPDP)で高精細な画像を表示できる。

図面の簡単な説明

0035

図1本発明による誤差拡散処理回路の一実施例を示すブロック図である。
図2図1の映像信号入力端子に入力するデータが常に「01」である場合における、各クロック回数における各部のデータを示す説明図である。
図3本発明と従来例を比較する輝度特性図である。
図4従来の誤差拡散処理回路のブロック図である。

--

0036

10、40…誤差拡散処理回路、 12…映像信号入力端子、14…垂直方向加算回路、 16…水平方向加算回路、18…ビット変換回路、 20…映像信号出力端子、 22…誤差演算回路、24…閾値選択回路、 26…係数回路、 28…荷重回路、30…1ドット遅延回路、 32…1ライン遅延回路、42…オーバーフロー処理回路、 44…丸め誤差検出回路、50…丸め誤差遅延回路。

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