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技術 データ表示装置

出願人 安藤電気株式会社
発明者 池野英喜細田卓谷佐々木治
出願日 1995年5月30日 (25年8ヶ月経過) 出願番号 1995-155329
公開日 1996年12月13日 (24年2ヶ月経過) 公開番号 1996-328532
状態 拒絶査定
技術分野 表示装置の制御、回路
主要キーワード 接地放電 ビットフロー スパイク状ノイズ パルス発振回路 アステーブル 受領信号 トリガ端子 信号立ち上がり
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(1996年12月13日)のものです。
また、この項目は機械的に抽出しているため、正しく解析できていない場合があります

図面 (7)

目的

シリアルデータの各ビットフローに同期した動作が可能な簡単な構成のシリアルデータ通信データ表示装置を提供する。

構成

入力端子1からのスパイク状ノイズを排除するローパスフィルタ回路2、入力端子1から入力されるシリアルデータ信号スタートビットに同期してタイミング信号を発生するモノステーブル回路3、シリアルデータ信号の各ビットに合わせてタイミング信号を発生するアステーブル回路4、シリアルデータ信号をパラレルデータ信号に変換するシフトレジスタ回路5、パラレルデータ信号を表示する表示回路7、シフトレジスタ回路5のリセット信号を発生させるための遅延反転回路8と2入力ナンドゲート回路10、並びにアステーブル回路4のリセット信号を発生させる遅延回路9から構成される。

概要

背景

一般的に、シリアルデータ通信におけるデータ表示装置においては、装置外部にサンプリングクロックを発生するための水晶発振器を、また装置内部にはカウンタシフトレジスタ並びに分周器などを使用して、直並列変換によってシリアルデータの表示を行なうようにしている。

この種のデータ表示装置の従来技術における構成を図6に示す。図6の21はサンプリングクロック発振器、22はゲート回路、23はスパイク検出回路、24はカウンタ回路、25と26はゲート回路、27は分周器、28はシフトレジスタ回路、並びに29は表示回路である。

この従来のデータ表示装置の動作は次の通りである。なお、以下はこのデータ表示装置において、ビット速度の16倍のクロックを用い、入力データ信号設定ビット速度で16回サンプルする例を示したものである。

まず、スタートビットが検出されると、高速回線のサンプルを開始し、「1」→「0」の遷移を検出する。この「1」→「0」の遷移検出機構は図6の回路では次のように動作する。つまり、図6のスパイク検出回路23が作動すると、16倍のクロックからビット時間の半分の8個目パルス計数し、回線の状態がまだ「0」であるかどうかを調べ、「0」であれば、有効なスタートビットが来ているものと判断する。

スパイク検出回路23が有効なスタートビットを受信すると、カウンタ24が動作し、16倍のクロックを16分周してサンプリングクロックを作成することで、1ビット時間に1回ずつ刻みを入れていく。この刻みは各ビットのほぼ中央付近で起こるようになっており、これによりサンプリングが行われる。そして、入力信号を8回ストローブした後にキャラクタを受信したという受領信号を図示しないコンピュータあるいは制御装置送出するとともに、シフトレジスタ回路28から表示回路29にデータを並列出力してデータ表示を行う。

概要

シリアルデータの各ビットフローに同期した動作が可能な簡単な構成のシリアルデータ通信のデータ表示装置を提供する。

入力端子1からのスパイク状ノイズを排除するローパスフィルタ回路2、入力端子1から入力されるシリアルデータ信号のスタートビットに同期してタイミング信号を発生するモノステーブル回路3、シリアルデータ信号の各ビットに合わせてタイミング信号を発生するアステーブル回路4、シリアルデータ信号をパラレルデータ信号に変換するシフトレジスタ回路5、パラレルデータ信号を表示する表示回路7、シフトレジスタ回路5のリセット信号を発生させるための遅延反転回路8と2入力ナンドゲート回路10、並びにアステーブル回路4のリセット信号を発生させる遅延回路9から構成される。

目的

この発明は、簡単な構成でシリアルデータの各ビットフローに同期した動作を行うシリアルデータ通信のデータ表示装置を提供することを目的とする。

効果

実績

技術文献被引用数
1件
牽制数
1件

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請求項1

シリアルデータ信号の各ビットに合わせてタイミング信号を発生するタイミング信号発生手段(4) と、前記タイミング信号に基づいてシリアルデータ信号をパラレルデータ信号に変換するデータ変換手段(5) と、前記パラレルデータ信号を表示する表示手段(7) とを備えていることを特徴とするデータ表示装置

請求項2

前記データ変換手段(5) が、シフトレジスタ回路(5) で構成され、またシリアルデータ信号のスタートビットに同期してタイミング信号を発生するモノステーブル回路(3) 、前記モノステーブル回路(3) の出力を入力する遅延反転回路(8) 、並びに前記モノステーブル回路(3) の出力と前記遅延反転回路(8) の出力を入力する2入力ナンドゲート回路(10)で構成される、前記シフトレジスタ回路(5) のリセット信号発生手段を更に備えることを特徴とする請求項1記載のデータ表示装置。

請求項3

前記タイミング信号発生手段(4) がアステーブル回路(4) で構成され、またシリアルデータ信号のスタートビットに同期してタイミング信号を発生するモノステーブル回路(3) 、前記モノステーブル回路(3) の出力を入力する遅延反転回路(8) 、並びに前記遅延反転回路(8) の出力を入力する遅延回路(9) で構成される、前記アステーブル回路(4) のリセット信号発生手段を更に備えることを特徴とする請求項1または2記載のデータ表示装置。

請求項4

シフトレジスタ回路(6) からシフト出力されたスタートビットを、再度、2入力ナンドゲート回路(11)を通じてアステーブル回路(4) のリセット信号とすることを特徴とする請求項3に記載のデータ表示装置。

請求項5

前記シリアルデータ信号のスパイク状ノイズを排除するローパスフィルタ回路(2) を備えていることを特徴とする請求項1から4のいずれかか1項に記載のデータ表示装置。

技術分野

0001

この発明はデータ表示装置についてのものであり、特に、シリアルデータ通信において転送データデータ解析などに必要となるデータを表示するための装置についてのものである。

背景技術

0002

一般的に、シリアルデータ通信におけるデータ表示装置においては、装置外部にサンプリングクロックを発生するための水晶発振器を、また装置内部にはカウンタシフトレジスタ並びに分周器などを使用して、直並列変換によってシリアルデータの表示を行なうようにしている。

0003

この種のデータ表示装置の従来技術における構成を図6に示す。図6の21はサンプリングクロック発振器、22はゲート回路、23はスパイク検出回路、24はカウンタ回路、25と26はゲート回路、27は分周器、28はシフトレジスタ回路、並びに29は表示回路である。

0004

この従来のデータ表示装置の動作は次の通りである。なお、以下はこのデータ表示装置において、ビット速度の16倍のクロックを用い、入力データ信号設定ビット速度で16回サンプルする例を示したものである。

0005

まず、スタートビットが検出されると、高速回線のサンプルを開始し、「1」→「0」の遷移を検出する。この「1」→「0」の遷移検出機構図6回路では次のように動作する。つまり、図6のスパイク検出回路23が作動すると、16倍のクロックからビット時間の半分の8個目パルス計数し、回線の状態がまだ「0」であるかどうかを調べ、「0」であれば、有効なスタートビットが来ているものと判断する。

0006

スパイク検出回路23が有効なスタートビットを受信すると、カウンタ24が動作し、16倍のクロックを16分周してサンプリングクロックを作成することで、1ビット時間に1回ずつ刻みを入れていく。この刻みは各ビットのほぼ中央付近で起こるようになっており、これによりサンプリングが行われる。そして、入力信号を8回ストローブした後にキャラクタを受信したという受領信号を図示しないコンピュータあるいは制御装置送出するとともに、シフトレジスタ回路28から表示回路29にデータを並列出力してデータ表示を行う。

発明が解決しようとする課題

0007

ところが、図6に示した従来技術におけるシリアルデータ通信のデータ表示装置の場合、サンプリングクロック発振器としての水晶発振器などが必要である。また、データ転送速度の16倍の速度でシリアルデータを高速に取り込むため、発振器には高速性が要求される。さらに、分周器や多数の論理回路を使用して複雑な回路構成としなければならないという問題がある。

0008

この発明は、簡単な構成でシリアルデータの各ビットフローに同期した動作を行うシリアルデータ通信のデータ表示装置を提供することを目的とする。

課題を解決するための手段

0009

この目的を達成するため、この発明は、シリアルデータ信号の各ビットに合わせてタイミング信号を発生するタイミング信号発生手段と、前記タイミング信号に基づいてシリアルデータ信号をパラレルデータ信号に変換するデータ変換手段と、前記パラレルデータ信号を表示する表示手段とを備える。

0010

また、この発明のデータ表示装置は、前記データ変換手段が、シフトレジスタ回路で構成され、またシリアルデータ信号のスタートビットに同期してタイミング信号を発生するモノステーブル回路、前記モノステーブル回路の出力を入力する遅延反転回路、並びに前記モノステーブル回路の出力と前記遅延反転回路の出力を入力する2入力ナンドゲート回路で構成される、前記シフトレジスタ回路のリセット信号発生手段をさらに備える。

0011

また、この発明のデータ表示装置は、前記タイミング信号発生手段がアステーブル回路で構成され、またシリアルデータ信号のスタートビットに同期してタイミング信号を発生するモノステーブル回路、前記モノステーブル回路の出力を入力する遅延反転回路、並びに前記遅延反転回路の出力を入力する遅延回路で構成される、前記アステーブル回路のリセット信号発生手段をさらに備える。

0012

また、この発明のデータ表示装置は、シフトレジスタ回路からシフト出力されたスタートビットを、再度、2入力ナンドゲート回路を通じてアステーブル回路のリセット信号とする。

0013

さらに、この発明のデータ表示装置は、前記シリアルデータ信号のスパイク状ノイズを排除するローパスフィルタ回路を備える。

0014

上記構成とすれば、非同期に連続して入力端子から入力されるシリアルデータ信号の各ビットへ完全にタイミング同期してデータを直並列変換することができ、シリアルデータ通信におけるデータを表示することができる。

0015

つぎに、この発明によるシリアルデータ通信のデータ表示装置の実施例のブロック図を図1に示す。図1で、この発明によるデータ表示装置は、ローパスフィルタ回路2と、シリアルデータ信号のスタートビットに同期してタイミング信号を発生するモノステーブル回路3と、入力されるシリアルデータ信号の各ビットに合わせてタイミング信号を発生するアステーブル回路4と、入力されるシリアルデータ信号をパラレルデータ信号に変換するシフトレジスタ回路5と、パラレルデータ信号を表示する表示回路7と、シフトレジスタ回路5のリセット信号を発生させるための遅延反転回路8と2入力ナンドゲート回路10、並びにアステーブル回路4のリセット信号を発生させる遅延回路9などから構成される。

0016

この実施例のデータ表示装置では、入力端子1にはデータ信号が入力される。ローパスフィルタ回路2は、入力端子1から入力データ信号とともに進入してくるスパイク状ノイズを排除する。モノステーブル回路3は、ローパスフィルタ回路2の出力端子より入力されるシリアルデータ信号のスタートビットに同期してタイミング信号を発生する。遅延反転回路8は、モノステーブル回路3の出力を入力し、これを遅延反転させて出力する。2入力ナンドゲート回路10は、モノステーブル回路3の出力を第1の入力とし、また遅延反転回路8の出力を第2の入力として、後述のシフトレジスタ回路5のリセット信号を作る。遅延回路9は、遅延反転回路8の出力を入力とし、後述するアステーブル回路4のリセット信号を作り出す。

0017

アステーブル回路4は、遅延回路9の出力をリセット入力端子15に入力し、出力端子16より後述するシフトレジスタ回路5のトリガ信号を発生させる。シフトレジスタ回路5は、そのリセット入力端子12には2入力ナンドゲート10の出力が接続され、またそのデータ入力端子13にはローパスフィルタ回路2の出力が接続され、更にそのトリガ信号端子14にはアステーブル回路4の出力が接続されおり、入力されてくるシリアルデータ信号をパラレルデータ信号に変換して、その出力端子a〜hより出力する。そして、表示回路7は、シフトレジスタ回路5から出力されるパラレルデータ信号を表示する。

0018

次に、実施例のデータ表示装置の各部の動作を、図2に示したタイミングチャートを用いて説明する。図2において、A0は入力されてくるシリアルデータ信号である。A1はローパスフィルタ回路2の出力信号でモノステーブル回路3の入力信号である。B1はモノステーブル回路3の出力信号である。C1はシフトレジスタ回路5のリセット信号である。D1はアステーブル回路4のリセット信号である。E1は、アステーブル回路4の出力信号であり、シフトレジスタ回路5へトリガ信号として入力される。F1〜M1はそれぞれ、シフトレジスタ回路5の出力端子a〜hから出力されるパラレルデータ信号である。また、SSはスタートビット、S1〜S8はデータビット、t0 、t1 、t2 はそれぞれローパスフィルタ回路2、遅延反転回路8、遅延回路9による遅延時間である。

0019

図2において、入力端子1から入力されるシリアルデータ信号A0は、シフトレジスタ回路5のデータ入力端子13に直接入力される。また、図2の入力信号A1に示すように、シリアルデータ信号A0は、ローパスフィルタ回路2の時定数τにより遅延時間t0 だけ遅れてモノステーブル回路3へ入力される。一般に、ノイズ成分は信号に対してより高周波帯域に存在しているため、この構成によりノイズ成分を除去することができる。

0020

図2の出力信号B1に示すように、モノステーブル回路3は、図2の入力信号A1においてシリアルデータ信号のSSビットに示すスタートビット信号の立ち上がりに同期するタイミング信号を一定時間(t10)出力する。このタイミング信号は、遅延反転回路8と2入力ナンドゲート回路10へ入力され、2入力ナンドゲート回路10からは遅延時間t1 に等しい時間幅パルス出力が出力される。このパルス出力は、図2のリセット信号C1のように、シフトレジスタ回路5のリセット入力端子12へ供給される。

0021

一方、遅延反転回路8からt1時間遅れて出力される信号は、遅延回路9により更にt2 時間遅れて、図2のリセット信号D1に示すように、アステーブル回路4のリセット入力端子15へ供給される。シフトレジスタ回路5は、2入力ナンドゲート回路10から供給される図2のリセット信号C1のパルス信号により、図2の入力信号A1のシリアルデータ信号のスタートビット信号の信号立ち上がり部分で初期化される。

0022

アステーブル回路4は、そのリセット入力端子15に論理レベル「1」が与えられている間だけパルス発振回路として機能する。なお、リセット入力端子15に論理レベル「0」が与えられている間は、出力端子16からの出力は論理レベル「0」となる。そして、このようなパルス発振回路が構成されることで、アステーブル回路4からの出力信号E1は、図2に示すように、シリアルデータ通信のビット転送時間に対応させた時定数で発振して、1ビット当たり1回のトリガ信号を発生するようになる。この信号がシフトレジスタ回路5のトリガ端子14に入力されるトリガ信号となる。

0023

このように、アステーブル回路4の出力信号E1は、シフトレジスタ回路5のトリガ信号端子14へトリガ信号として入力されるそして、このトリガ信号が論理レベル「0」から「1」へ変化するタイミングにおいて、データ入力印加されている論理レベルが、第1の出力すなわちシフトレジスタ回路5の出力端子aへシフトされる。

0024

ここで、図2で出力信号E1で示されるトリガ信号によりシフトレジスタ回路5のデータ入力端子13へ入力されたシリアルデータ信号は、スタートビット(SS)を先頭にしてS1、S2、……S8のビットの順に出力端子aから出力端子hへ順次送り出されていき、シフトレジスタ回路5においてパラレルデータ信号に変換される。そして、このパラレルデータ信号は表示回路7によりデータとして表示される。

0025

次に、この発明のデータ表示装置の第2の実施例の構成のブロック図を図3に示す。この第2の実施例と図1の第1の実施例との構成上の違いは、シフトレジスタ回路6と2入力ナンドゲート回路11である。第2の実施例におけるその他の構成は、第1の実施例と同じである。ここで、シフトレジスタ回路6は、出力端子iが1つ追加されている点が異なる以外は、図1のシフトレジスタ回路5と同じである。

0026

また、2入力ナンドゲート回路11はシフトレジスタ回路6の最大番号出力端子iから出力されるスタートビット(SS)信号と遅延回路9の出力信号との論理積とから、アステーブル回路4に発振の開始と停止のタイミング制御を行うものである。この第2の実施例では、シフトレジスタ回路6からシフト出力されたスタートビットを、再度、2入力ナンドゲート回路11を通じてアステーブル回路4のリセット信号として用いている。

0027

次に、図4図5に、モノステーブル回路3およびアステーブル回路4についての具体的な構成例を示す。なお、図4において、点線で囲んだ部分は、抵抗R0 とコンデンサC0 で構成されるローパスフィルタ回路2である。このローパスフィルタ回路2の時定数τは、τ=R0 ・C0 で求められ、実際には、ビット間隔の約1/3ぐらいが適当である。また、VCCは電源電圧、R1 は抵抗、C1 はコンデンサ、RV1 は可変抵抗である。

0028

また、図4図5に示した集積回路20は、例えばテキサスインスツルメンツ株式会社製のNE555などの汎用タイマ集積回路を使用することができる。このNE555において、それぞれINは入力端子、OUTは出力端子、Rはリセット入力端子、Gは接地端子、THはコンデンサC1 の充電ないし放電状態判別する電圧判定端子、DIはコンデンサC1 の電圧が充電により規定値を超えたときに接地放電を行うディスチャージ端子である。

0029

ここで、図4のモノステーブル回路3から出力される出力信号の「1」レベル時間は、コンデンサC1 、抵抗R1 、可変抵抗RV1 の値で決まる。すなわち、「1」時間t10は、t10=1.1×C1 ・(R1 +RV1 )となる。また実施例では、モノステーブル回路3における「1」レベル時間t10は、RV1 を使って、入力されてくるシリアルデータ信号のスタートビットの立ち上がり点から、A1ビットの立ち上がり直後点までになるように調整される。

0030

図5において、R2 、R3 は抵抗、C2 はコンデンサ、RV2 は可変抵抗である。この図5のアステーブル回路4から出力される出力信号は、スタートの「1」レベル時間をt11、「0」レベル時間をt12、「1」「0」レベルの1周期時間をt13とすると、それぞれC2 、R2 、R3 、RV2 の値で決まる。すなわち、t11=1.1×C2 ・(R2 +R3 +RV2 )、t12=0.693×C2 ×R2 、t13=0.693×C2 ×(2R 2 +R 3 +RV2 )となる。

0031

なお、図4図5に示した例では、アステーブル回路4における時間t11、t13は、RV2 を使って、入力されてくるシリアルデータ信号のビット間のタイミングに合わせて適宜調整される。

発明の効果

0032

この発明によれば、シリアルデータの各ビットフローに同期した動作を、簡単な回路構成で、つまり単純な部品構成で行うことができる。

図面の簡単な説明

0033

図1この発明のデータ表示装置の第1の実施例の構成を示したブロック図である。
図2図1のデータ表示装置の各部の信号を示したタイムチャートである。
図3この発明のデータ表示回路の第2の実施例構成を示したブロック図である。
図4モノステーブル回路3の実施例の構成図である。
図5アステーブル回路4の実施例の構成図である。
図6従来のデータ表示装置の説明図である。

--

0034

2ローパスフィルタ回路
3モノステーブル回路
4アステーブル回路
5、6シフトレジスタ回路
表示装置
8遅延反転回路
9遅延回路
10、11 2入力ナンドゲート回路

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