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技術 センス増幅器

出願人 インターナショナル・ビジネス・マシーンズ・コーポレーション
発明者 アントニオ・ラッファエル・パレラ
出願日 1996年3月14日 (25年5ヶ月経過) 出願番号 1996-057224
公開日 1996年11月1日 (24年10ヶ月経過) 公開番号 1996-287693
状態 特許登録済
技術分野 S-RAM 静的メモリのアクセス制御 論理回路II
主要キーワード 低レベル論理 立下りパルス 電流ランプ データ転送デバイス 立上り信号 入力リード線 ブリーダ回路 自己リセット
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(1996年11月1日)のものです。
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図面 (6)

課題

遅延のないSRCMOSセンス増幅器を提供する。

解決手段

出力段ラッチ回路を備えている。センス増幅器入力信号が、回路を通り、出力段に達すると、リセット信号が発生され、増幅器入力段およびイネーブルバッファ段リセットし、充電して、入力段が新しいデータを受け取るのを可能にする。このとき、前のデータは出力段にラッチされている。出力段リセット・イネーブルは、データが出力段の出力端子にあると発生される。リセット・イネーブルは、分離された出力段リセット回路クロック信号組合され、クロックに基づいて回路をリセットする。出力段・リセット回路へのさらなる入力は、データが次の段に適切に受け取られたことを示す、次段からのフィードバックである。出力段は、次段からのフィードバック信号への応答により、またはリセット・イネーブルおよびクロック信号の存在によりリセットされる。

概要

背景

センス増幅器は、信号レベルが、プロセッサ内で用いられる信号レベルと比べて相対的に低い、一般にメモリなどからの、データ・バス上のデータを受け取るのに一般に用いられる。SRCMOSセンス増幅器は、産業界において知られ、かつ用いられている。SRCMOSセンス増幅器の使用に関連する1つの問題は、一般に2つ以上の段によりデータが処理され、先に受け取ったデータ信号が適切に増幅され、プロセッサ内の他の回路に送られるまで、センス増幅器が新しいデータ信号を受け取ることができないという事実のために、センス増幅器によってもたらされる遅延である。従来技術のSRCMOSセンス増幅器は、一般に入力段バッファ段、および出力またはドライバ段の3つの段よりなる。SRCMOS回路においては、回路は、追加のデータを受け取る前にリセットされなければならない。しかしながら、センス増幅器回路出力信号が、プロセッサ内の他の回路に適切に記憶されてしまうまで、リセットは発生してはならない。リセットは、入力ゲート高レベル充電することによって行われ、入力ゲートの内の1つは、一般にメモリ・セル放電され、信号の存在を示す。この放電のために所定の時間が必要である。このリセットおよび放電は、望ましくない遅延をもたらす傾向にある。

概要

遅延のないSRCMOSセンス増幅器を提供する。

出力段ラッチ回路を備えている。センス増幅器入力信号が、回路を通り、出力段に達すると、リセット信号が発生され、増幅器の入力段およびイネーブル・バッファ段をリセットし、充電して、入力段が新しいデータを受け取るのを可能にする。このとき、前のデータは出力段にラッチされている。出力段リセット・イネーブルは、データが出力段の出力端子にあると発生される。リセット・イネーブルは、分離された出力段リセット回路クロック信号組合され、クロックに基づいて回路をリセットする。出力段・リセット回路へのさらなる入力は、データが次の段に適切に受け取られたことを示す、次段からのフィードバックである。出力段は、次段からのフィードバック信号への応答により、またはリセット・イネーブルおよびクロック信号の存在によりリセットされる。

目的

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

自己リセットするセンス増幅器において、1組のデータ入力端子イネーブル入力端子と複数のCMOSゲートとを有する入力段を備え、前記CMOSゲートは、前記データ入力端子に接続された1組の入力ゲートと、前記イネーブル入力端子と前記入ゲートとに接続されたイネーブル・ゲートとを有し、前記イネーブル・ゲートは、前記イネーブル入力端子のイネーブル入力信号に応答して、前記入力ゲートをイネーブルし、前記入力端子の1つの入力信号に応答してデータ信号を発生し、データ受信回路に接続できる1組の出力端子を有する出力段を備え、前記出力段は、前記入力段の入力ゲートに接続された第1の組のゲートと、前記入力段の入力ゲートの1つに発生されたデータ信号に応答して第1のリセットイネーブル出力信号を発生するように動作する複数のCMOSゲートとを有し、前記CMOSゲートは、前記出力端子に接続された第2の組のゲートを有し、前記出力端子の1つのデータ信号に応答して第2のリセット・イネーブル出力信号を発生するように動作し、前記出力段は、さらに前記入力段の入力ゲートに接続された入力と、前記出力端子に接続された出力を有するラッチ回路とを有し、前記ラッチ回路は、前記入力ゲートの1つに発生されたデータ信号に応答して、前記出力端子に前記発生されたデータ信号をラッチし、前記入力段と出力段とに接続され、前記第1のリセット・イネーブル出力信号に応答して前記入力段のゲートをリセットするように動作する第1のリセット回路を備え、前記第2のリセット・イネーブル信号に応答して前記ラッチ回路をリセットするように動作し、それによって、前記入力段が、前記出力段と無関係な次の入力信号の受け取りに備えてリセットされ、前記出力段の前記ラッチ回路が、その後にリセットされる第2のリセット回路を備える、ことを特徴とするセンス増幅器。

請求項2

前記第2のリセット回路は、クロック信号入力と、第2のリセット・イネーブル入力と、前記第2のリセット・イネーブル入力の前記第2のリセット・イネーブル出力信号と前記クロック信号入力のクロックパルスとに応答して第2のリセット信号を発生するゲート入力とを有する請求項1記載のセンス増幅器。

請求項3

前記第2のリセット回路は、前記出力端子に接続されたデータ受信回路に接続されたリセット・イネーブル入力と、前記リセット・イネーブル入力の信号に応答して第2のリセット信号を発生するゲート入力とを有する請求項2記載のセンス増幅器。

請求項4

前記出力端子は、第1の出力端子と第2の出力端子よりなり、前記出力段は、前記第1の出力端子に接続されたゲート端子を有する第1のCMOSゲートと、前記第2の出力端子に接続されたゲート端子を有する第2のCMOSゲートとを有し、前記第1および第2のCMOSゲートは、それぞれ前記第2のリセット回路に接続されたリセット・イネーブル出力に接続された出力を有し、前記第1および第2の出力端子の1つの出力信号に応答して第2のリセット信号を発生するように動作する請求項1記載のセンス増幅器回路

請求項5

前記出力段は、前記第2のリセット回路に接続された第1および第2のリセット・ゲートを備え、第2のリセット信号に応答して前記ラッチ回路をリセットする請求項1記載のセンス増幅器回路。

請求項6

前記入力端子に接続された1組のゲートは、前記入力端子の1つに接続されたゲート端子をそれぞれ有する第1および第2のCMOSゲート入力を有する請求項1記載のセンス増幅器回路。

請求項7

前記第2のリセット回路は、前記出力段に接続された出力端子と、前記リセット・イネーブル入力に接続された第1の複数の相互接続されたCMOSゲートと、前記第1の複数の相互接続されたCMOSゲートの少なくとも1つゲートに接続され、前記第2のリセット回路の出力端子に接続された第2の複数の相互接続されたCMOSゲートと、前記クロック信号入力と前記第2のリセット・イネーブル入力とに接続され、前記第2の複数の相互接続されたCMOSゲートに接続された第3の複数の相互接続されたCMOSゲートとを備え、前記第1〜第3の複数のCMOSゲートは、前記リセット・イネーブル入力の信号と、前記クロック信号入力および第2のリセット・イネーブル入力に付随して発生する信号とに応答して前記第2のリセット信号を発生するように動作する請求項3記載のセンス増幅器。

請求項8

自己リセットするセンス増幅器において、1組のデータ入力端子とイネーブル入力端子と複数のCMOSゲートとを有する入力段を備え、前記CMOSゲートは、前記データ入力端子に接続された入力ゲートと、前記イネーブル入力端子と前記入力ゲートとに接続されたイネーブル・ゲートとを有し、前記イネーブル・ゲートは、前記イネーブル入力端子のイネーブル入力信号に応答して、前記入力ゲートを活性化し、前記入力端子の1つの入力信号に応答してデータ信号を発生し、データ受信回路に接続できる1組の出力端子を有する出力段を備え、前記出力段は、複数のCMOSゲートを有し、前記CMOSゲートは、前記入力段の入力ゲートに接続された1組のゲートを有し、前記入力段の入力ゲートの1つに発生されたデータ信号に応答してリセット・イネーブル出力信号を発生するように動作し、前記出力段は、さらに前記入力段の入力ゲートに接続された入力と、前記出力端子に接続された出力を有するラッチ回路とを有し、前記ラッチ回路は、前記入力ゲートの1つに発生されたデータ信号に応答して、前記出力端子に発生されたデータ信号をラッチし、前記入力段と前記出力段とに接続され、前記リセット・イネーブル出力信号に応答して前記入力段のゲートをリセットするように動作する第1のリセット回路を備え、前記出力段とデータ受信回路とに接続され、前記データ受信回路から受け取ったリセット信号に応答して前記ラッチ回路をリセットするように動作し、それによって、前記出力段のラッチ回路が、前記出力段の出力端子に接続された回路からの信号に応答してリセットされる第2のリセット回路を備える、ことを特徴とするセンス増幅器。

請求項9

入力段と出力段とを備えるCMOSセンス増幅器回路のリセット方法において、入力信号を入力段に受け取るステップと、受け取った信号を出力段にラッチするステップと、次の入力信号の受け取りに備えて前記入力段をリセットするステップと、その後に前記出力段をリセットするステップと、を含むセンス増幅器回路のリセット方法。

請求項10

前記ラッチ・ステップの後に、リセット・イネーブル信号を発生するステップをさらに含み、出力段をリセットする前記ステップを、前記リセット・イネーブル信号を発生するステップ後に発生するクロック信号に応答して実行する、請求項9記載の方法。

請求項11

前記入力信号に対応する信号を前記センス増幅器回路からデータ受信回路に転送するステップと、転送された信号の受け取りを示す戻り信号を前記データ受信回路から前記センス増幅器回路へ転送するステップとをさらに含み、前記出力段をリセットするステップは、前記センス増幅器回路における戻り信号の受け取りの後に前記出力段をリセットする、請求項9記載の方法。

技術分野

(11)前記入力信号に対応する信号を前記センス増幅器回路からデータ受信回路転送するステップと、転送された信号の受け取りを示す戻り信号を前記データ受信回路から前記センス増幅器回路へ転送するステップとをさらに含み、前記出力段リセットするステップは、前記センス増幅器回路における戻り信号の受け取りの後に前記出力段をリセットする、上記(9)に記載の方法。

背景技術

0001

本発明は、自己リセットするCMOS(SRCMOS)回路に関し、特に、メモリまたは他のデバイスから信号を受け取るのに用いられるセンス増幅器に関する。

発明が解決しようとする課題

0002

センス増幅器は、信号レベルが、プロセッサ内で用いられる信号レベルと比べて相対的に低い、一般にメモリなどからの、データ・バス上のデータを受け取るのに一般に用いられる。SRCMOSセンス増幅器は、産業界において知られ、かつ用いられている。SRCMOSセンス増幅器の使用に関連する1つの問題は、一般に2つ以上の段によりデータが処理され、先に受け取ったデータ信号が適切に増幅され、プロセッサ内の他の回路に送られるまで、センス増幅器が新しいデータ信号を受け取ることができないという事実のために、センス増幅器によってもたらされる遅延である。従来技術のSRCMOSセンス増幅器は、一般に入力段バッファ段、および出力またはドライバ段の3つの段よりなる。SRCMOS回路においては、回路は、追加のデータを受け取る前にリセットされなければならない。しかしながら、センス増幅器回路の出力信号が、プロセッサ内の他の回路に適切に記憶されてしまうまで、リセットは発生してはならない。リセットは、入力ゲート高レベル充電することによって行われ、入力ゲートの内の1つは、一般にメモリ・セル放電され、信号の存在を示す。この放電のために所定の時間が必要である。このリセットおよび放電は、望ましくない遅延をもたらす傾向にある。

課題を解決するための手段

0003

SRCMOSセンス増幅器回路は、入力データが増幅器回路の出力に到達した時に活性化される連続リセットによって発生される1つ以上のリセット・パルスによって一般にリセットされる。受信回路に記録されるデータに十分な時間を確保する、回路内のデータの保持時間を増加する1つの方法は、連続リセットの遅延を延ばすことである。しかしながら、この技術の欠点は、連続リセット遅延を延ばすことが、センス増幅器のサイクル時間をも延ばし、それによって遅延をもたらすことである。そのような遅延は、プロセッサの有効なデータ処理能力を低下させる。

0004

本発明によれば、従来技術の問題は、SRCMOSセンス増幅器の入力段と出力段に別個のリセットを与えることによって解決される。特に、本発明によれば、入力信号の状態は、出力段でラッチされ、入力段の第1のリセット信号は、データが出力段に到達したことを示す信号から生成される。有利なことには、出力段からのデータがデータ受信回路に記録されるのに要求される時間に関係する入力段に遅延をもたらすことなく、入力段をリセットし、または充電することができる。これは、入力回路ゲートが、新しいデータを受け取るプロセスにおいて、放電を始めることを可能にする。第2のリセット信号は、データがセンス増幅器の出力端子に到達した後に発生される。第2のリセット信号は、センス増幅器の出力端子に接続されたデータ受信回路から受け取る信号か、またはデータがセンス増幅器の出力端子に到達した後に発生するクロック信号から生成することができる。

0005

本発明の特定の実施例においては、センス増幅器は、入力段と、ラッチ回路を有する出力段と、リセット回路とを備えている。第1のリセット・イネーブル信号は、信号が、入力段からイネーブルバッファを介して出力段・ラッチに伝わったときに、リセット回路に転送される。このリセット・イネーブル信号は、連続リセットを開始し、入力段中の回路を選択的にリセットするのに用いられる。第2のリセット・イネーブル信号は、データが出力段の出力端子に到達し、第2のリセット回路をイネーブルするときに発生される。クロック信号または他の信号(例えば、次段からの信号)を受け取ると、第2のリセット回路は、出力段をリセットする出力信号を発生する。あるいはまた、出力段は、出力段に接続されたデータ受信回路からの信号に応答してリセットされる。

0006

本発明の特定の一実施例においては、センス増幅器は、入力段とイネーブル・バッファと出力段とリセット回路とにより構成されている。入力段とイネーブル・バッファは、入力データが出力段に到達した後であって、かつ出力段がリセットされる前にリセットされる。

0007

図1は、従来技術のSRCMOSセンス増幅器を表すブロック図である。増幅器は、入力端子sli,sriに接続された入力段101を備えている。入力端子は、例えば、メモリ・セルに接続され、例えば0.2ボルトの比較的低い電圧信号を受け取る。入力段は、導体102,103を介してイネーブル・バッファ110に接続されている。入力信号の増幅は、イネーブル信号入力saeによってトリガされる。バッファ110は、一度活性化されると、センス増幅器が一部であるシステムの残りの部分に相いれるレベルまで信号を増幅する働きをする。入力段101の出力信号は、導体112,113を介して出力段116に送られる。導体112,113に発生された信号は、プロセッサ内の他の回路に転送するために、出力段116の出力sl,srに再び発生される。入力段101、イネーブル・バッファ110、出力段116の状態は、これらの回路が、導体rs1〜rs5の1つに発生する信号によってリセットされるまで、これらの回路の各々に保持される。これらのリセット信号は、出力段116で発生される信号rseに応答してリセット回路118によって発生される。rse信号は、入力段101に与えられた入力信号sli,sriの状態が、出力段116の出力sl,srに達すると、リセット回路118に送られる。リセット回路118は、一連相互接続された回路からなる、周知のリセット・チェーンである。回路118は、rseリセット・イネーブル信号を受け取った後に、所定の期間に、特定の時間間隔で発生する一連の出力信号を与える。そのような回路の1つは、本出願人の出願に係る米国特許出願第08/309,811号明細書「SELF−RESETTING CMOS MULTPLEXERWITH STATIC OUTPUT DRIVER」に示されている。

0008

図2は、図1の入力段101とイネーブル・バッファ110と出力段116を示す回路図である。入力段101の初期状態では、入力sliとノード3の間に接続されたn型ゲート130と、入力sriとノード3の間に接続されたn型ゲート131とは、充電状態にある。所定のレベルの低電圧レベル信号が入力sliに与えられると、信号は、ノード1とn型ゲート131のゲート入力とに与えられる。低電圧レベル信号が入力sriに与えられると、信号は、ノード2とn型ゲート130のゲート入力とに与えられる。しかしながら、イネーブル・バッファ110がイネーブル入力saeの信号によって活性化されるまでは、回路内に有効電流は流れない。有効信号は、立下りパルス(すなわち、信号は高電圧レベルから低電圧レベルまで変化する)であり、回路をイネーブルする。待機状態では、入力saeに与えられた高電圧信号は、p型ゲート133のゲート入力と、n型ゲート135のゲート入力とに与えられる。したがって、ゲート133はオフになり、ゲート135はオンになる。n型ゲート135は、ノード4とアースとの間に接続され、ゲートがオンになると、ノード4に低電圧信号を与える。入力saeの信号が低レベルであると、ノード4と、p型ゲート170を介して+V電圧源とに接続されたp型ゲート133はオンになり、n型ゲート135はオフになる。ゲート170は、リセットrs1に接続されたゲート入力を備えており、高論理レベル・リセット・パルスがrs1に発生するとき以外は、オンになる。ゲート170,133がオンになり、ゲート135がオフになると、高レベル信号が、ノード4に現れ、ノード3とアースとの間に接続されたn型ゲート137をオンにし、入力段のn型ゲート130,131に接続されたノード3とアースとの間にパスを与える。その結果、入力sli,sriのうちの放電入力とアースとの間に導通パス確立される。

0009

さらに、ノード4の高レベル信号は、+Vとノード5との間に接続されたp型ゲート138をオフにし、ノード5とアースとの間に接続されたn型ゲート139をオンにする。これはノード5に低電圧レベル信号を与える。ノード5に現れる低レベル信号は、p型ゲート140とn型ゲート142のゲート入力に与えられる。p型ゲート140は、一端が+Vに接続され、他端がノード6に接続されている。ゲート142は、一端がノード6に接続され、他端がアースに接続されている。したがって、ノード5が低レベルであると、ゲート140はオンになり、ゲート142はオフになって、ノード6に高電圧レベル信号を与える。ノード6は、ノード3とアースとの間に接続されたn型ゲート144のゲート入力に接続されている。したがって、ノード6の高レベル信号は、ゲート144をオンにして、ゲート137によって与えられる電流源パスに並行に、ノード3とアースとの間に電流源パスを与える。2つの電流源は、電流容量が異なるのが好適であり、電流ランプ(ramping)をシミュレートするのに用いられる。

0010

高レベル入力信号がsliすなわちノード1に現れ、低レベル入力信号がsriすなわちノード2に現れると、ゲート131はオンになり、ゲート130はオフになる。このような状況のもとでは、ノード1に接続された出力導体112は、高レベル出力信号を有し、ノード2に接続された出力導体113は、低レベル出力信号を有する。従来技術の入力段101の出力リード線112,113は、従来技術の出力段116への入力リード線である。出力段116では、導体112は、p型ゲート151とn型ゲート155のゲート入力に接続されている。ゲート151は+Vとノード7との間に接続され、ゲート155はノード7とアースとの間に接続されている。ノード7は、出力段の出力slに直接接続されている。したがって、導体112の高レベル信号は、ゲート155の動作によってノード7をアース・レベルに維持し、出力slに低出力信号を与える。ノード2の低レベル信号は、p型ゲート153とn型ゲート157のゲート入力に与えられる。ゲート153は+Vとノード8との間に接続され、ゲート157はノード8とアースとの間に接続されている。したがって、ノード2の低レベル信号は、ゲート153をオンにし、出力srに直接接続されているノード8に高レベル信号を与える。交差接続されたn型ゲート159,161は、ノード7とアースとの間、およびノード8とアースとの間にそれぞれ接続されている。ノード8に高レベル信号が与えられ、ノード7に低レベル信号が与えられると、ゲート159はオンになり、ゲート161はオフになる。したがって、入力sliが高レベルで入力sriが低レベルである前述した状態では、出力slは低電圧信号レベルであり、出力srは高電圧信号レベルである。ノード1の信号が低レベルで、ノード2の信号が高レベルであると、相補的な状態が図2の回路に発生する。

0011

1組のn型ゲート163,165は、出力rseとアースとの間に接続され、ゲート163のゲート入力は、出力slに接続され、ゲート165のゲート入力は、出力srに接続されている。これらの出力のいずれもが高電圧レベルであると仮定すると、立下りリセットが出力rseに発生される。出力sl,srは、リセット状態では低レベルであり、イネーブル・バッファ110が入力リード線saeにより活性化されるまでは、いずれの出力も高レベルになることができない。

0012

図1および図2を再び参照すれば、出力段116の出力rseは、リセット回路118に与えられ、rs1〜rs5にリセット信号を順次発生する。これらのリセット信号は、指定された順序で発生され、小さい参照番号のリセット信号は、大きい参照番号のリセット信号の前に発生される。したがって、rs1はrs2等の前に発生される。さらに、リセット信号の極性は異なっており、rs1,rs2およびrs5の信号は高信号レベルを有し、rs2およびrs4の信号は低信号レベルを有している。リセット信号はすべて、制限された持続期間であり、回路中の種々のゲートを一時的に制御する。リセット入力rs1は、図2のp型ゲート170とn型ゲート171のゲート入力に接続されている。ゲート170は、+Vとゲート133との間に接続され、ゲート171は、ノード4とアースとの間に接続されている。rs1の立上り信号は、ゲート133と電圧源を一時的に切断し、ノード4とアースを一時的に接続し、電流源ゲート137をオフにする。さらに、ゲート171の動作の結果、ノード5は、ゲート138を介して高電圧レベル信号を与えられる。したがって、ゲート142はオンになって、ノード6に低電圧信号を与え、電流源144をオフにする。rs1にリセット信号が発生した後に、+Vとノード5との間に接続されたp型ゲート173のゲート入力に接続されたrs2に、低レベル電圧信号が与えられる。ゲート173は、n型ゲート139を充電する働きをする。rs2にリセット信号が発生した後に、ノード6とアースとの間に接続されたn型ゲート174のゲート入力に接続されるリセット入力rs3に、高レベル電圧信号が与えられる。rs3にリセット信号が発生したの後に、p型ゲート176〜179のゲート入力に接続されるrs4に、立下りリセット信号が与えられる。ゲート176は、+Vとノード1との間に接続され、ゲート178は、+Vとノード2との間に接続されている。これらのゲートは、入力sli,sriを充電する働きをする。ゲート177は、ノード1とノード2との間に接続され、充電プロセスの間に、入力sli,sriのレベルを同じにする働きをする。ゲート179は、+Vとノード3との間に接続されている。rs4の立下り信号は、n型ゲート130,131,137,144を充電する働きをするp型ゲート176〜179を一時的に活性化する。rs4のリセット信号の後に発生するrs5のリセット信号は、ゲート181,182のゲート入力に与えられる立下り信号である。ゲート181とゲート182は、ノード7とアースとの間、およびノード8とアースとの間にそれぞれ接続されている。rs5に与えられる立下り信号は、ノード7,8をアースに一時的に接続して、出力sl,srを低レベル信号状態に変える働きをする。入力段101のp型ゲート185は、+Vとノード3との間に接続され、アースに接続されたゲート入力を有している。したがって、このゲートは、常にオン状態にある。それは、低電流容量ゲートであり、ブリーダ・ゲートとして働く。

0013

図1および図2に関連して上述した従来技術の構造において、イネーブル信号が、イネーブル・バッファ110の入力saeに発生した後に、出力段116の出力が、所定期間リセットされることは明らかであろう。したがって、適切に記録するのに十分に長い期間利用できる信号を有する、あるいは有しない出力sl,srに接続された回路の反応時間とは無関係にリセットは発生する。明らかに、種々のリセットrs1〜rs5の発生の遅延は、調整することができる。しかしながら、各リセット回路を最適遅延期間に“調整”することは実際的ではない。リセット回路は、遅延を十分に大きくして、特定のプロセッサの種々のセンス増幅器に接続された全ての回路に適用できるように一般に調整される。しかしながら、この技術を用いる欠点は、センス増幅器のサイクル時間を延ばし、それによって、センス増幅器が、追加のデータを受け取るために再び利用できる時間を遅延し、メモリのようなデータ転送デバイスとの通信時間遅延をもたらすことである。

0014

図3は、入力段101の出力導体112,113に接続された出力段117を示す回路図である。図3の回路は、別個のリセット・イネーブル信号rse,rsleを発生する回路を有している点で、図2の回路と異なっている。また図3の回路は、ラッチ回路を有している。リセット・イネーブル信号rseを発生する回路は、導体112と導体113にそれぞれ接続されたゲート入力を有する1組のp型ゲート201,202により構成されている。したがって、入力段101の入力sli,sriの1つに信号を受け取り、バッファ段110の入力saeにイネーブル信号を受け取った結果、導体112,113の1つが、高論理レベルから低論理レベルまで変化した後に、リセット信号rseは、1ゲート遅延で発生される。出力段200は、導体112および導体113にそれぞれ接続されたゲート入力を有する1組のp型ゲート204,205を備えている。ゲート204は、+Vとノード10との間に接続され、ゲート205は、+Vとノード11との間に接続されている。回路200の出力sl,srは、ノード10とノード11にそれぞれ直接接続されている。導体112,113の1つに立下り信号が発生すると、回路200の左部分と右部分にそれぞれに、対応する影響を及ぼすように、回路は左右対称になっている。低レベル信号が導体112に発生すると、ゲート201,204は、活性化されて出力rseに正の立上り信号を発生する。出力rseは、図4のリセット回路に接続されている。リセット回路は、図2に関連して前述した入力段101とイネーブル・バッファ110のrs1〜rs4上にリセット信号を発生する働きをする。

0015

ゲート204の動作は、p型ゲート207とn型ゲート208のゲート入力のそれぞれに接続されているノード10に、立上り信号を与える。ゲート207は、+Vとノード12との間に接続され、ゲート208は、ノード12とアースとの間に接続されている。ノード12は、+Vとノード10との間に接続されたp型ゲート210のゲート入力に接続されている。ゲート204の動作によって与えられるノード10の高電圧信号は、ゲート208を活性化し、ノード12に低レベル信号を与える。したがって、ゲート210は、活性化されて+Vとノード10との間を接続する。導体112が、入力段101のリセットの動作のために高電圧レベルになると、ノード204を介する+Vとノード10との間の接続は、開かれる。しかしながら、ゲート210を介する+Vとノード10との間の接続は、そのままである。したがって、導体112の状態が低レベルから高レベルに変わっても、ノード10のレベルは変わらない。同様に、導体113の低レベル信号は、ゲート205の動作によってノード11に高レベル信号を与えることになる。ノード11は、p型ゲート212およびn型ゲート213のゲート入力に接続されている。ゲート212は、+Vとノード13との間の接続され、ゲート213は、ノード13とアースとの間に接続されている。ノード13は、+Vとノード11との間に接続されているp型ゲート214のゲート入力に接続されている。したがって、導体113の信号レベルが低電圧レベルであると、高電圧レベル信号が、ゲート205を介してノード11に与えられ、低電圧レベル信号が、ノード13に与えられる。その結果、ゲート214を介して+Vとノード11との間の接続が確立され、導体113の信号が、入力段101およびイネーブル・バッファ110のリセットのために高レベルになった後、ノード11、したがってノード11に接続される出力srの信号レベルは、維持される。

0016

n型ゲート215,216は、ノード10とアースとの間、およびノード11とアースとの間にそれぞれ接続されている。これらのゲート入力は、ノード12,13にそれぞれ接続され、ゲート215,216は、ゲート入力が接続されているノードが高論理レベルであると、オン状態である。交差接続されたn型ゲート218,219は、ノード10とアースとの間、およびノード11とアースとの間にそれぞれ接続されている。これらのノードの一方が高論理レベル信号であると、他方のノードは低レベルに維持される。n型ゲート221,223は、出力sl,srにそれぞれ接続されたゲート入力を有しており、出力rsleとアースとの間に接続されている。出力sl,srの1つが高論理レベルに変わると、図5のリセット回路300に接続された出力rsleに、低論理レベル信号が与えられる。回路300は、出力段200の入力rslにリセット信号を与える。入力rslは、ノード10とアースとの間、およびノード11とアースとの間にそれぞれ接続されたn型ゲート225およびn型ゲート226のゲート入力に接続されている。入力rslの高レベル信号は、ゲート225,226に、ノード10とノード11の両方に低論理レベル信号を与えるようにする。これは、ゲート208,213,218,219をオフにし、ゲート207,212をオン状態にし、それによってゲート215,216のゲート入力に高論理信号を与えて、これらのゲートをオン状態にする。これは、ノード10,11および出力sl,srを低論理レベル・リセット状態に保つ。

0017

出力sl,srに接続されたデータ受信回路400が、図3に示されている。回路400は、データ受信回路400での出力sl,srの信号の受信および/または記録を示す出力nsfに信号を発生するように構成されている。出力nsfの信号は、図5の回路に用いられ、図3のリセット入力rslに信号を発生する。

0018

図4は、周知のリセット・チェーンを含むリセット回路250の概略図である。回路は、複数組の相互接続されたp型ゲートおよびn型ゲートを備えている。それぞれの組において、p型ゲートは、+Vと中間ノードとの間に接続され、n型ゲートは、中間ノードとアースとの間に接続されている。各組は、相互接続されたゲート入力を有し、第1の組のゲートの中間ノードは、次の組のゲートのゲート入力に接続されている。図4の回路250は、6組の相互接続されたゲート251,252〜261,262を備え、出力段200の出力rseに接続されたリセット・イネーブル入力rseを有している。入力rseは、1組のゲート251,252の相互接続されたゲート入力に接続されている。これらのゲートは、図3のゲート201,202によって発生された高レベル論理信号に応答してゲート251をオフにし、ゲート252をオンにし、それによってゲート253,254のゲート入力に低論理レベル信号を与える。その結果、ノード21は、高論理レベルとなり、出力rs1に高論理レベル・リセット信号を与える。さらに、ゲート255がオンになり、ゲート256がオフになって、ノード22および出力rs2に低レベル出力信号を生じる。同様に、高レベル論理信号がノード23および出力rs3に作られ、低レベル論理信号がノード24および出力rs4に作られる。したがって、高レベル論理信号が、ノード25と、n型ゲート273のゲート入力に接続された導体269とに発生する。ゲート273は、入力rseとアースとの間に接続され、導体269の信号は、ゲート273に入力rseとアースとを接続させる。その結果、出力rs1〜rs4は、もとの状態になる。n型ゲート275は、入力rseとアースとの間に接続され、+Vに接続されたゲート入力を有する。ゲート275は、ブリーダ回路として動作し、rse入力に低電流ドレインを与える。

0019

図5は、図3の出力段200の入力rslに正のリセット信号を発生するリセット回路300を示す回路図である。図5において、出力段200で発生された立下りリセット・イネーブルrsleは、リセット回路300中の他の入力に論理的に組合されている。他の入力は、クロック入力か、または回路200の出力端子sl,srに接続されたデータ受信回路400からの信号であってもよい。この特定の実施例では、rseリセット信号は、rsle信号およびクロック信号が現れ、またはデータ受信回路400からの信号が受け取られるときのみ発生される。リセット回路300は、回路入力nsfに接続されたゲート入力を有する、入力ゲートであるn型ゲート302を備えている。この入力は、データ受信回路400の出力nsfに接続されており、次段400が出力段200の出力信号を正しく受け取ったことを示す信号を与える。この特定の例では、入力nsfの信号は、ゲート302をオンにする正の立上り信号である。ゲート302は、ノード30とアースとの間に接続され、ゲート302がオンになると、ノード30に低論理レベル信号を与える。ノード30は、p型ゲート304とn型ゲート306のゲート入力に接続されている。ゲート304は、+Vとノード31との間に接続され、ゲート306は、ノード31とアースとの間に接続されている。ノード31は、さらにp型ゲート308とn型ゲート310のゲート入力に接続されている。ゲート308は、+Vとノード32との間に接続され、ゲート310は、ノード32とアースとの間に接続されている。したがって、正の立上り信号が入力端子nsfで受け取られると、ノード32は低論理レベル状態になる。ノード32は、p型ゲート312とn型ゲート314のゲート入力に接続されている。ゲート312は、+Vとノード33との間に接続され、ゲート314は、ノード33とn型ゲート316との間に接続されている。ノード33は、p型ゲート318とn型ゲート320のゲート入力に接続されている。ゲート318は、+Vとノード34との間に接続され、ゲート320は、ノード34とアースとの間に接続されている。ノード34は、p型ゲート322とn型ゲート324のゲート入力に接続されている。ゲート322は、+Vとノード35との間に接続され、ゲート324は、ノード35とアースとの間に接続されている。ノード35は、図示しない外部配線によって図3の出力段200の入力rslに接続される出力rslに接続されている。入力端子nsfに信号が発生する結果、ノード32が低レベル論理状態であると、ノード33は、ゲート312の動作によって高レベル論理状態になり、ノード34は、ゲート320の動作によって低レベル論理状態になる。その結果、ノード35および出力rslは、ゲート322の動作によって高レベル論理状態になる。したがって、入力nsfの立上り信号は、出力rslに立上り出力信号を生じる。これは、図3に関連して前述したように、回路200の種々のゲートをリセットし、充電するのに用いられる。

0020

ノード35は、p型ゲート326とn型ゲート328のゲート入力に接続されている。ゲート326は、+Vとノード36との間に接続され、ゲート328は、ノード36とアースとの間に接続されている。ノード36は、p型ゲート330とn型ゲート332のゲート入力に接続されている。ゲート330は、+Vとノード37との間に接続され、ゲート332は、ノード37とアースとの間に接続されている。ノード37は、p型ゲート334とn型ゲート336のゲート入力に接続されている。ゲート334は、+Vとノード38との間に接続され、ゲート336は、ノード38とアースとの間に接続されている。ノード38は、+Vとノード30との間に接続されたp型ゲート338のゲート入力に接続されている。したがって、ノード35の立上り出力信号は、ノード38に立下り信号を生じて、ゲート338にノード30およびゲート302を充電させる。p型ゲート340は、アースに接続されたゲート入力を有し、ブリーダ・ゲートとして用いてノード30に低電流を与える。

0021

入力rsleは、図示しない外部配線によって回路200の出力rsleに接続されている。また、入力rsleは、p型ゲート342とn型ゲート344のゲート入力に接続されている。ゲート342は、+Vとノード39との間に接続され、ゲート344は、ノード39とアースとの間に接続されている。ノード39は、p型ゲート346とn型ゲート348のゲート入力に接続されている。ゲート346は、+Vとノード40との間に接続され、ゲート348は、ノード40とゲート350との間に接続されている。ゲート350は、ゲート348とアースとの間に接続され、そのゲート入力は、クロック入力に接続されている。rsle入力は、図3の回路200のrsle出力から立下り信号を受け取り、クロック入力は、システム・クロックから立上り信号を受け取る。2つの信号が同時に現れると、高論理信号は、ゲート346,348のゲート入力に接続されたノード39に与えられ、また、立上り信号は、ゲート350のゲート入力に与えられる。その結果、ノード40は低論理レベルになる。また、クロック入力は、+Vとノード40との間に接続されたp型ゲート352のゲート入力に接続されている。このゲートは、クロック入力の信号が低レベル状態になった後に、ノード40を高論理レベルに戻す働きをする。高電圧レベル信号がクロック入力に現れ、低電圧レベル信号がrsle入力に現れるときだけ、ノード40が低レベル状態になることは明らかである。

0022

ノード40は、ゲート314とアースとの間に接続されたゲート316のゲート入力に接続されている。また、ノード40は、+Vとノード33との間に接続されたp型ゲート354のゲート入力に接続されている。このゲートは、ノード40が低論理状態にあるときに、ノード33に電流源を与える働きをする。ノード40が低論理状態にあると、ノード33,35は、高論理状態になって、出力rslに正の立上り信号を発生する。さらに、ノード38のレベルは、低論理レベルであり、+Vとrsle入力との間に接続されたp型ゲート358のゲート入力に与えられる。その結果、このゲート358はオンし、rsle入力を充電する。さらに他のp型ゲート356は、アースに接続されたゲート入力を有し、ブリーダ・ゲートとして働いてrsle入力に低電流を与える。

0023

立上り信号が入力nsfに現れると、または低レベル論理信号が、クロック入力の高レベル論理信号と一緒にrsleに同時に現れると、図5の回路300が、出力rslに正の立上り信号を発生することは明らかである。種々の他の論理回路を構成して、入力nsfおよびクロック入力のAND機能のような他の論理機能を、rsle入力の反転または望ましい他の組合せと共に実行することができる。

0024

上述した構成は、本発明の適用を示している。他の構成を、本発明の範囲から逸脱することなく当業者によって考案できることを理解できるであろう。

図面の簡単な説明

0025

まとめとして、本発明の構成に関して以下の事項を開示する。
(1)自己リセットするセンス増幅器において、1組のデータ入力端子とイネーブル入力端子と複数のCMOSゲートとを有する入力段を備え、前記CMOSゲートは、前記データ入力端子に接続された1組の入力ゲートと、前記イネーブル入力端子と前記入力ゲートとに接続されたイネーブル・ゲートとを有し、前記イネーブル・ゲートは、前記イネーブル入力端子のイネーブル入力信号に応答して、前記入力ゲートをイネーブルし、前記入力端子の1つの入力信号に応答してデータ信号を発生し、データ受信回路に接続できる1組の出力端子を有する出力段を備え、前記出力段は、前記入力段の入力ゲートに接続された第1の組のゲートと、前記入力段の入力ゲートの1つに発生されたデータ信号に応答して第1のリセット・イネーブル出力信号を発生するように動作する複数のCMOSゲートとを有し、前記CMOSゲートは、前記出力端子に接続された第2の組のゲートを有し、前記出力端子の1つのデータ信号に応答して第2のリセット・イネーブル出力信号を発生するように動作し、前記出力段は、さらに前記入力段の入力ゲートに接続された入力と、前記出力端子に接続された出力を有するラッチ回路とを有し、前記ラッチ回路は、前記入力ゲートの1つに発生されたデータ信号に応答して、前記出力端子に前記発生されたデータ信号をラッチし、前記入力段と出力段とに接続され、前記第1のリセット・イネーブル出力信号に応答して前記入力段のゲートをリセットするように動作する第1のリセット回路を備え、前記第2のリセット・イネーブル信号に応答して前記ラッチ回路をリセットするように動作し、それによって、前記入力段が、前記出力段と無関係な次の入力信号の受け取りに備えてリセットされ、前記出力段の前記ラッチ回路が、その後にリセットされる第2のリセット回路を備える、ことを特徴とするセンス増幅器。
(2)前記第2のリセット回路は、クロック信号入力と、第2のリセット・イネーブル入力と、前記第2のリセット・イネーブル入力の前記第2のリセット・イネーブル出力信号と前記クロック信号入力のクロック・パルスとに応答して第2のリセット信号を発生するゲート入力とを有する上記(1)に記載のセンス増幅器。
(3)前記第2のリセット回路は、前記出力端子に接続されたデータ受信回路に接続されたリセット・イネーブル入力と、前記リセット・イネーブル入力の信号に応答して第2のリセット信号を発生するゲート入力とを有する上記(2)に記載のセンス増幅器。
(4)前記出力端子は、第1の出力端子と第2の出力端子よりなり、前記出力段は、前記第1の出力端子に接続されたゲート端子を有する第1のCMOSゲートと、前記第2の出力端子に接続されたゲート端子を有する第2のCMOSゲートとを有し、前記第1および第2のCMOSゲートは、それぞれ前記第2のリセット回路に接続されたリセット・イネーブル出力に接続された出力を有し、前記第1および第2の出力端子の1つの出力信号に応答して第2のリセット信号を発生するように動作する上記(1)に記載のセンス増幅器回路。
(5)前記出力段は、前記第2のリセット回路に接続された第1および第2のリセット・ゲートを備え、第2のリセット信号に応答して前記ラッチ回路をリセットする上記(1)に記載のセンス増幅器回路。
(6)前記入力端子に接続された1組のゲートは、前記入力端子の1つに接続されたゲート端子をそれぞれ有する第1および第2のCMOSゲート入力を有する上記(1)に記載のセンス増幅器回路。
(7)前記第2のリセット回路は、前記出力段に接続された出力端子と、前記リセット・イネーブル入力に接続された第1の複数の相互接続されたCMOSゲートと、前記第1の複数の相互接続されたCMOSゲートの少なくとも1つゲートに接続され、前記第2のリセット回路の出力端子に接続された第2の複数の相互接続されたCMOSゲートと、前記クロック信号入力と前記第2のリセット・イネーブル入力とに接続され、前記第2の複数の相互接続されたCMOSゲートに接続された第3の複数の相互接続されたCMOSゲートとを備え、前記第1〜第3の複数のCMOSゲートは、前記リセット・イネーブル入力の信号と、前記クロック信号入力および第2のリセット・イネーブル入力に付随して発生する信号とに応答して前記第2のリセット信号を発生するように動作する上記(3)に記載のセンス増幅器。
(8)自己リセットするセンス増幅器において、1組のデータ入力端子とイネーブル入力端子と複数のCMOSゲートとを有する入力段を備え、前記CMOSゲートは、前記データ入力端子に接続された入力ゲートと、前記イネーブル入力端子と前記入力ゲートとに接続されたイネーブル・ゲートとを有し、前記イネーブル・ゲートは、前記イネーブル入力端子のイネーブル入力信号に応答して、前記入力ゲートを活性化し、前記入力端子の1つの入力信号に応答してデータ信号を発生し、データ受信回路に接続できる1組の出力端子を有する出力段を備え、前記出力段は、複数のCMOSゲートを有し、前記CMOSゲートは、前記入力段の入力ゲートに接続された1組のゲートを有し、前記入力段の入力ゲートの1つに発生されたデータ信号に応答してリセット・イネーブル出力信号を発生するように動作し、前記出力段は、さらに前記入力段の入力ゲートに接続された入力と、前記出力端子に接続された出力を有するラッチ回路とを有し、前記ラッチ回路は、前記入力ゲートの1つに発生されたデータ信号に応答して、前記出力端子に発生されたデータ信号をラッチし、前記入力段と前記出力段とに接続され、前記リセット・イネーブル出力信号に応答して前記入力段のゲートをリセットするように動作する第1のリセット回路を備え、前記出力段とデータ受信回路とに接続され、前記データ受信回路から受け取ったリセット信号に応答して前記ラッチ回路をリセットするように動作し、それによって、前記出力段のラッチ回路が、前記出力段の出力端子に接続された回路からの信号に応答してリセットされる第2のリセット回路を備える、ことを特徴とするセンス増幅器。
(9)入力段と出力段とを備えるCMOSセンス増幅器回路のリセット方法において、入力信号を入力段に受け取るステップと、受け取った信号を出力段にラッチするステップと、次の入力信号の受け取りに備えて前記入力段をリセットするステップと、その後に前記出力段をリセットするステップと、を含むセンス増幅器回路のリセット方法。
(10)前記ラッチ・ステップの後に、リセット・イネーブル信号を発生するステップをさらに含み、出力段をリセットする前記ステップを、前記リセット・イネーブル信号を発生するステップ後に発生するクロック信号に応答して実行する、上記(9)に記載の方法。

--

0026

図1従来技術のSRCMOSセンス増幅器を示すブロック図である。
図2従来技術のSRCMOSセンス増幅器の入力段、イネーブル・バッファおよびを出力段を示す回路図である。
図3本発明の原理を用いるSRCMOSセンス増幅器出力段を示す回路図である。
図4図2の入力段およびイネーブル・バッファをリセットするリセット・チェーンを示す回路である。
図5図3の出力段をリセットする出力段・リセット回路を示す回路図である。

0027

1,2,3,4,5,6,7,8,10,11,12,13,21,22,23,24,25,30,31,32,33,34,35,36,37,38,39,40ノード
101入力段
102,103,112,113,269導体
110イネーブル・バッファ
116,200出力段
118,250,300リセット回路
400データ受信回路
130,131,135,137,139,144,142,155,157,159,161,163,165,171,174,181,182,208,213,215,216,218,219,225,226,221,223,252,254,256,258,260,262,273,275,302,306,310,314,316,320,324,328,332,336,344,348,350 n型ゲート
133,138,140,151,153,170,173,176,177,178,179,185,201,202,204,205,207,210,212,214,251,253,255,257,259,261,304,308,312,318,322,326,330,334,338,340,342,346,352,354,356,358 p型ゲート
sli,sri 入力
sae rsleイネーブル信号
sl,sr 出力
rse,リセット・イネーブル信号
rs1〜rs5リセット信号
nsf データ受信回路の出力信号
rsl リセット信号

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