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技術 通信インタフェース回路

出願人 三菱電機株式会社
発明者 藤永雅美
出願日 1994年12月27日 (26年2ヶ月経過) 出願番号 1994-324976
公開日 1996年7月12日 (24年7ヶ月経過) 公開番号 1996-180016
状態 未査定
技術分野 情報転送方式 計算機・データ通信
主要キーワード 延長リード 延長回路 汎用非同期送受信回路 データ入出力速度 外部出力機器 データ書き込みサイクル 外部入出力機器 直接ライト
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(1996年7月12日)のものです。
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図面 (16)

目的

中央処理装置から外部機器へのデータ入出力処理シリアル通信で行う場合に用いる通信インタフェース回路において、アドレス及びデータをそれぞれ個別にシリアル送信することで処理速度を向上させるためになされたものである。

構成

アドレス送受信専用の汎用非同期送受信回路と、データ送受信専用の汎用非同期送受信回路と、受信したアドレス又はデータであるシリアルデータ信号スタートビットを検出するスタートビット検出回路と、ライト信号を生成するライト信号パルス生成回路から構成される。

効果

受信したシリアルデータ信号から、直接ライト信号を生成するので、従来のようにCPU及びROMで処理を行っていた場合に比べて、処理速度が向上する。

概要

背景

図14は、従来の通信インタフェース回路の構成を示す一例である。図において、1は中央処理装置(以下、CPUユニットと呼ぶ。)、2はCPU、3はCPU2を設置するプログラムが入力されているROM、4はアドレスバス、5はデータバス、6はリード信号、7はデータのシリアル転送を開始させるための送信信号、9はシリアル通信を行う汎用非同期送受信回路(以下、UARTと呼ぶ。)、10はセンサデータなどを取り込む外部I/F回路、11はCPUユニット1と離れた所にあるメモリユニット、12はCPUユニット1とメモリユニット11間のシリアルデータ信号、13はRAM、14はアドレスバス、15はデータバス、19は次のシリアルデータ信号12が受け付け可能となったときにUART9に入力する受信フラグリセット信号、20はライト信号、21はUART9がシリアルデータ信号12を受信すると有意となる受信フラグ、27はリード信号、39はCPUユニット1へデータを送信する時にトリガとしてUARTに入力する送信信号、49はCPU、50はCPU49を制御するプログラムが入力されているROMである。

図15は、従来の通信インタフェース回路のタイミングチャートである。シリアルデータ信号12は、スタートビット、データ、パリティビットストップビットの順で送信される。(a)はデータ書き込みサイクル、(b)はデータ読み出しサイクルを示している。ここで、T11、T21…はシリアルデータ信号12を受信する時間、T12、T22…はCPU1が受信データを読み込みレジスタに格納するまでの時間、T3はコマンドを解読する時間、T14、T24…は受信フラグをリセットする時間、T5はデータ書き込みのコマンドを実行する時間、T6はデータ読み出しのコマンドを実行する時間、T17、T27…は次のデータの待ち時間をそれぞれ示している。なお、T12、T22…それぞれの時間、T14、T24…それぞれの時間、T17,T27…それぞれの時間はそれぞれ等しく設定できるので、時間のみ考えるときは順にT2、T4、T7と表わすことにする。また、小文字のtを用いてt**と表わす場合はT**の期間の最初のタイミングを示すものとする。

CPUユニット1において外部I/F回路10からセンサデータなどのデータが入力し、CPU2の制御で、離れた所にあるメモリユニット11にそのデータを書き込む場合及びCPUユニット1で指定したアドレスのデータを、メモリユニット11から読み出す場合を考える。送信順序ユニット間で取り決めるが、今ここでは、データ書き込みの場合はコマンド、アドレス上位ビット、アドレス下位ビット、データとし、データ読み出しの場合はコマンド、アドレス上位ビット、アドレス下位ビット、としておく。またコマンドはCPUユニット1、メモリユニット11間で定めたコードで送信する。

最初に、図15(a)データ書き込みサイクルについて考える。CPUユニット1のUART9から、コマンドをシリアルデータ信号12として送信すると、メモリユニット11側のUART9では、T11でそのシリアルデータ信号12を受信し、パラレルデータに変換して終了すると受信フラグ21が有意となる。この時データバス15には受信したコマンドが出力している。T12でこのコマンドをCPU49が読み込み、T3でコマンドを解読し、続く2バイトで送信されるアドレスに、その次に送信されるデータを書き込む処理を行えば良いことを判断する。コマンド受信処理を終了すると受信フラグリセット信号19によって、T14で受信フラグ21をリセットし、UART9はシリアルデータ信号12の待ち状態になる。次のシリアルデータ信号12を受信するとアドレスの上位ビットと判断し、T22でCPU49の内部レジスタに取り込み、T24で受信フラグ21をリセットする。同様にしてアドレスの下位ビット及びデータを読み込み、アドレス及びデータが揃うと、T5でコマンド実行となり、ライト信号20を出力してRAM13にデータを書き込む。これらの動作をまとめると、データ書き込みに必要な時間は式(1)のようになる。
T11+T21+T31+T41+4×T2+T3+4×T4+T5+3×T7
・・・ (1)

次に図15(b)データ読み出しサイクルについて考える。T11でコマンドを受信し、T12でこのコマンドをCPU49が読み込む所まではデータ書き込みサイクルと同様である。T3でコマンドを解読すると、今度は続く2バイトで送信されるアドレスのデータをRAM13から読み出し、CPUユニット1へ送信すれば良いことを判断する。再びデータ書き込みサイクルと同様に、T14で受信フラグ21をリセットし、アドレスの上位ビット及びアドレスの下位ビットを順番に受信する。アドレスが揃うと、T6でコマンド実行となりリード信号27を出力してRAM13からデータを読み出し、UART9へ送信信号39を出力してCPUユニット1へデータを送信する。これらの動作をまとめると、データ読み出しに必要な時間は式(2)のようになる。
T11+T21+T31+3×T2+T3+3×T4+T6+2×T7
・・・ (2)

以上、メモリユニット11にデータ入出力処理を行う場合について述べたが、メモリユニット11が外部入出力機器になった場合でも処理手順は同様である。また、アドレスが2回、コマンド及びデータが1回でシリアル転送できるビット長の場合について述べたが、ビット長が変化してもシリアル転送回数増減するだけで処理手順は同様である。

概要

中央処理装置から外部機器へのデータ入出力処理をシリアル通信で行う場合に用いる通信インタフェース回路において、アドレス及びデータをそれぞれ個別にシリアル送信することで処理速度を向上させるためになされたものである。

アドレス送受信専用の汎用非同期送受信回路と、データ送受信専用の汎用非同期送受信回路と、受信したアドレス又はデータであるシリアルデータ信号のスタートビットを検出するスタートビット検出回路と、ライト信号を生成するライト信号パルス生成回路から構成される。

受信したシリアルデータ信号から、直接ライト信号を生成するので、従来のようにCPU及びROMで処理を行っていた場合に比べて、処理速度が向上する。

目的

この発明は、かかる課題を解決するためになされたもので、従来のシリアル通信でデータ入出力処理を行う場合の処理速度を向上させることを目的とする。

効果

実績

技術文献被引用数
0件
牽制数
1件

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請求項1

中央処理装置から外部メモリ又は外部出力機器シリアル通信データ書き込みを行う場合に用いる通信インタフェース回路において、中央処理装置と外部メモリ又は外部出力機器間で書き込むアドレス送受信するアドレス送受信専用の汎用非同期送受信回路と、このアドレス送受信専用の汎用非同期送受信回路で送受信したアドレスに書き込むデータを送受信するデータ送受信専用の汎用非同期送受信回路と、上記アドレス送受信専用の汎用非同期送受信回路で送受信したシリアルデータ信号スタートビットまたは上記データ送受信専用の汎用非同期送受信回路で送受信したシリアルデータ信号のスタートビットを検出するスタートビット検出回路と、アドレス送受信専用の汎用非同期送受信回路で受信したアドレスにデータ送受信専用の汎用非同期送受信回路で受信したデータを書き込むためのライト信号を生成するライト信号パルス生成回路とを備えたことを特徴とする通信インタフェース回路。

請求項2

中央処理装置から外部メモリ又は外部出力機器へシリアル通信でデータ書き込みを行う場合に用いる通信インタフェース回路において、中央処理装置と外部メモリ又は外部出力機器間で書き込むアドレスを送受信するアドレス送受信専用の汎用非同期送受信回路と、このアドレス送受信専用の汎用非同期送受信回路で送受信したアドレスに書き込むデータを送受信するデータ送受信専用の汎用非同期送受信回路と、上記アドレス送受信専用の汎用非同期送受信回路で送受信したシリアルデータ信号のストップビット及び上記データ送受信専用の汎用非同期送受信回路で送受信したシリアルデータ信号のスタートビットを検出するストップビット検出回路と、アドレス送受信専用の汎用非同期送受信回路で受信したアドレスにデータ送受信専用の汎用非同期送受信回路で受信したデータを書き込むためのライト信号を生成するゲートとを備えたことを特徴とする通信インタフェース回路。

請求項3

中央処理装置から外部メモリ又は外部出力機器へシリアル通信でデータ書き込み又はデータ読み出しを行う場合に用いる通信インタフェース回路において、中央処理装置と外部メモリ又は外部出力機器間で書き込むアドレスを送受信するアドレス送受信専用の汎用非同期送受信回路と、このアドレス送受信専用の汎用非同期送受信回路で送受信したアドレスに書き込むデータを送受信するデータ送受信専用の汎用非同期送受信回路と、上記アドレス送受信専用の汎用非同期送受信回路で送受信したシリアルデータ信号のスタートビット及び上記データ送受信専用の汎用非同期送受信回路で送受信したシリアルデータ信号のスタートビットを検出するスタートビット検出回路と、アドレス送受信専用の汎用非同期送受信回路で受信したアドレスにデータ送受信専用の汎用非同期送受信回路で受信したデータを書き込むためのライト信号を生成するライト信号パルス生成回路と、アドレス送受信専用の汎用非同期送受信回路で受信したアドレスのデータを読み出すためのリード信号を生成するリード信号パルス生成回路とを備えたことを特徴とする通信インタフェース回路。

請求項4

中央処理装置から外部メモリ又は外部出力機器へシリアル通信でデータ書き込み又はデータ読み出しを行う場合に用いる通信インタフェース回路において、中央処理装置と外部メモリ又は外部出力機器間で書き込むアドレスを送受信するアドレス送受信専用の汎用非同期送受信回路と、このアドレス送受信専用の汎用非同期送受信回路で送受信したアドレスに書き込むデータを送受信するデータ送受信専用の汎用非同期送受信回路と、上記アドレス送受信専用の汎用非同期送受信回路で送受信したシリアルデータ信号のスタートビット及び上記データ送受信専用の汎用非同期送受信回路で送受信したシリアルデータ信号のスタートビットを検出するスタートビット検出回路と、アドレス送受信専用の汎用非同期送受信回路で受信したアドレスにデータ送受信専用の汎用非同期送受信回路で受信したデータを書き込むためのライト信号及びアドレス送受信専用の汎用非同期送受信回路で受信したアドレスのデータを読み出すためのリード信号を生成するパルス生成回路とを備えたことを特徴とする通信インタフェース回路。

請求項5

中央処理装置から外部メモリ又は外部出力機器へシリアル通信でデータ書き込み又はデータ読み出しを行う場合に用いる通信インタフェース回路において、中央処理装置と外部メモリ又は外部出力機器間で書き込むアドレスを送受信するアドレス送受信専用の汎用非同期送受信回路と、アドレス及び上記アドレス送受信専用の汎用非同期送受信回路で送受信したアドレスに書き込むデータを送受信するデータ送受信用の汎用非同期送受信回路と、アドレス送受信専用の汎用非同期送受信回路で送受信したシリアルデータ信号のスタートビット及びデータ送受信専用の汎用非同期送受信回路で送受信したシリアルデータ信号のスタートビットを検出するスタートビット検出回路と、アドレス送受信専用の汎用非同期送受信回路で受信したアドレスにデータ送受信専用の汎用非同期送受信回路で受信したデータを書き込むためのライト信号を生成するゲートと、アドレス送受信専用の汎用非同期送受信回路で受信したアドレスのデータを読み出すためのリード信号を生成するゲートとを備えたことを特徴とする通信インタフェース回路。

技術分野

0001

この発明は、シリアル通信外部メモリ又は外部入出力機器データ入出力処理を行う場合の通信インタフェース回路に関するものである。

背景技術

0002

図14は、従来の通信インタフェース回路の構成を示す一例である。図において、1は中央処理装置(以下、CPUユニットと呼ぶ。)、2はCPU、3はCPU2を設置するプログラムが入力されているROM、4はアドレスバス、5はデータバス、6はリード信号、7はデータのシリアル転送を開始させるための送信信号、9はシリアル通信を行う汎用非同期送受信回路(以下、UARTと呼ぶ。)、10はセンサデータなどを取り込む外部I/F回路、11はCPUユニット1と離れた所にあるメモリユニット、12はCPUユニット1とメモリユニット11間のシリアルデータ信号、13はRAM、14はアドレスバス、15はデータバス、19は次のシリアルデータ信号12が受け付け可能となったときにUART9に入力する受信フラグリセット信号、20はライト信号、21はUART9がシリアルデータ信号12を受信すると有意となる受信フラグ、27はリード信号、39はCPUユニット1へデータを送信する時にトリガとしてUARTに入力する送信信号、49はCPU、50はCPU49を制御するプログラムが入力されているROMである。

0003

図15は、従来の通信インタフェース回路のタイミングチャートである。シリアルデータ信号12は、スタートビット、データ、パリティビットストップビットの順で送信される。(a)はデータ書き込みサイクル、(b)はデータ読み出しサイクルを示している。ここで、T11、T21…はシリアルデータ信号12を受信する時間、T12、T22…はCPU1が受信データを読み込みレジスタに格納するまでの時間、T3はコマンドを解読する時間、T14、T24…は受信フラグをリセットする時間、T5はデータ書き込みのコマンドを実行する時間、T6はデータ読み出しのコマンドを実行する時間、T17、T27…は次のデータの待ち時間をそれぞれ示している。なお、T12、T22…それぞれの時間、T14、T24…それぞれの時間、T17,T27…それぞれの時間はそれぞれ等しく設定できるので、時間のみ考えるときは順にT2、T4、T7と表わすことにする。また、小文字のtを用いてt**と表わす場合はT**の期間の最初のタイミングを示すものとする。

0004

CPUユニット1において外部I/F回路10からセンサデータなどのデータが入力し、CPU2の制御で、離れた所にあるメモリユニット11にそのデータを書き込む場合及びCPUユニット1で指定したアドレスのデータを、メモリユニット11から読み出す場合を考える。送信順序ユニット間で取り決めるが、今ここでは、データ書き込みの場合はコマンド、アドレス上位ビット、アドレス下位ビット、データとし、データ読み出しの場合はコマンド、アドレス上位ビット、アドレス下位ビット、としておく。またコマンドはCPUユニット1、メモリユニット11間で定めたコードで送信する。

0005

最初に、図15(a)データ書き込みサイクルについて考える。CPUユニット1のUART9から、コマンドをシリアルデータ信号12として送信すると、メモリユニット11側のUART9では、T11でそのシリアルデータ信号12を受信し、パラレルデータに変換して終了すると受信フラグ21が有意となる。この時データバス15には受信したコマンドが出力している。T12でこのコマンドをCPU49が読み込み、T3でコマンドを解読し、続く2バイトで送信されるアドレスに、その次に送信されるデータを書き込む処理を行えば良いことを判断する。コマンド受信処理を終了すると受信フラグリセット信号19によって、T14で受信フラグ21をリセットし、UART9はシリアルデータ信号12の待ち状態になる。次のシリアルデータ信号12を受信するとアドレスの上位ビットと判断し、T22でCPU49の内部レジスタに取り込み、T24で受信フラグ21をリセットする。同様にしてアドレスの下位ビット及びデータを読み込み、アドレス及びデータが揃うと、T5でコマンド実行となり、ライト信号20を出力してRAM13にデータを書き込む。これらの動作をまとめると、データ書き込みに必要な時間は式(1)のようになる。
T11+T21+T31+T41+4×T2+T3+4×T4+T5+3×T7
・・・ (1)

0006

次に図15(b)データ読み出しサイクルについて考える。T11でコマンドを受信し、T12でこのコマンドをCPU49が読み込む所まではデータ書き込みサイクルと同様である。T3でコマンドを解読すると、今度は続く2バイトで送信されるアドレスのデータをRAM13から読み出し、CPUユニット1へ送信すれば良いことを判断する。再びデータ書き込みサイクルと同様に、T14で受信フラグ21をリセットし、アドレスの上位ビット及びアドレスの下位ビットを順番に受信する。アドレスが揃うと、T6でコマンド実行となりリード信号27を出力してRAM13からデータを読み出し、UART9へ送信信号39を出力してCPUユニット1へデータを送信する。これらの動作をまとめると、データ読み出しに必要な時間は式(2)のようになる。
T11+T21+T31+3×T2+T3+3×T4+T6+2×T7
・・・ (2)

0007

以上、メモリユニット11にデータ入出力処理を行う場合について述べたが、メモリユニット11が外部入出力機器になった場合でも処理手順は同様である。また、アドレスが2回、コマンド及びデータが1回でシリアル転送できるビット長の場合について述べたが、ビット長が変化してもシリアル転送回数増減するだけで処理手順は同様である。

発明が解決しようとする課題

0008

上記のように従来の通信インタフェース回路では、外部メモリ又は外部入出力機器にシリアル通信でデータ入出力処理を行う場合、コマンド、アドレス及びデータをシリーズに送信しなけれはならず、処理速度が遅いという課題があった。

0009

この発明は、かかる課題を解決するためになされたもので、従来のシリアル通信でデータ入出力処理を行う場合の処理速度を向上させることを目的とする。

課題を解決するための手段

0010

この発明の実施例1による通信インタフェース回路は、シリアル通信でデータ書き込みを行う場合に、アドレス送受信先頭のUARTと、データ送受信専用のUARTと、シリアルデータ信号のスタートビットを検出するスタートビット検出回路と、スタートビット検出回路で検出したスタートビット検出信号契機としてRAMへのライト信号を生成するライト信号パルス生成回路とを備えたものである。

0011

また、この発明の実施例2による通信インタフェース回路は、シリアル通信でデータ書き込みを行う場合に、アドレス送受信専用のUARTと、データ送受信専用のUARTと、シリアルデータ信号のストップビットを検出するストップビット検出回路と、ストップビット検出回路で検出したストップビット検出信号を契機としてRAMへのライト信号を生成するゲートとを備えたものである。

0012

また、この発明の実施例3による通信インタフェース回路は、データ書き込みだけでなくデータ読み出しも行えるように、アドレス送受信専用UARTで受信したシリアルデータ信号のスタートビット検出信号と、データ送受信専用UARTで受信したシリアルデータ信号のスタートビット検出信号の組み合わせで、ライト信号及びリード信号を生成し、ライト信号パルス生成回路にマスク信号を出力するリード信号パルス生成回路とを備える。

0013

また、この発明の実施例4による通信インタフェース回路は、データ書き込みだけでなくデータ読み出しも行えるように、アドレス送受信専用UARTで受信したシリアルデータ信号のストップビット検出信号から、RAMへのライト信号及びリード信号を生成し、データ送受信専用UARTで受信したシリアルデータ信号のストップビット検出信号でそのどちらかを選択する回路とを備える。

0014

また、この発明の実施例5による通信インタフェース回路は、データ書き込み及びデータ読み出しを行うために、アドレス送受信専用のUARTと、アドレス及びデータ送受信用のUARTと、それぞれのスタートビット検出信号からライト信号又はリード信号を生成する回路とを備える。

0015

この発明の実施例1によれば、アドレス及びデータをそれぞれ専用のUARTで送受信し、シリアルデータ信号のスタートビットを検出し、それを契機としてRAMへのライト信号を生成することでデータ出力処理速度を向上させたものである。

0016

また、この発明の実施例2によれば、アドレス及びデータをそれぞれ専用のUARTで送受信し、シリアルデータ信号のストップビットを検出し、ゲートを介してRAMへのライト信号を生成することでデータ出力処理速度を向上させたものである。

0017

また、この発明の実施例3によれば、アドレス及びデータをそれぞれ専用のUARTで送受信し、アドレス専用UARTで受信したシリアルデータ信号のスタートビットからRAMへのライト信号を生成し、データ専用UARTで受信したシリアルデータ信号のスタートビットからRAMへのリード信号を生成し、同時にライト信号をマスクすることでデータ入出力処理速度を向上させたものである。

0018

また、この発明の実施例4によれば、アドレス及びデータをそれぞれ専用のUARTで送受信し、それぞれのシリアルデータ信号のストップビットを検出し、それを契機としてパルスを生成し、RAMへのライト信号又はリード信号に切り替えることでデータ入出力処理速度を向上させたものである。

0019

また、この発明の実施例5によれば、アドレスを分割して2つのUARTで送受信し、それぞれのシリアルデータ信号のスタートビット信号を検出し、受信タイミングからRAMへのライト信号又はリード信号を生成することでデータ入出力処理速度を向上させたものである。

0020

実施例1.図1は、この発明の一実施例を示すものである。図において、8はアドレス送受信専用のUART、16はUART8の受信フラグ、17はRAM13へデータ書き込みを行うためのライト信号20を生成するライト信号パルス生成回路、18は回路をリセットするパルスを生成するリセットパルス生成回路、19はリセットパルス生成回路18で生成されるフラグリセット信号、22はシリアルデータ信号12のスタートビットを検出するスタートビット検出回路、23はスタートビット検出回路22がスタートビットを検出すると有意になるスタートビット検出信号、31は入力信号遅延させる遅延回路、32はスタートビット検出信号23を遅延回路31で遅延した遅延スタートビット検出信号、33は入力信号を遅延させる遅延回路、34はスタートビット検出信号23を遅延回路33で遅延した遅延スタートビット検出信号である。

0021

図2は、1実施例のタイミングチャートである。CPUユニット1からアドレス及びデータをRAM13に書き込むために送信した場合を示している。UART8でシリアルデータ信号12を受信すると、スタートビット検出回路22でこれを検出し、スタートビット検出信号23がt21で有意になる。そのスタートビット検出信号23を、シリアルデータ信号12がパラレルに変換されるまで遅延回路31で遅延させ、ライト信号パルス生成回路17でライト信号20を生成する。ライト信号20の立ち上がりで、その時にUART8から出力しているアドレスにUART9から出力しているデータが書き込まれると、次に、遅延回路33で遅延スタートビット検出信号32より遅延させたスタートビット検出信号34から、ライト信号20より遅延させて、リセットパルス生成回路18でt34でフラグリセット信号19を生成する。T34でUART8、UART9及びスタートビット検出回路22をリセットすれば、メモリユニット11側は次のシリアルデータ信号12待ちの状態となる。これらの動作をまとめると、データ書き込みに必要な時間は式(3)のようになる。
T21+T31+T4+T5 ・・・ (3)

0022

以上のようにして式(3)を式(1)と比較すれば、本実施例は従来例より時間数4だけ処理速度が向上する。
T11+T41+4×T2+T3+3×T4+3×T7 ・・・ (4)

0023

メモリユニット11にデータを書き込む場合について述べたが、メモリユニット11が外部出力機器になった場合でも処理手順は同様である。また、アドレス送受信専用のUART8で受信したシリアルデータ信号12のスタートビットから、ライト信号20及びフラグリセット信号19を生成する場合について述べたが、データ送受信専用のUART9で受信したシリアルデータ信号12のスタートビットから、ライト信号20及びフラグリセット信号19を生成しても良く、処理手順は同様である。また、アドレス及びデータのビット長がどのように変化しても、両社の転送が完了するまでスタートビット検出信号23を遅延させて、フラグリセット信号19及びライト信号20を生成すれば良く、処理手順は同様である。

0024

実施例2.図3は、実施例2を示すブロック図である。図において、25は入力信号の論理が異なる時だけ出力が有意になるゲート、28はシリアルデータ信号12のストップビットを検出するストップビット検出回路、29はストップビット検出回路28がストップビットを検出すると有意になるストップビット検出信号、30はストップビット検出回路28がストップビットを検出すると有意になるストップビット検出信号である。

0025

図4は、実施例2のタイミングチャートである。CPUユニット1からアドレス及びデータをRAM13に書き込むために送信した場合を示している。シリアルデータ信号12を受信するとストップビット検出回路28がストップビットの検出を行う。ストップビットの検出は、データが有意になってから一定時間以上経過したことによって行うので、ここではシリアルデータ信号12がパラレルに変換されるまでの時間をかけて検出を行うことにする。また、アドレスがデータよりビット長が長い場合を想定しており、ストップビット検出信号29とストップビット検出信号30が有意になるタイミングはビット長の差の分ずれている。このタイミングを利用すれば、T5の期間内で、ストップビット検出信号30が有意でストップビット検出信号29が有意でない時間のパルスが生成される。これをライト信号20とする。ライト信号20の立ち上がりで、その時にUART8から出力しているアドレスに、UART9から出力しているデータが書き込まれると、次に、ライト信号20を遅延回路33で遅延させて、t34でフラグリセット信号19を生成する。T34でUART8、UART9及びストップビット検出回路22をリセットすれば、メモリユニット11側は次のシリアルデータ信号12待ちの状態となる。これらの動作をまとめると、データ書き込みに必要な時間は実施例1と同様に式(3)のようになる。

0026

従って式(3)を式(1)と比較すれば、本実施例は従来例より時間数4だけ処理速度が向上する。

0027

メモリユニット11にデータを書き込む場合について述べたが、メモリユニット11が外部出力機器になった場合でも処理手順は同様である。また、アドレス及びデータのビット長がどのように変化しても、ビット長が等しくなければ、両者の転送が完了するまでの時間をかけてストップビットを検出し、ライト信号20及びフラグリセット信号19を生成すれば良く、処理手順は同様である。

0028

実施例3.図5は、実施例3のブロック図である。図において、24はスタートビット検出回路22がスタートビットを検出すると有意になるスタートビット検出信号、26は入力信号が有意になるとリード信号27を生成し、同時にライト信号パルス生成回路17の出力をマスクする信号を出力するリード信号パルス生成回路、35はライト信号生成回路17の出力をマスクするマスク信号、47はRAM13からのデータ出力延長させるために、リード信号27の有意時間を引き延ばす延長回路、48は延長回路47によって引き延ばされた延長リード信号である。

0029

図6は、実施例3のデータ書き込みサイクルのタイミングチャート、図7は実施例3のデータ読み出しサイクルのタイミングチャートを示している。最初に図6のデータ書き込みサイクルについて考える。データ書き込みの場合、CPUユニット1からアドレス及びデータが送信され、t21でスタートビット検出回路21がスタートビットを検出し、スタートビット検出信号23及びスタートビット検出信号24が共に有意になる。スタートビット検出信号23は遅延回路31で、シリアルデータ信号12がパラレルに変換されるまで遅延され、遅延スタートビット検出信号32としてライト信号パルス生成回路17に入力し、ライト信号20を生成する。そのときUART8から出力しているアドレスにUART9から出力しているデータが書き込まれる。リード信号パルス生成回路は、スタートビット検出信号23及びスタートビット検出信号24が共に有意となる時は動作しない。後は実施例1と同様に、ライト信号20より遅らせてリセットパルス生成回路18でフラグリセット信号19を生成し、T34でUART8、UART9及びスタートビット検出回路22をリセットし、メモリユニット11側は次のシリアルデータ信号12待ちの状態になる。これらの動作をまとめると、データ書き込みに必要な時間は実施例1と同様で式(3)のようになる。

0030

以上のようにして式(3)を式(1)と比較すれば、本実施例は従来例より時間数4だけ処理速度が向上する。

0031

次に図7データ読み出しサイクルについて考える。データ読み出しサイクルではCPUユニット1からアドレスのみが送信される。従って、スタートビット検出信号23は有意になるが、スタートビット検出信号24は有意にならず、遅延スタートビット検出信号32のみが有意になる。この時データ書き込みサイクルと同様に、ライト信号パルス生成回路17ではライト信号20が生成されるが、リード信号パルス生成回路26では遅延スタートビット検出信号32のみが有意になることから、データ読み出しサイクルであると判断しリード信号27を生成すると共に、ライト信号20の出力をマスクするマスク信号35をライト信号パルス生成回路17へ出力する。このようにしてリード信号27のみが出力されることになり、そのときUART8から出力しているアドレスのデータが、RAM13から読み出される。RAM13には延長回路47でリード信号27を引き延ばして入力しておき、リード信号27を送信信号39としてUART9に入力すれば、送信信号39の立ち上がりでデータバス15に出力しているデータがCPUユニット1へシリアル転送される。T34で受信フラグ16をリセットし、次のシリアルデータ信号12の待ち状態となる処理手順は、データ書き込みサイクルの時と同様である。これらの動作をまとめると、データ読み出しに必要な時間は式(5)のようになる。
T21+T31+T4+T6 ・・・ (5)

0032

以上のようにして式(5)を式(2)と比較すれば、本実施例は従来例より時間数6だけ処理速度が向上する。
T11+3×T2+T3+2×T4+2×T7 ・・・ (6)

0033

メモリユニット11にデータを書き込む場合及びメモリユニット11からデータを読み出す場合について述べたが、メモリユニット11が外部入出力機器になった場合でも処理手順は同様である。また、アドレス及びデータのビット長がどのように変化しても、両者の転送が完了するまでスタートビット検出信号23及びスタートビット検出信号24を遅延回路31で遅延させて、ライト信号20、リード信号27及びフラグリセット信号19を生成すれば良く、処理手順は同様である。

0034

実施例4.図8は、実施例4のブロック図である。図において、36は入力信号が有意になるとパルスを生成するパルス生成回路、37はパルス生成回路36から出力するパルス信号、38はパルス信号37をライト信号20として出力するか、リード信号27として出力するかをストップビット検出信号を切り替え信号として選択する切り替え回路である。

0035

図9は、実施例4のデータ書き込みサイクルのタイミングチャート、図10は実施例4のデータ読み出しサイクルのタイミングチャートを示している。最初に図9データ書き込みサイクルについて考える。データ書き込みの場合、CPUユニット1からアドレス及びデータが送信され、シリアルデータ信号12を受信すると、ストップビット検出回路28でストップビットを検出する。ストップビットの検出は、データが有意となってから一定時間以上経過したことによって行うので、ここでは実施例2と同様に、シリアルデータ信号12がパラレルに変換されるまでの時間をかけて検出を行うことにする。パルス生成回路36では、ストップビット検出信号29が有意になるとパルス信号37を生成する。データ書き込みの場合、スタートビット検出信号30が有意となり、この時切り替え回路38はパルス信号37をライト信号20として出力する。そのときUART8から出力しているアドレスに、UART9から出力しているデータが書き込まれる。その後、遅延回路33でライト信号20より遅らせてフラグリセット信号19を出力し、T34でUART8、UART9及びストップビット検出回路22をリセットし、メモリユニット11側は次のシリアルデータ信号12待ちの状態になる。これらの動作をまとめると、データ書き込みに必要な時間は実施例1と同様で式(3)のようになる。

0036

以上のようにして式(3)を式(1)と比較すれば、本実施例は従来例より時間数4だけ処理速度が向上する。

0037

次に図10データ読み出しサイクルについて考える。データ読み出しサイクルでは、CPUユニット1からアドレスのみが送信される。従って、ストップビット検出信号29は有意になるが、ストップビット検出信号30は有意にならない。データ書き込みサイクルと同様に、パルス生成回路36では、ストップビット検出信号29が有意になるとパルス信号37を生成する。データ読み出しの場合、ストップビット検出信号30は有意にならないので、切り替え回路38ではパルス信号37をリード信号27として出力する。そのときUART8から出力しているアドレスのデータが、RAM13から読み出される。RAM13には延長回路47でリード信号27を引き延ばして入力しておき、リード信号27を送信信号39としてUART9に入力すれば、送信信号39の立ち上がりでデータバス15に出力しているデータがCPUユニット1へシリアル転送される。T34で受信フラグ16をリセットし、次のシリアルデータ信号12の待ち状態となる処理手順は、データ書き込みサイクルの時と同様である。これらの動作をまとめると、データ読み出しに必要な時間は実施例3と同様で式(5)のようになる。

0038

従って式(5)を式(2)と比較すれば、本実施例は従来例より時間数6だけ処理速度が向上する。

0039

メモリユニット11にデータを書き込む場合及びメモリユニット11からデータを読み出す場合について述べたが、メモリユニット11が外部入出力機器になった場合でも処理手順は同様である。また、アドレス及びデータのビット長がどのように変化しても、両者の転送が完了するまでの時間をかけてストップビット検出回路28でストップビットを検出し、ライト信号20、リード信号27及びフラグリセット信号19を生成すれば良く、処理手順は同様である。

0040

実施例5.図11は、この発明の実施例5を示すブロック図である。図において、40はスタートビット検出信号23が有意で、スタートビット検出信号24が有意でない時だけその出力を有意とするゲート、41はゲート40から出力するライトトリガ信号、42はゲート40から出力するリードトリガ信号、43はライトトリガ信号41を、遅延回路31でシリアルデータ信号12がパラレルに変換されるまで遅延させた遅延ライトトリガ信号、44はリードトリガ信号42を、遅延回路31でシリアルデータ信号12がパラレルに変換されるまで遅延させた遅延リードトリガ信号、45はある特定のパルス幅しか通過させないフィルタ、46もある特定のパルス幅しか通過させないフィルタである。

0041

図12は、実施例5のデータ書き込みサイクルのタイミングチャート、図13は実施例5のデータ読み出しサイクルのタイミングチャートを示している。最初に図12のデータ書き込みサイクルについて考える。データ書き込みの場合、CPUユニット1から、アドレス上位ビットはUART8から、アドレス下位ビットはUART9からに分割されて送信される。CPUユニット1−メモリユニット11間で、あらかじめ、アドレス送信タイミングについて取り決めをしておき、例えばデータ書き込みの時は、アドレス上位ビットとアドレス下位ビットを1ビットずらして送信し、データ読み出しの場合は、アドレス上位ビットとアドレス下位ビットを2ビットずらして送信することにする。メモリユニット11ではスタートビット検出回路22でスタートビットを検出し、スタートビット検出信号23及びスタートビット検出信号24をそれぞれのタイミングで有意にする。ゲート25はスタートビット検出信号23が有意で、スタートビット検出信号24が有意でない時だけ出力が有意となるので、ずらして送信された1ビット幅分のパルスが、ライトトリガ信号41及びリードトリガ信号42として出力する。出力したライトトリガ信号41及びリードトリガ信号42は、遅延回路31で遅延される。データ書き込みサイクルではアドレス受信後、更にデータがUART9を介してCPUユニット1から送信されてくるので、遅延させる時間は、UART9がt41で受信したデータの受信処理を終えるまでである。その後、遅延ライトトリガ信号43及び遅延リードトリガ信号44を、フィルタ45及びフィルタ46にそれぞれ入力する。フィルタ45は1ビット幅のパルスしか通過させず、フィルタ46は2ビット幅のパルスしか通過させないようにしておけば、結局RAM13へ出力する信号はフィルタ45を通過したライト信号20のみである。このようにして、RAM13へデータ書き込みを実行する。後は他の実施例と同様に、メモリユニット11での処理終了後、T44でフラグリセット信号19をUART8、UART9及びスタートビット検出回路22に入力し、受信フラグ16をリセットする。メモリユニット11側は次のシリアルデータ信号12待ちの状態になる。これらの動作をまとめると、データ書き込みに必要な時間は数7のようになる。
T21+T41+2×T2+T3+2×T4+T5+T7 ・・・ (7)

0042

以上のようにして式(7)を式(1)と比較すれば本実施例は従来例より時間式(8)だけ処理速度が向上する。
T11+T31+2×T2+2×T4+2×T7 ・・・ (8)

0043

次に図13データ読み出しサイクルについて考える。データ読み出しサイクルでは、CPUユニット1からアドレスの上位ビット、アドレスの下位ビットが2ビットずらして送信される。まず、データ書き込みサイクルと同様に、スタートビット検出信号23及びスタートビット検出信号24が有意になり、遅延ライトトリガ信号43および遅延リードトリガ信号44が、フィルタ45およびフィルタ46にそれぞれ入力する。そして今度は、UART8とUART9で2ビットずれてシリアルデータ信号12を受信しているので、遅延ライトトリガ信号43および遅延リードトリガ信号44はパルス幅が2ビット分である。従って、遅延ライトトリガ信号43はフィルタ45を通過せず、遅延リードトリガ信号44のみがフィルタ46を通過して出力されることになる。あとは他の実施例と同様にリード信号27を送信信号39としてUART9に入力する。又、RAM13へは延長回路47で延長した延長リード信号48を入力し、UART9がデータを送信している間はデータがデータバス15に出力しているようにする。そしてT24で受信フラグ16をリセットし、次のシリアルデータ信号12の待ち状態となる処理手順はデータ書き込みサイクルの時と同様である。これらの動作をまとめると、データ書き込みに必要な時間は式(9)のようになる。
T21+T2+T3+T4+T6 ・・・ (9)

0044

以上のようにして式(9)を式(2)と比較すれば本実施例は従来例より時間数10だけ処理速度が向上する。
T11+T31+2×T2+2×T4+2×T7 ・・・(10)

0045

メモリユニット11にデータを書き込む場合及びメモリユニット11からデータを読み出す場合について述べたが、メモリユニット11が外部入出力機器になった場合でも処理手順は同様である。また、アドレス及びデータのビット長がどのように変化しても、両者の転送が完了するまで、スタートビット検出信号23及びスタートビット検出信号24を遅延回路31で遅延させて、ライト信号20、リード信号27及びフラグリセット信号19を生成すれば良く、処理手順は同様である。

発明の効果

0046

この発明の実施例1によれば、アドレス及びデータをそれぞれ専用のUARTで送受信し、データ受信時に有意となるシリアルデータ信号のスタートビットからライト信号を生成することで、データ入出力処理速度の向上が実現できる。

0047

また、この発明の実施例2によれば、アドレス及びデータをそれぞれ専用のUARTで送受信し、データ受信時に有意となるシリアルデータ信号のストップビットからライト信号を生成することで、データ入出力処理速度の向上が実現できる。

0048

また、この発明の実施例3によれば、アドレス送受信専用UARTで受信したシリアルデータ信号のスタートビットとデータ送受信専用UARTで受信したシリアルデータ信号のスタートビットの組み合わせでライト信号及びリード信号を生成することで、データ入出力速度の向上が実現できる。

0049

また、この発明の実施例4によれば、アドレス送受信専用UARTで受信したシリアルデータ信号のストップビットとデータ送受信専用UARTで受信したシリアルデータ信号のストップビットの組み合わせでライト信号およびリード信号を生成することで、データ入出力速度の向上が実現できる。

0050

また、この発明の実施例5によれば、アドレス送受信専用UARTで受信したシリアルデータ信号のスタートビットとアドレス及びデータ送受信用UARTで受信したシリアルデータ信号のスタートビットのタイミングを用いてライト信号及びリード信号を生成することで、データ入出力速度の向上が実現できる。

図面の簡単な説明

0051

図1この発明の実施例1を示すブロック図である。
図2この発明の実施例1のタイミングチャートである。
図3この発明の実施例2を示すブロック図である。
図4この発明の実施例2のタイミングチャートである。
図5この発明の実施例3を示すブロック図である。
図6この発明の実施例3のデータ書き込みサイクルのタイミングチャートである。
図7この発明の実施例3のデータ読み出しサイクルのタイミングチャートである。
図8この発明の実施例4を示すブロック図である。
図9この発明の実施例4のデータ書き込みサイクルのタイミングチャートである。
図10この発明の実施例4のデータ読み出しサイクルのタイミングチャートである。
図11この発明の実施例5を示すブロック図である。
図12この発明の実施例5のデータ書き込みサイクルのタイミングチャートである。
図13この発明の実施例5のデータ読み出しサイクルのタイミングチャートである。
図14従来例のブロック図である。
図15従来例のタイミングチャートである。

--

0052

1CPUユニット、2 CPU、3 ROM、4アドレスバス、5データバス、6リード信号、7送信信号、8UART、9 UART、10外部I/F回路、11メモリユニット、21シリアルデータ信号、13 RAM、14 アドレスバス、15 データバス、16受信フラグ、17ライト信号パルス生成回路、18リセットパルス生成回路、19フラグリセット信号、20 ライト信号、21 受信フラグ、22スタートビット検出回路、23 スタートビット検出信号、24 スタートビット検出信号、25ゲート、26 リード信号パルス生成回路、27 リード信号、28ストップビット検出回路、29 ストップビット検出信号、30 ストップビット検出信号、31遅延回路、32遅延スタートビット検出信号、33 遅延回路、34 遅延スタートビット検出信号、35マスク信号、36 パルス生成回路、37パルス信号、38切り替え回路、39 送信信号、40 ゲート、41リードトリガ信号、42ライトトリガ信号、43 遅延リードトリガ信号、44遅延ライトトリガ信号、45フィルタ、46 フィルタ、47延長回路、48延長リード信号、49 CPU、50 ROM。

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