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技術 強誘電体不揮発性記憶装置及びその製造方法

出願人 ソニー株式会社
発明者 杉山寿伸
出願日 1994年12月9日 (25年11ヶ月経過) 出願番号 1994-331672
公開日 1996年6月25日 (24年4ヶ月経過) 公開番号 1996-167695
状態 未査定
技術分野 ダイナミックメモリ 特殊メモリ(超電導/光/流体) 不揮発性半導体メモリ 半導体メモリ 不揮発性半導体メモリ DRAM
主要キーワード 付加キャパシタ 残留分極電荷 基準ビット線 PZT 分極電荷 差動型 印加電位 関数式
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図面 (10)

目的

強誘電体キャパシタ分極特性等にばらつきがあっても読み出し余裕を大きくして、信頼性を高める。

構成

データの読み出し時に、強誘電体キャパシタに電気的に接続されるビット線電位Vbl0 、Vbl1 と基準電位Vbl1 、Vbl0 との電位差ΔVblが最大になる容量Cbを、ビット線が有している。このため、電位差ΔVblの検知及び増幅が容易であり、強誘電体キャパシタに分極特性のばらつき等があっても読み出し余裕が大きい。

概要

背景

図6は強誘電体印加する電界Eとその分極電荷Pとの関係を示すヒステリシス曲線であり、±Ec は抗電界、±Pr は残留分極電荷である。この様な強誘電体を用いた不揮発性記憶装置として種々の構造のものが提案されているが、何れも、基本的には、強誘電体の2方向の分極状態に対応して2値のデータを記憶するものである。

強誘電体不揮発性記憶装置のうちで最も一般的なものは、通常のDRAM蓄積キャパシタ強誘電体キャパシタに置き換えたものである。図7は、この様な強誘電体不揮発性記憶装置のうちで、1個のメモリセル11が一対のスイッチングトランジスタ12、13と一対の強誘電体キャパシタ14、15とで構成されていて、2トランジスタ−2キャパシタ方式と称されているものを示している。

スイッチングトランジスタ12、13には別個ビット線BL1 、BL2 が接続されているが、共通のワード線WLがスイッチングトランジスタ12、13のゲート電極になっており、共通のプレート線PLが強誘電体キャパシタ14、15に接続されている。

図8(a)は、図7に示した強誘電体不揮発性記憶装置にデータを書き込む際の印加電位タイミングチャートを示しており、図8(b)は、その時の強誘電体キャパシタ14、15における分極状態を示している。なお、強誘電体キャパシタ14、15に印加する電位の向きは、ビット線BL1 、BL2 からプレート線PLへ向かう方向を正にしている。

書き込みに際しては、まず、期間T1 において、ビット線BL1 及びプレート線PLを接地電位0にし、ビット線BL2 を電源電位VCCにする。また、スイッチングトランジスタ12、13の閾値電圧が1V未満であるとして、VCC+1Vに昇圧した電位をワード線WLに印加して、これらのスイッチングトランジスタ12、13側における強誘電体キャパシタ14、15の電極の電位を夫々0及びVCCにする。

すると、強誘電体キャパシタ14には電圧が印加されないので、この強誘電体キャパシタ14では分極が生じない。一方、強誘電体キャパシタ15にはVCCの電圧が印加されるので、この強誘電体キャパシタ15では図6におけるA点の状態の分極が生じる。

次に、期間T2 において、プレート線PLを電源電位VCCにする。すると、強誘電体キャパシタ14には−VCCの電圧が印加されるので、この強誘電体キャパシタ14では図6におけるC点の状態の分極が生じる。一方、強誘電体キャパシタ15には電圧が印加されなくなるので、この強誘電体キャパシタ15の分極は図6におけるB点の状態になる。

次に、期間T3 において、プレート線PLを接地電位0にする。すると、強誘電体キャパシタ14には電圧が印加されなくなるので、この強誘電体キャパシタ14の分極は図6におけるD点の状態になる。一方、強誘電体キャパシタ15にはVCCの電圧が印加されるので、この強誘電体キャパシタ15の分極は図6におけるA点の状態になる。

その後、ワード線WLを接地電位0にすると、スイッチングトランジスタ12、13と強誘電体キャパシタ14、15との間が浮遊状態になるが、スイッチングトランジスタ12、13の拡散層を通した放電によって、強誘電体キャパシタ15にも電圧が印加されなくなる。従って、強誘電体キャパシタ15の分極は図6におけるB点の状態になる。

以上で書き込みが完了するが、記憶すべき2値のうちのもう一方の値を書き込むためには、強誘電体キャパシタ14、15の分極方向を上述の方向とは逆の方向にする。

図9(a)は、図7に示した強誘電体不揮発性記憶装置からデータを読み出す際の印加電位のタイミングチャートを示しており、図9(b)は、その時の強誘電体キャパシタ14、15における分極状態を示している。

読み出しに際しては、まず、期間T1 において、ビット線BL1 、BL2 を接地電位0にした後、これらのビット線BL1 、BL2 を浮遊状態にし、プレート線PLも接地電位0にする。また、VCC+1Vに昇圧した電位をワード線WLに印加して、スイッチングトランジスタ12、13側における強誘電体キャパシタ14、15の電極の電位も0にする。

この状態では、強誘電体キャパシタ14、15の何れにも電圧が印加されないので、強誘電体キャパシタ14、15における分極方向は、書き込み状態から変化しない。

次に、期間T2 において、プレート線PLを電源電位VCCにする。この時、ビット線BL1 、BL2 が浮遊状態であるので、まず、強誘電体キャパシタ14、15の容量及びビット線BL1 、BL2 の寄生容量による容量結合によって、ビット線BL1 、BL2 の電位が共に僅かに上昇する。

しかし、強誘電体キャパシタ14、15の何れにも−VCCの電圧が印加されるので、強誘電体キャパシタ14の分極状態は図6のヒステリシス曲線上をD点からC点へ向かって移動し、強誘電体キャパシタ15の分極状態は図6のヒステリシス曲線上をB点からC点へ向かって移動する。この結果、強誘電体キャパシタ14では分極方向が変化せず、この強誘電体キャパシタ14とビット線BL1 との間では電荷が殆ど移動しないので、ビット線BL1 の電位は殆ど変化しない。

一方、強誘電体キャパシタ15では分極方向が反転し、強誘電体キャパシタ15からビット線BL2 へ正電荷が移動するので、ビット線BL2 の電位は僅かに上昇する。従って、差動型センスアンプで、ビット線BL1 、BL2 間の電位差を検知し且つビット線BL1 、BL2 の電位を0及びVCCに増幅して、読み出しを行う。

次に、期間T3 において、プレート線PLを接地電位0にする。すると、強誘電体キャパシタ14には電圧が印加されなくなるので、この強誘電体キャパシタ14の分極は図6におけるD点の状態に復帰する。一方、強誘電体キャパシタ15にはVCCの電圧が印加されるので、この強誘電体キャパシタ15の分極は図6におけるA点の状態になる。

その後、ワード線WLを接地電位0にすると、スイッチングトランジスタ12、13と強誘電体キャパシタ14、15との間が浮遊状態になるが、スイッチングトランジスタ12、13の拡散層を通した放電によって、強誘電体キャパシタ15にも電圧が印加されなくなる。従って、強誘電体キャパシタ15の分極は図6におけるB点の状態に復帰する。

2トランジスタ−2キャパシタ方式の強誘電体不揮発性記憶装置の動作方法は以上の通りであるが、1個のメモリセルが単一のスイッチングトランジスタと単一の強誘電体キャパシタとで構成されていて、1トランジスタ−1キャパシタ方式と称されている強誘電体不揮発性記憶装置の動作方法も、基本的には上述の方法と同様である。

但し、この構造では、1個のメモリセルに1本のビット線しか存在していないので、ダミーセルに接続されているビット線との間の電位差を検知及び増幅して、読み出しを行う。

このために、プレート線に電源電位VCCを印加した時のビット線への電荷の移動量が、強誘電体キャパシタが図6のB点及びD点の分極状態にあるメモリセルの場合の中間の量になって、ビット線の電位もこれらの場合の中間の値になる様に、ダミーセルにおけるキャパシタの面積等が調節されている。

ところで、以上の説明からも明らかな様に、2トランジスタ−2キャパシタ方式及び1トランジスタ−1キャパシタ方式の何れにおいても、データの読み出しに際しては、検知及び増幅すべきビット線間の電位差を大きくする必要がある。もし、この電位差が小さければ、強誘電体キャパシタ14、15の分極特性のばらつき等を補うことができず、読み出し余裕が小さくて、信頼性が低下する。

一方、DRAMでも、ビット線間の電位差を検知及び増幅することによって、データの読み出しを行っている。そして、DRAMでは、ビット線の容量を小さくすればビット線間の電位差を大きくすることができるので、従来の強誘電体不揮発性記憶装置でも、ビット線の容量を小さくすることが考えられていた。

概要

強誘電体キャパシタの分極特性等にばらつきがあっても読み出し余裕を大きくして、信頼性を高める。

データの読み出し時に、強誘電体キャパシタに電気的に接続されるビット線の電位Vbl0 、Vbl1 と基準電位Vbl1 、Vbl0 との電位差ΔVblが最大になる容量Cbを、ビット線が有している。このため、電位差ΔVblの検知及び増幅が容易であり、強誘電体キャパシタに分極特性のばらつき等があっても読み出し余裕が大きい。

目的

効果

実績

技術文献被引用数
0件
牽制数
1件

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請求項1

強誘電体から成るキャパシタ絶縁膜を有する強誘電体キャパシタを用いてメモリセルが構成されており、前記強誘電体の2方向の分極状態に対応して2値のデータを記憶し、前記強誘電体キャパシタに電気的に接続されるビット線電位基準電位との電位差によって前記2値のデータの読み出しを行う強誘電体不揮発性記憶装置において、前記電位差が最大になる容量を前記ビット線が有していることを特徴とする強誘電体不揮発性記憶装置。

請求項2

前記ビット線に付加キャパシタが設けられており、この付加キャパシタの容量と前記ビット線の寄生容量との和が、前記電位差が最大になる前記容量になっていることを特徴とする請求項1記載の強誘電体不揮発性記憶装置。

請求項3

前記付加キャパシタのキャパシタ絶縁膜が強誘電体から成っていることを特徴とする請求項2記載の強誘電体不揮発性記憶装置。

請求項4

前記メモリセルが一対の前記強誘電体キャパシタを含んでおり、前記一対の強誘電体キャパシタにおける前記強誘電体を互いに反対方向へ分極させ、前記一対の強誘電体キャパシタに電気的に接続される一対の前記ビット線の一方が他方に対して前記基準電位を与えることを特徴とする請求項1〜3の何れか1項に記載の強誘電体不揮発性記憶装置。

請求項5

前記メモリセルが単一の前記強誘電体キャパシタを含んでおり、基準ビット線が前記ビット線に対して前記基準電位を与えることを特徴とする請求項1〜3の何れか1項に記載の強誘電体不揮発性記憶装置。

請求項6

前記強誘電体キャパシタと前記付加キャパシタとを同時に形成することを特徴とする請求項3記載の強誘電体不揮発性記憶装置の製造方法。

請求項7

前記2方向の分極状態と前記読み出しのための分極状態とを結ぶ前記強誘電体のヒステリシス曲線と、前記2方向の分極状態に対応する電荷軸上の点から前記ビット線の前記容量の値を勾配にして延びる直線との交点から、前記ビット線の前記電位を求めることを特徴とする請求項1〜6の何れか1項に記載の強誘電体不揮発性記憶装置の製造方法。

技術分野

0001

本願の発明は、強誘電体キャパシタを用いてメモリセルが構成されている強誘電体不揮発性記憶装置及びその製造方法に関するものである。

背景技術

0002

図6強誘電体印加する電界Eとその分極電荷Pとの関係を示すヒステリシス曲線であり、±Ec は抗電界、±Pr は残留分極電荷である。この様な強誘電体を用いた不揮発性記憶装置として種々の構造のものが提案されているが、何れも、基本的には、強誘電体の2方向の分極状態に対応して2値のデータを記憶するものである。

0003

強誘電体不揮発性記憶装置のうちで最も一般的なものは、通常のDRAM蓄積キャパシタを強誘電体キャパシタに置き換えたものである。図7は、この様な強誘電体不揮発性記憶装置のうちで、1個のメモリセル11が一対のスイッチングトランジスタ12、13と一対の強誘電体キャパシタ14、15とで構成されていて、2トランジスタ−2キャパシタ方式と称されているものを示している。

0004

スイッチングトランジスタ12、13には別個ビット線BL1 、BL2 が接続されているが、共通のワード線WLがスイッチングトランジスタ12、13のゲート電極になっており、共通のプレート線PLが強誘電体キャパシタ14、15に接続されている。

0005

図8(a)は、図7に示した強誘電体不揮発性記憶装置にデータを書き込む際の印加電位タイミングチャートを示しており、図8(b)は、その時の強誘電体キャパシタ14、15における分極状態を示している。なお、強誘電体キャパシタ14、15に印加する電位の向きは、ビット線BL1 、BL2 からプレート線PLへ向かう方向を正にしている。

0006

書き込みに際しては、まず、期間T1 において、ビット線BL1 及びプレート線PLを接地電位0にし、ビット線BL2 を電源電位VCCにする。また、スイッチングトランジスタ12、13の閾値電圧が1V未満であるとして、VCC+1Vに昇圧した電位をワード線WLに印加して、これらのスイッチングトランジスタ12、13側における強誘電体キャパシタ14、15の電極の電位を夫々0及びVCCにする。

0007

すると、強誘電体キャパシタ14には電圧が印加されないので、この強誘電体キャパシタ14では分極が生じない。一方、強誘電体キャパシタ15にはVCCの電圧が印加されるので、この強誘電体キャパシタ15では図6におけるA点の状態の分極が生じる。

0008

次に、期間T2 において、プレート線PLを電源電位VCCにする。すると、強誘電体キャパシタ14には−VCCの電圧が印加されるので、この強誘電体キャパシタ14では図6におけるC点の状態の分極が生じる。一方、強誘電体キャパシタ15には電圧が印加されなくなるので、この強誘電体キャパシタ15の分極は図6におけるB点の状態になる。

0009

次に、期間T3 において、プレート線PLを接地電位0にする。すると、強誘電体キャパシタ14には電圧が印加されなくなるので、この強誘電体キャパシタ14の分極は図6におけるD点の状態になる。一方、強誘電体キャパシタ15にはVCCの電圧が印加されるので、この強誘電体キャパシタ15の分極は図6におけるA点の状態になる。

0010

その後、ワード線WLを接地電位0にすると、スイッチングトランジスタ12、13と強誘電体キャパシタ14、15との間が浮遊状態になるが、スイッチングトランジスタ12、13の拡散層を通した放電によって、強誘電体キャパシタ15にも電圧が印加されなくなる。従って、強誘電体キャパシタ15の分極は図6におけるB点の状態になる。

0011

以上で書き込みが完了するが、記憶すべき2値のうちのもう一方の値を書き込むためには、強誘電体キャパシタ14、15の分極方向を上述の方向とは逆の方向にする。

0012

図9(a)は、図7に示した強誘電体不揮発性記憶装置からデータを読み出す際の印加電位のタイミングチャートを示しており、図9(b)は、その時の強誘電体キャパシタ14、15における分極状態を示している。

0013

読み出しに際しては、まず、期間T1 において、ビット線BL1 、BL2 を接地電位0にした後、これらのビット線BL1 、BL2 を浮遊状態にし、プレート線PLも接地電位0にする。また、VCC+1Vに昇圧した電位をワード線WLに印加して、スイッチングトランジスタ12、13側における強誘電体キャパシタ14、15の電極の電位も0にする。

0014

この状態では、強誘電体キャパシタ14、15の何れにも電圧が印加されないので、強誘電体キャパシタ14、15における分極方向は、書き込み状態から変化しない。

0015

次に、期間T2 において、プレート線PLを電源電位VCCにする。この時、ビット線BL1 、BL2 が浮遊状態であるので、まず、強誘電体キャパシタ14、15の容量及びビット線BL1 、BL2 の寄生容量による容量結合によって、ビット線BL1 、BL2 の電位が共に僅かに上昇する。

0016

しかし、強誘電体キャパシタ14、15の何れにも−VCCの電圧が印加されるので、強誘電体キャパシタ14の分極状態は図6のヒステリシス曲線上をD点からC点へ向かって移動し、強誘電体キャパシタ15の分極状態は図6のヒステリシス曲線上をB点からC点へ向かって移動する。この結果、強誘電体キャパシタ14では分極方向が変化せず、この強誘電体キャパシタ14とビット線BL1 との間では電荷が殆ど移動しないので、ビット線BL1 の電位は殆ど変化しない。

0017

一方、強誘電体キャパシタ15では分極方向が反転し、強誘電体キャパシタ15からビット線BL2 へ正電荷が移動するので、ビット線BL2 の電位は僅かに上昇する。従って、差動型センスアンプで、ビット線BL1 、BL2 間の電位差を検知し且つビット線BL1 、BL2 の電位を0及びVCCに増幅して、読み出しを行う。

0018

次に、期間T3 において、プレート線PLを接地電位0にする。すると、強誘電体キャパシタ14には電圧が印加されなくなるので、この強誘電体キャパシタ14の分極は図6におけるD点の状態に復帰する。一方、強誘電体キャパシタ15にはVCCの電圧が印加されるので、この強誘電体キャパシタ15の分極は図6におけるA点の状態になる。

0019

その後、ワード線WLを接地電位0にすると、スイッチングトランジスタ12、13と強誘電体キャパシタ14、15との間が浮遊状態になるが、スイッチングトランジスタ12、13の拡散層を通した放電によって、強誘電体キャパシタ15にも電圧が印加されなくなる。従って、強誘電体キャパシタ15の分極は図6におけるB点の状態に復帰する。

0020

2トランジスタ−2キャパシタ方式の強誘電体不揮発性記憶装置の動作方法は以上の通りであるが、1個のメモリセルが単一のスイッチングトランジスタと単一の強誘電体キャパシタとで構成されていて、1トランジスタ−1キャパシタ方式と称されている強誘電体不揮発性記憶装置の動作方法も、基本的には上述の方法と同様である。

0021

但し、この構造では、1個のメモリセルに1本のビット線しか存在していないので、ダミーセルに接続されているビット線との間の電位差を検知及び増幅して、読み出しを行う。

0022

このために、プレート線に電源電位VCCを印加した時のビット線への電荷の移動量が、強誘電体キャパシタが図6のB点及びD点の分極状態にあるメモリセルの場合の中間の量になって、ビット線の電位もこれらの場合の中間の値になる様に、ダミーセルにおけるキャパシタの面積等が調節されている。

0023

ところで、以上の説明からも明らかな様に、2トランジスタ−2キャパシタ方式及び1トランジスタ−1キャパシタ方式の何れにおいても、データの読み出しに際しては、検知及び増幅すべきビット線間の電位差を大きくする必要がある。もし、この電位差が小さければ、強誘電体キャパシタ14、15の分極特性のばらつき等を補うことができず、読み出し余裕が小さくて、信頼性が低下する。

0024

一方、DRAMでも、ビット線間の電位差を検知及び増幅することによって、データの読み出しを行っている。そして、DRAMでは、ビット線の容量を小さくすればビット線間の電位差を大きくすることができるので、従来の強誘電体不揮発性記憶装置でも、ビット線の容量を小さくすることが考えられていた。

発明が解決しようとする課題

0025

しかし、強誘電体不揮発性記憶装置とDRAMとでは、データの読み出しに際してビット線の電位を変化させる方法が互いに異なっているので、強誘電体不揮発性記憶装置におけるビット線の容量を小さくしても、ビット線間の電位差を必ずしも大きくすることはできない。このため、従来の強誘電体不揮発性記憶装置では信頼性が高くなかった。

課題を解決するための手段

0026

請求項1の強誘電体不揮発性記憶装置は、強誘電体から成るキャパシタ絶縁膜を有する強誘電体キャパシタ14、15を用いてメモリセル11が構成されており、前記強誘電体の2方向の分極状態に対応して2値のデータを記憶し、前記強誘電体キャパシタ14、15に電気的に接続されるビット線BL1 、BL2 の電位Vbl0 、Vbl1 と基準電位Vbl1 、Vbl0 との電位差ΔVbl、ΔVbl0 、ΔVbl1 によって前記2値のデータの読み出しを行う強誘電体不揮発性記憶装置において、前記電位差ΔVbl、ΔVbl0 、ΔVbl1 が最大になる容量Cbを前記ビット線BL1 、BL2 が有していることを特徴としている。

0027

請求項2の強誘電体不揮発性記憶装置は、請求項1の強誘電体不揮発性記憶装置において、前記ビット線BL1 、BL2 に付加キャパシタ16、17が設けられており、この付加キャパシタ16、17の容量Ca と前記ビット線の寄生容量Cp との和Ca +Cp が、前記電位差ΔVbl、ΔVbl0 、ΔVbl1 が最大になる前記容量Cbになっていることを特徴としている。

0028

請求項3の強誘電体不揮発性記憶装置は、請求項2の強誘電体不揮発性記憶装置において、前記付加キャパシタ16、17のキャパシタ絶縁膜が強誘電体から成っていることを特徴としている。

0029

請求項4の強誘電体不揮発性記憶装置は、請求項1〜3の何れかの強誘電体不揮発性記憶装置において、前記メモリセル11が一対の前記強誘電体キャパシタ14、15を含んでおり、前記一対の強誘電体キャパシタ14、15における前記強誘電体を互いに反対方向へ分極させ、前記一対の強誘電体キャパシタ14、15に電気的に接続される一対の前記ビット線BL1 、BL2 の一方が他方に対して前記基準電位を与えることを特徴としている。

0030

請求項5の強誘電体不揮発性記憶装置は、請求項1〜3の何れかの強誘電体不揮発性記憶装置において、前記メモリセルが単一の前記強誘電体キャパシタを含んでおり、基準ビット線が前記ビット線に対して前記基準電位を与えることを特徴としている。

0031

請求項6の強誘電体不揮発性記憶装置の製造方法は、請求項3の強誘電体不揮発性記憶装置を製造するに際して、前記強誘電体キャパシタ14、15と前記付加キャパシタ16、17とを同時に形成することを特徴としている。

0032

請求項7の強誘電体不揮発性記憶装置の製造方法は、請求項1〜6の何れかの強誘電体不揮発性記憶装置を製造するに際して、前記2方向の分極状態と前記読み出しのための分極状態とを結ぶ前記強誘電体のヒステリシス曲線D−C、B−Cと、前記2方向の分極状態に対応する電荷軸上の点から前記ビット線BL1 、BL2 の前記容量Cbの値を勾配にして延びる直線との交点から、前記ビット線BL1 、BL2 の前記電位Vbl0 、Vbl1 を求めることを特徴としている。

0033

請求項1の強誘電体不揮発性記憶装置では、読み出し時にビット線BL1 、BL2 の電位Vbl0 、Vbl1 と基準電位Vbl1 、Vbl0 との電位差ΔVbl、ΔVbl0 、ΔVbl1 が最大になるので、この電位差ΔVbl、ΔVbl0 、ΔVbl1 の検知及び増幅が容易であり、強誘電体キャパシタ14、15に分極特性のばらつき等があっても読み出し余裕が大きい。

0034

請求項2の強誘電体不揮発性記憶装置では、ビット線BL1 、BL2 に付加キャパシタ16、17が設けられているので、この付加キャパシタ16、17の容量Ca を調節することによって、読み出し時にビット線BL1 、BL2 の電位Vbl0 、Vbl1 と基準電位Vbl1 、Vbl0 との電位差ΔVbl、ΔVbl0 、ΔVbl1が最大になる様なビット線BL1 、BL2 の容量Cbを容易に得ることができる。

0035

請求項3の強誘電体不揮発性記憶装置では、付加キャパシタ16、17のキャパシタ絶縁膜が強誘電体から成っているので、キャパシタ絶縁膜が常誘電体から成っている構造に比べて、ビット線BL1 、BL2 が最適な容量Cbを有するために必要な付加キャパシタ16、17の平面的な面積が小さくてよい。

0036

請求項4の強誘電体不揮発性記憶装置では、メモリセル11が一対の強誘電体キャパシタ14、15を含んでいるので、2トランジスタ−2キャパシタ方式を実現することができる。

0037

請求項5の強誘電体不揮発性記憶装置では、メモリセルが単一の強誘電体キャパシタを含んでいるので、1トランジスタ−1キャパシタ方式を実現することができる。

0038

請求項6の強誘電体不揮発性記憶装置の製造方法では、メモリセル11を構成する強誘電体キャパシタ14、15とビット線BL1 、BL2 に付加される付加キャパシタ16、17とを同時に形成するので、ビット線BL1 、BL2 に付加キャパシタ16、17を付加するにも拘らず製造工程は増加しない。

0039

請求項7の強誘電体不揮発性記憶装置の製造方法では、読み出し時におけるビット線BL1 、BL2 の電位Vbl0 、Vbl1 を作図法によって求めるので、強誘電体キャパシタ14、15におけるヒステリシス曲線D−C、B−Cの具体的な関数式が不明でも読み出し時におけるビット線BL1 、BL2 の電位Vbl0 、Vbl1 を求めることができる。

0040

以下、本願の発明の第1及び第2実施例を、図1〜5を参照しながら説明する。図1〜4が2トランジスタ−2キャパシタ方式の強誘電体不揮発性記憶装置に適用した本願の発明の第1実施例を示しているが、この第1実施例の説明に先立って、まず、本願の発明の原理を説明する。

0041

図1(b)はメモリセル11を構成しているスイッチングトランジスタ12、13が導通している場合の等価回路を示しており、容量Cs を有する強誘電体キャパシタ14または15と、ビット線BL1 またはBL2 の容量Cbと等価な容量を有するキャパシタとが、プレート線PLと接地線GLとの間に互いに直列に接続されている。

0042

データの読み出しに際してプレート線PLに電位Vplを印加したときのビット線BL1 、BL2 の電位をVblとすると、読み出し時はビット線BL1 、BL2が浮遊状態であり、且つ上述の様に容量Cs と容量Cbとが互いに直列に接続されているので、これらの容量Cs 、Cb には、以下の連立方程式で表される互いに等しい電荷Q0 が蓄積される。
Q0 =Q(Vpl−Vbl)
Q0 =Cb ・Vbl

0043

式におけるQ(V)は、容量Cs の両側の電極に電位差Vが印加された場合にこの容量Cs に蓄積される電荷の関数を表している。ところが、強誘電体キャパシタ14、15の容量Cs に蓄積される電荷Q(V)の具体的な関数式は明らかでないので、上記の連立方程式からビット線BL1 、BL2 の電位Vblを解析的に求めることはできない。そこで、図1(a)は、この電位Vblを作図的に求める方法を示している。

0044

書き込み状態で強誘電体キャパシタ14、15が図1(a)の夫々D、B点の状態にあるとすると、図9における期間T2 の説明で述べた様に、読み出しに際しては、強誘電体キャパシタ14の分極状態は図1(a)のヒステリシス曲線上をD点からC点へ向かって移動し、強誘電体キャパシタ15の分極状態は図1(a)のヒステリシス曲線上をB点からC点へ向かって移動する。

0045

このため、接地電位0における電荷軸上でD点と同じ高さの点を原点とする式の直線と、強誘電体キャパシタ14における式に対応する曲線D−Cとの交点が、読み出し時におけるビット線BL1 の増幅前の電位Vbl0 になる。また、接地電位0における電荷軸上でB点と同じ高さの点を原点とする式の直線と、強誘電体キャパシタ15における式に対応する曲線B−Cとの交点が、読み出し時におけるビット線BL2 の増幅前の電位Vbl1 になる。

0046

つまり、電位Vbl1 と電位Vbl0 との差であるΔVblが、検知及び増幅すべきビット線BL1 、BL2 間の電位差になる。そして、この図1(a)から、同じヒステリシス曲線でも容量Cbによって電位差ΔVblが異なり、容量Cb を小さくしても電位差ΔVblは必ずしも大きくならず、電位差ΔVblを最大にする最適な容量Cb が存在することが分かる。

0047

従って、逆に、図2からこの最適な容量Cbを求めて、ビット線の容量Cb としてこの最適な容量Cb を選択すれば、電位差ΔVblが最大になる。この結果、電位差ΔVblの検知及び増幅が容易になり、強誘電体キャパシタ14、15に分極特性のばらつき等があっても読み出し余裕が大きくなる。

0048

図2は、膜厚が282nmのPZT(PbZrTiO3 )をキャパシタ絶縁膜とし面積が4μm2 である強誘電体キャパシタのヒステリシス曲線を用い、電位Vplとして電源電位Vcc=5Vを採用し、容量Cbを200〜800fFに変化させた場合の、電位差ΔVblの求め方を示している。

0049

図3は、図2の方法で求めた電位差ΔVblを示している。この図3から、ビット線の容量Cbが400fF付近のときに電位差ΔVblの最大値が存在することが分かる。従って、図2に示したヒステリシス曲線を有するPZTが強誘電体キャパシタ14、15のキャパシタ絶縁膜である場合は、ビット線の容量Cb を400fFにするのが最も良い。しかし、図7に示した一従来例では、ビット線BL1 、BL2 の容量Cb としては、その寄生容量が存在するだけである。

0050

そこで、この第1実施例では、図4に示す様に、ビット線BL1 、BL2 と接地線GLとの間に容量Ca の付加キャパシタ16、17を接続し、ビット線BL1 、BL2 の寄生容量Cp と付加キャパシタ16、17の容量Ca との和Ca +Cp が上述の最適な容量Cbになる様に、付加キャパシタ16、17の容量Caを調節してある。但し、ビット線BL1 、BL2 の寄生容量Cp のみで上述の最適な容量Cb に等しくなれば、付加キャパシタ16、17は不要である。

0051

ところで、図2についての上述の説明では、強誘電体キャパシタの面積を4μm2 としたので、ビット線の最適な容量Cbが400fFになったが、強誘電体キャパシタ14、15の面積を12μm2 とすると、ビット線BL1 、BL2 の最適な容量Cb は1200fFになる。従って、ビット線BL1 、BL2 の寄生容量を400fFと仮定すると、付加キャパシタ16、17によって800fFを補う必要がある。

0052

しかし、例えば、膜厚が30nmのSiO2 膜をキャパシタ絶縁膜とする付加キャパシタ16、17でこの800fFを補おうとすると、付加キャパシタ16、17の面積として約26×26μm2 が必要になり、強誘電体キャパシタ14、15に比べても面積が非常に大きくて、強誘電体不揮発性記憶装置の微細化が困難である。

0053

この様な場合は、強誘電体キャパシタ14、15と同様に、付加キャパシタ16、17のキャパシタ絶縁膜にも膜厚が282nmのPZTを用いると、PZTの比誘電率が1000と大きいので、付加キャパシタ16、17の面積も約5×5μm2 でよい。但し、その場合の付加キャパシタ16、17は、PZTの分極方向を反転させない様に使用する。

0054

なお、この様に強誘電体キャパシタ14、15と付加キャパシタ16、17とでキャパシタ絶縁膜が共通であれば、これらの強誘電体キャパシタ14、15と付加キャパシタ16、17とを同時に形成することができて、工程が簡略化される。

0055

図5は、1トランジスタ−1キャパシタ方式の強誘電体不揮発性記憶装置に適用した本願の発明の第2実施例における、メモリセルに接続されているビット線の容量及びダミーセルに接続されているビット線の容量の求め方を示している。この第2実施例でも、メモリセルに接続されているビット線の容量Cbの求め方は、上述の第1実施例と同様である。

0056

一方、ダミーセルに接続されているビット線の容量としては、データの読み出しに際してプレート線に電位Vplを印加したときに、記憶している2値のデータに対応するビット線の電位Vbl0 、Vbl1 の中間の値になる様な容量を求める。従って、データの読み出しに際して、メモリセルに接続されているビット線とダミーセルに接続されているビット線との間の電位差ΔVbl0 、ΔVbl1 は、上述の第1実施例の場合の半分になる。

発明の効果

0057

請求項1の強誘電体不揮発性記憶装置では、強誘電体キャパシタの分極特性等にばらつきがあっても読み出し余裕が大きいので、信頼性が高い。

0058

請求項2の強誘電体不揮発性記憶装置では、読み出し時にビット線の電位と基準電位との電位差が最大になる様なビット線の容量を容易に得ることができるので、高い信頼性を容易に得ることができる。

0059

請求項3の強誘電体不揮発性記憶装置では、ビット線が最適な容量を有するために必要な付加キャパシタの平面的な面積が小さくてよいので、微細化が可能である。

0060

請求項4、5の強誘電体不揮発性記憶装置では、2トランジスタ−2キャパシタ方式及び1トランジスタ−1キャパシタ方式を実現することができるので、これらの方式の強誘電体不揮発性記憶装置の信頼性を高めることができる。

0061

請求項6の強誘電体不揮発性記憶装置の製造方法では、ビット線に付加キャパシタを付加するにも拘らず製造工程は増加しないので、信頼性の高い強誘電体不揮発性記憶装置を低コストで製造することができる。

0062

請求項7の強誘電体不揮発性記憶装置の製造方法では、強誘電体キャパシタにおけるヒステリシス曲線の具体的な関数式が不明でも読み出し時におけるビット線の電位を求めることができるので、信頼性の高い強誘電体不揮発性記憶装置を容易に製造することができる。

図面の簡単な説明

0063

図1本願の発明の第1実施例を示しており、(a)はデータの読み出し時におけるビット線の電位を作図的に求める方法を示すグラフ、(b)はメモリセルを構成しているスイッチングトランジスタが導通している場合の等価回路図である。
図2第1実施例の具体例を示すグラフである。
図3図2のグラフで求めたビット線の容量とビット線間の電位差との関係を示すグラフである。
図4第1実施例のメモリセルの等価回路図である。
図5本願の発明の第2実施例を示しており、データの読み出し時におけるビット線の電位を作図的に求める方法を示すグラフである。
図6強誘電体のヒステリシス曲線を示すグラフである。
図7本願の発明の一従来例におけるメモリセルの等価回路図である。
図8本願の発明の第1実施例及び一従来例を示しており、(a)はデータを書き込む際の印加電位のタイミングチャート、(b)はその時の強誘電体キャパシタにおける分極状態を示す概念図である。
図9本願の発明の第1実施例及び一従来例を示しており、(a)はデータを読み出す際の印加電位のタイミングチャート、(b)はその時の強誘電体キャパシタにおける分極状態を示す概念図である。

--

0064

11メモリセル
14強誘電体キャパシタ
15 強誘電体キャパシタ
16付加キャパシタ
17 付加キャパシタ
BL1ビット線
BL2 ビット線

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