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目的

マスクROMおよびその書き込み方法に関し、集積回路装置のマスクROMに書き込まれた内容のコピーを防ぐためのスクランブルプログラム等のデータを顕微鏡的な観察によって容易に解読されず、かつ、容易に変更することができる手段を提供する。

構成

記憶セルであるMOSFET(T11,T12,・・・, T23,T24)において、異なる厚さのゲート絶縁膜を形成する工程、ゲート電極の下への不純物イオン注入工程(WL1 ,WL2 ,WL3 ,・・・の斜線部分)、導電体による接続工程(C11,C12,・・・, C23,C24の斜線部分)等の異なる2種以上のデータ書き込み工程を用い、あるいは、第1の導電体層対の間を接続する工程と、この第1の導電体層対を覆う第2の導電体層対の間を接続する工程を用いてスクランブルプログラム等を書き込み、顕微鏡的な観察によってはその一部しか見えないようにする。

概要

背景

近年、半導体記憶装置に記憶されている情報、データ、プログラム等がコピーされる恐れが多くなり、半導体記憶装置に記憶されている情報等のコピーを防止するために、半導体記憶装置内に、そのままでは正確にデータを読みだすことができないようにしたスクランブルプログラムを書き込んだマスクROMを設けることが多くなってきた。

ところが、本来秘密にしておきたいマスクROMに書き込まれたスクランブルプログラムが、半導体記憶装置の封止容器を開いて顕微鏡を用いて観察することによって容易に解読されるようでは、スクランブルプログラム用のROMを設ける効果が減殺されるため、マスクROMに書き込まれたスクランブルプログラムが顕微鏡的な観察によって容易に解読されないようにすることが必要である。

概要

マスクROMおよびその書き込み方法に関し、集積回路装置のマスクROMに書き込まれた内容のコピーを防ぐためのスクランブルプログラム等のデータを顕微鏡的な観察によって容易に解読されず、かつ、容易に変更することができる手段を提供する。

記憶セルであるMOSFET(T11,T12,・・・, T23,T24)において、異なる厚さのゲート絶縁膜を形成する工程、ゲート電極の下への不純物イオン注入工程(WL1 ,WL2 ,WL3 ,・・・の斜線部分)、導電体による接続工程(C11,C12,・・・, C23,C24の斜線部分)等の異なる2種以上のデータ書き込み工程を用い、あるいは、第1の導電体層対の間を接続する工程と、この第1の導電体層対を覆う第2の導電体層対の間を接続する工程を用いてスクランブルプログラム等を書き込み、顕微鏡的な観察によってはその一部しか見えないようにする。

目的

本発明は、集積回路装置のマスクROMに書込まれたスクランブルプログラム等のデータを顕微鏡的な観察によって容易に解読されず、このスクランブルプログラム等のデータを容易に変更することができるマスクROMおよびその書き込み方法を提供することを目的とする。

効果

実績

技術文献被引用数
0件
牽制数
3件

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請求項1

複数の異なる手段によってデータが書き込まれていることを特徴とするMOSFETを用いたマスクROM

請求項2

データが、ゲート絶縁膜の厚さの差、ゲート電極の下への不純物濃度差導電体による接続の有無の2種以上の手段によって書き込まれていることを特徴とする請求項1に記載されたマスクROM。

請求項3

データが、第1の導電体層対の間の接続の有無と、該第1の導電体層対を覆う第2の導電体層対の間の接続の有無によって書き込まれていることを特徴とする請求項1に記載されたマスクROM。

請求項4

複数の異なる工程によってデータを書き込むことを特徴とするMOSFETを用いたマスクROMの書き込み方法

請求項5

データを書き込む工程が、異なる厚さのゲート絶縁膜を形成する工程、ゲート電極の下への不純物イオン注入工程、導電体による接続工程のうちの2種以上を含むことを特徴とする請求項4に記載されたマスクROMの書き込み方法。

請求項6

データを書き込む工程が、第1の導電体層対の間を接続する工程と、第1の導電体層対を覆う第2の導電体層対の間を接続する工程を含むことを特徴とする請求項4に記載されたマスクROMの書き込み方法。

技術分野

0001

本発明は、データの書き込み方法に特徴を有するMOSFETを用いたマスクROMおよびその書き込み方法に関するものである。

背景技術

0002

近年、半導体記憶装置に記憶されている情報、データ、プログラム等がコピーされる恐れが多くなり、半導体記憶装置に記憶されている情報等のコピーを防止するために、半導体記憶装置内に、そのままでは正確にデータを読みだすことができないようにしたスクランブルプログラムを書き込んだマスクROMを設けることが多くなってきた。

0003

ところが、本来秘密にしておきたいマスクROMに書き込まれたスクランブルプログラムが、半導体記憶装置の封止容器を開いて顕微鏡を用いて観察することによって容易に解読されるようでは、スクランブルプログラム用のROMを設ける効果が減殺されるため、マスクROMに書き込まれたスクランブルプログラムが顕微鏡的な観察によって容易に解読されないようにすることが必要である。

発明が解決しようとする課題

0004

マスクROMに書込まれたスクランブルプログラムを顕微鏡的な観察によって容易に解読されないようにする方法の一つとして、半導体記憶装置の製造工程の初期段階で、マスクROMの記憶セルであるMOSFETのゲート電極の下に不純物を選択的にイオン注入して、その閾値Vthを変化させることが考えられるが、この方法を用いると、スクランブルプログラムを顕微鏡を用いて容易に解読されないようにすることはできるものの、いわゆるリバースエンジニアリングによって解読されることも皆無ではなく、解読されたことが判明した場合にスクランブルプログラムを変更しようとすると、変更を要しない集積回路装置の製造工程とともに、集積回路装置の製造工程の比較的初期段階から不純物のイオン注入工程を変更することが必要になり、即応性に欠けるという問題があった。

0005

本発明は、集積回路装置のマスクROMに書込まれたスクランブルプログラム等のデータを顕微鏡的な観察によって容易に解読されず、このスクランブルプログラム等のデータを容易に変更することができるマスクROMおよびその書き込み方法を提供することを目的とする。

課題を解決するための手段

0006

本発明にかかるMOSFETを用いたマスクROMにおいては、複数の異なる手段によってデータが書き込まれている構成を採用した。この場合、データをゲート絶縁膜の厚さの差、ゲート電極の下への不純物イオン注入濃度差導電体による接続の有無によって書き込むことができる。また、この場合、データを製造工程を大きく変えることなく、第1の導電体層対の間の接続の有無と、第1の導電体層対を覆う第2の導電体層対の間の接続の有無によって書き込むことができる。

0007

また本発明にかかるMOSFETを用いたマスクROMの書き込み方法においては、複数の異なる工程によってデータを書き込む工程を採用した。この場合、データを書き込む工程を、異なる厚さのゲート絶縁膜を形成する工程、ゲート電極の下への不純物イオン注入工程、導電体による接続工程の2以上を含む工程とすることができる。また、この場合、データを書き込む工程を、第1の導電体層対の間を接続する工程と、第1の導電体層対を覆う第2の導電体層対の間を接続する工程を含む工程とすることができる。

0008

前記の、集積回路装置のマスクROMに書込まれたスクランブルプログラム等のデータを顕微鏡的な観察によって容易に解読されず、このスクランブルプログラム等のデータを容易に変更することができるようにすることは、マスクROMにデータを異なる複数の工程によって一部づつ書き込んで、顕微鏡的な観察によっては、スクランブルプログラム等のデータの一部しか見えないようにすることによって達成される。

0009

この異なる複数の工程として、異なる厚さのゲート絶縁膜を形成する工程、ゲート電極の下への不純物のイオン注入工程、記憶セルであるMOSFETの駆動に必要な回路の一部を導電体によって接続する工程、第1の導電体層対の間を接続する工程とこの第1の導電体層対を覆う第2の導電体層対の間を接続する工程等の組合せを用いることができる。

0010

コピー防止用のスクランブルプログラム等のデータを変更する場合、必ずしもマスクROMのデータを全て変更する必要はなく、データの一部を変更するだけで足りることが多い。例えば、コピー防止用のスクランブルプログラムの一部を、製造工程の前段でゲート電極の下への不純物のイオン注入することによって書込み、他の一部を、記憶セルであるMOSFETの駆動回路の一部を導電体によって接続することによって書込むと、顕微鏡的な観察によっては、スクランブルプログラム全体を解読できず、スクランブルプログラムの内容を変更する必要がある場合には、前段における書込み工程はそのままにしておき、後段における導電体による接続を変えることによって変えればよい。

0011

異なる厚さのゲート絶縁膜を形成する工程、ゲート電極の下へのイオン注入工程、導電体による接続工程、第1の導電体層対の間を接続する工程と、第1の導電体層対を覆う第2層の導電体層対の間を接続する工程を組み合わせて用いる場合も、第1の導電体層対の間の接続状態を第2の導電体層対によって隠蔽することによって、コピー防止用のスクランブルプログラム等のデータの解読を防止することができ、スクランブルプログラム等の変更は、第2の導電体層対の接続によって行うことができる。

0012

以下、本発明の実施例を説明する。
(第1実施例)図1は、第1実施例のマスクROMの平面図である。この図において、T11,T12,T13,T14,・・・,T21,T22,T23,T24,・・・はMOSFET、 WL1 ,WL2 ,WL3 ,WL4 ,・・・はワード線、C11,C12,C13,C14,・・・,C21,C22,C23,C24,・・・は接続部、BL1 ,BL2 ,・・・はビット線、E11,E12,E31,E32,・・・は拡散電源である。

0013

図1はこの実施例のマスクROMの部分的な平面図であるが、記憶セルであるMOSFET(T11,T12,T13,T14,・・・,T21,T22,T23,T24,・・・)のゲート電極として機能するワード線(WL1 ,WL2 ,WL3 ,WL4,・・・)の斜線を施した部分は、そのゲート電極の下に不純物を注入してMOSFET(T11,・・・)の閾値Vthを低くし、ワード線(WL1 ,・・・)に印加する電圧によってMOSFET(T11,・・・)がオンするようにした領域を示し、斜線を施していない部分はゲート電極の下への不純物の注入量を小さくしてMOSFET(T11,・・・)の閾値Vthを高くし、ワード線(WL1 ,・・・)に印加する電圧によってMOSFET(T11,・・・)がオンしないようにした領域を示している。

0014

また、ワード線(WL1 ,・・・)と絶縁層を介して交差する金属層からなるビット線(BL1 ,BL,・・・)に設けられた接続部(C11,C12,C13,C14,・・・,C21,C22,C23,C24,・・・)の斜線を施した部分は、ビット線(BL1 ,・・・)と、基板中に不純物を拡散したMOSFET(T11,・・・)のソース領域でもある拡散電源(E11,E12,E31,E32,・・・)の間を接続している状態を示し、斜線をほどこしていない部分はビット線(BL1 ,・・・)と拡散電源(E11,・・・)の間を接続してない状態を示している。

0015

なお、この実施例のマスクROMにおいて、ワード線(WL1 ,・・・)に電圧が印加されたときにMOSFET(T11,・・・)がオンしてビット線(BL1 ,・・・)の電圧が低下した状態を0データとし、電圧が低下しない状態を1データとする。

0016

このように、ワード線(WL1 ,・・・)の下に選択的に不純物を注入する工程(第1の書込み工程)に関する限り、MOSFET(T11),(T12),(T14),(T22),(T23)が0データとなり、MOSFET(T13),(T21),(T24)が1データとなる。

0017

また、ビット線(BL1 ,・・・)と拡散電源(E11,・・・)の間を選択的に接続する工程(第2の書込み工程)に関する限り、MOSFET(T11),(T12),(T13),(T21),(T23)が0データとなり、MOSFET(T14),(T22),(T24)が1データとなる。

0018

図2は、第1実施例のマスクROMの回路図である。この実施例において用いた符号は図1で用いたものと同じである。この実施例のマスクROMのデータの最終的な書込み状態は、ワード線(WL1 ,・・・)の下に選択的に不純物を打ち込む第1の書込み工程と、ビット線(BL1 ,・・・)と拡散電源(E11,・・・)の間を選択的に接続する第2の書込み工程の論理和(OR)であるから、MOSFET(T11)は0+0=0、(T12)は0+0=0、(T13)は1+0=1、(T14)は0+1=1、(T21)は1+0=1、(T22)は0+1=1、(T23)は0+0=0、(T24)は1+1=1となる。

0019

この場合、顕微鏡的観察によると、MOSFET(T11)は0、(T12)は00、(T13)は0、(T14)は1、(T21)は0、(T22)は1、(T23)は0、(T24)は1となるから、その全体のデータを解読されることはない。また、ワード線(WL1 ,・・・)の下に選択的に不純物を注入する第1の書込み工程を変更することなく、ビット線(BL1 ,・・・)と拡散電源(E11,・・・)の間を選択的に接続する第2の書込み工程を変えるだけで、データの書込み状態を容易に変更することができる。

0020

図3は、第1実施例のマスクROMのデータの書込み手段の説明図であり、(A1 ),(B1 )は異なる書込み手段の平面を示し、(A2 ),(B2 )はその断面を示している。この図において、T11はMOSFET、 WL1 はワード線、C11は接続部、BL1 はビット線、E11は拡散電源、Sはソース領域、Dはドレイン領域、INSUは絶縁層、IIはイオン注入領域、GOはゲート酸化膜、LOはLOCOS酸化膜である。

0021

図3(A1 ),(A2 )は、LOCOS酸化膜LOによって画定された領域に形成された記憶セルであるMOSFET(T11)において、そのゲート電極でもあるワード線(WL1 )の下に選択的に不純物を打ち込んで、ゲート酸化膜GOの下のソース領域Sとドレイン領域Dの間にイオン注入領域IIを形成することによってデータを書き込む第1の書込み工程を施しているが、ビット線(BL1)とMOSFET(T11)のソース領域Sでもある拡散電源(E11)の間を接続する第2の書き込み工程は施していない場合を示している。

0022

この場合、MOSFET(T11)は、第1の書込み工程によっては0データが書き込まれているが、第2の書込み工程によって0データが書き込まれていないため、MOSFET(T11)は0データが書き込まれない状態、すなわち1データが書き込まれた状態になっている。

0023

図3(B1 ),(B2 )は、第1の書込み工程において、MOSFET(T11)のゲート電極でもあるワード線(WL1 )の下に不純物を打ち込まないでMOSFET(T11)の閾値(Vth)を高い状態にしておき、ビット線(BL1 )とMOSFET(T11)のソース領域Sでもある拡散電源(E11)の間を接続している場合を示している。

0024

この場合、MOSFET(T11)は、第1の書込み工程によっては1データが書き込まれているため、第2の書込み工程によって0データが書き込まれていても、MOSFET(T11)は1データが書き込まれた状態になっている。

0025

(第2実施例)図4は、第2実施例のマスクROMの平面図である。この図において、T11,T12,T13,T14,・・・,T21,T22,T23,T24,・・・はMOSFET、 WL1 ,WL2 ,WL3 ,WL4 ,・・・はワード線、C11,C12,C13,C14,・・・,C21,C22,C23,C24,・・・は接続部、BL1 ,BL2 ,・・・はビット線、E11,E12,E31,E32,・・・は拡散電源である。

0026

図4はこの実施例のマスクROMの部分的な平面図であるが、記憶セルであるMOSFET(T11,T12,T14,T22,T23)のゲート電極として機能するワード線(WL1 ,WL2 ,WL3 ,WL4 )の下には薄いゲート酸化膜GO(図6参照)が形成されていて、ワード線(WL1 ,・・・)に印加する電圧によってオンするようになっているが、MOSFET(T13,T21,T24)のゲート電極として機能するワード線(WL1 ,WL2 ,WL3 ,WL4 )の下には厚いフィールド酸化膜FOが形成されていて、ワード線(WL1 ,・・・)に印加する電圧によってオンしないようになっている。

0027

また、ワード線(WL1 ,・・・)と絶縁層を介して交差する金属層からなるビット線(BL1 ,・・・)に設けられた接続部(C11,C12,C13,C14,・・・,C21,C22,C23,C24,・・・)の斜線を施した部分は、ビット線(BL1 ,・・・)と、基板中に不純物を拡散して導電化したMOSFET(T11,・・・)のソース領域でもある拡散電源(E11,E12,E31,E32,・・・)の間を接続している状態を示し、斜線をほどこしていない部分はビット線(BL1,・・・)と基板中に不純物を拡散して導電化した拡散電源(E11,・・・)の間を接続してない状態を示している。

0028

なお、この実施例のマスクROMにおいても、ワード線(WL1 ,・・・)に電圧が印加されたときにMOSFET(T11,・・・)がオンしてビット線(BL1 ,・・・)の電圧が低下した状態を0データとし、電圧が低下しない状態を1データとする。

0029

このように、薄いゲート酸化膜と厚いフィールド酸化膜を選択的に形成することによってデータを書込む工程(第1の書込み工程)に関する限り、MOSFET(T11),(T12),(T14),(T22),(T23)が0データとなり、MOSFET(T13),(T21),(T24)が1データとなる。

0030

また、ビット線(BL1 ,・・・)と拡散電源(E11,・・・)の間を選択的に接続することによってデータを書込む工程(第2の書込み工程)に関する限り、MOSFET(T11),(T12),(T13),(T21),(T23)が0データとなり、MOSFET(T14),(T22),(T24)が1データとなる。

0031

図5は、第2実施例のマスクROMの回路図である。この実施例における符号は図4で用いた符号と同じである。この実施例のマスクROMのデータの最終的な書込み状態は、ワード線(WL1 ,・・・)の下の酸化膜を選択的に薄いゲート酸化膜と厚いフィールド酸化膜とする第1の書込み工程と、ビット線(BL1 ,・・・)と拡散電源(E11,・・・)の間を選択的に接続する第2の書込み工程の論理和(OR)であるから、MOSFET(T11)は0+0=0、(T12)は0+0=0、(T13)は1+0=1、(T14)は0+1=1、(T21)は1+0=1、(T22)は0+1=1、(T23)は0+0=0、(T24)は1+1=1となる。

0032

この場合も、顕微鏡的観察によると、MOSFET(T11)は0、(T12)は00、(T13)は0、(T14)は1、(T21)は0、(T22)は1、(T23)は0、(T24)は1となるから、その全体のデータを解読されることはない。また、ワード線(WL1 ,・・・)の下の酸化膜を選択的に薄いゲート酸化膜と厚いフィールド酸化膜とする第1の書込み工程を変更することなく、ビット線(BL1 ,・・・)と拡散電源(E11,・・・)の間を選択的に接続する第2の書込み工程だけを変えることによって、データの書込み状態を容易に変更することができる。

0033

図6は、第2実施例のマスクROMのデータの書込み手段の説明図であり、(A1 ),(B1 )は異なる書込み手段の平面を示し、(A2 ),(B2 )はその断面を示している。この図において、T11はMOSFET、 WL1 はワード線、C11は接続部、BL1 はビット線、E11は拡散電源、Sはソース領域、Dはドレイン領域、INSUは絶縁層、GOはゲート酸化膜、FOはフィールド酸化膜、LOはLOCOS酸化膜である。

0034

図6(A1 ),(A2 )は、LOCOS酸化膜LOによって画定された領域に形成された記憶セルであるMOSFET(T11)において、そのゲート電極でもあるワード線(WL1 )の下に薄いゲート酸化膜GOを形成してMOSFET(T11)の閾値(Vth)を低くしてデータを書き込む工程(第1の書込み工程)を施し、ビット線(BL1 )とMOSFET(T11)のソース領域Sでもある拡散電源(E11)の間を接続する書き込み工程(第2の書き込み工程)を施していな場合を示している。

0035

この場合、MOSFET(T11)は、第1の書込み工程によっては0データが書き込まれているが、第2の書込み工程によって0データが書き込まれていないため、MOSFET(T11)は0データが書き込まれない状態、すなわち1データが書き込まれた状態になっている。

0036

図6(B1 ),(B2 )は、MOSFET(T11)のゲート電極でもあるワード線(WL1 )の下に厚いフィールド酸化膜FOを形成してMOSFET(T11)の閾値(Vth)を高くしてデータを書き込む工程(第1の書込み工程)を施し、ビット線(BL1 )とMOSFET(T11)のソース領域Sでもある拡散電源(E11)の間を接続する書き込み工程(第2の書き込み工程)を施している場合を示している。

0037

この場合、MOSFET(T11)は、第1の書込み工程によっては1データが書き込まれているため、第2の書込み工程によって0データが書き込まれていても、MOSFET(T11)は1データが書き込まれた状態になっている。

0038

(第3実施例)図7は、第3実施例のマスクROMの平面図である。この図において、T11,T12,T13,T14,・・・,T21,T22,T23,T24,・・・はMOSFET、 WL1 ,WL2 ,WL3 ,WL4 ,・・・はワード線、C111 ,C121 ,C131 ,C141 ,・・・,C211 ,C221 ,C231 ,C241 ,・・・は第1の接続部、C112 ,C122 ,C132 ,C142 ,・・・,C212,C222 ,C232 ,C242 ,・・・は第2の接続部、BL1 ,BL2 ,・・・はビット線、E11,E12,E31,E32,・・・は拡散電源である。

0039

図7はこの実施例のマスクROMの部分的な平面図であるが、記憶セルであるMOSFET(T11,T12,T13,T14,・・・,T21,T22,T23,T24,・・・)のゲート電極として機能するワード線(WL1 ,WL2 ,WL3 ,WL4)の下には薄いゲート酸化膜GO(図9参照)が形成されていて、ワード線(WL1 ,・・・)に印加する電圧によってオンするようになっている。

0040

また、拡散電源(E11,E12,E31,E32,・・・)の上には、第1の絶縁層INSU1 (図9参照)を介して第1の金属層M1 (図9参照)が形成されており、この拡散電源(E11,・・・)と第1の金属層M1 の間を選択的に接続するための第1の接続部C111 ,C121 ,C131 ,C141 ,・・・,C211 ,C221,C231 ,C241 ,・・・が形成されている。

0041

また、第1の金属層M1 (図9参照)の上には、第2の絶縁層INSU2 (図9参照)を介して第2の金属層M2 (図9参照)が形成されており、第1の金属層M1 と第2の金属層M2 の間を選択的に接続するための第2の接続部C112 ,C122 ,C132 ,C142 ,・・・,C212 ,C222 ,C232 ,C242 ,・・・が形成されている。そして、斜線を施した第1の接続部(C111 ,・・・)は拡散電源(E11,・・・)と第1の金属層M1 の間が接続されている状態を示し、斜線を施した第2の接続部(C112 ,・・・)は、第1の金属層M1 と第2の金属層M2 の間を接続した状態を示している。

0042

なお、この実施例のマスクROMにおいても、ワード線(WL1 ,・・・)に電圧が印加されたときにMOSFET(T11,・・・)がオンしてビット線(BL1 ,・・・)の電圧が低下した状態を0データとし、電圧が低下しない状態を1データとする。

0043

このように、MOSFET(T11,・・・)のソース領域でもある拡散電源(E11,・・・)と第1の金属層M1 の間を第1の接続部C111 ,・・・によって選択的に接続することによってデータを書き込む工程(第1の書き込み工程)に関する限り、MOSFET(T11),(T12),(T14),(T22),(T23)が0データとなり、MOSFET(T13),(T21),(T24)が1データとなっている。

0044

また、第1の金属層M1 と第2の金属層M2 の間を第2の接続部C112 ,・・・によって選択的に接続することによってデータを書き込む工程(第2の書込み工程)に関する限り、MOSFET(T11),(T12),(T13),(T21),(T23)が0データとなり、MOSFET(T14),(T22),(T24)が1データとなる。

0045

図8は、第3実施例のマスクROMの回路図である。この実施例における符号は図7で用いた符号と同じである。この実施例のマスクROMのデータの最終的な書込み状態は、ソース領域でもある拡散電源(E11,・・・)と第1の金属層M1 の間を選択的に接続する第1の書き込み工程と、第1の金属層M1 と第2の金属層M2 の間を選択的に接続する第2の書き込み工程の論理和(OR)であるから、MOSFET(T11)は0+0=0、(T12)は0+0=0、(T13)は1+0=1、(T14)は0+1=1、(T21)は1+0=1、(T22)は0+1=1、(T23)は0+0=0、(T24)は1+1=1となる。

0046

この場合も、顕微鏡的観察によると、MOSFET(T11)は0、(T12)は00、(T13)は0、(T14)は1、(T21)は0、(T22)は1、(T23)は0、(T24)は1となるから、その全体のデータを解読されることはない。また、拡散電源(E11,・・・)と第1の金属層M1 の間を選択的に接続する第1の書き込み工程を変更することなく、第1の金属層M1 と第2の金属層M2の間を選択的に接続する第2の書込み工程だけを変えることによって、データの書込み状態を容易に変更することができる。

0047

図9は、第3実施例のマスクROMのデータの書込み手段の説明図であり、(A1 ),(B1 )は異なる書込み手段の平面を示し、(A2 ),(B2 )はその断面を示している。この図において、T11はMOSFET、 WL1 はワード線、C111 は第1の接続部、C112 は第2の接続部、BL1 はビット線、E11は拡散電源、Sはソース領域、Dはドレイン領域、、GOはゲート酸化膜、INSU1 は第1の絶縁層、INSU2 は第2の絶縁層、LOはLOCOS酸化膜、M1 は第1の金属層、M2 は第2の金属層である。

0048

図9(A1 ),(A2 )は、LOCOS酸化膜LOによって画定された領域に形成された記憶セルであるMOSFET(T11)において、その中央にゲート酸化膜GOを介してゲート電極であるワード線WL1 が形成され、その両側にソース領域Sでもある拡散電源(E11)とドレイン領域Dが形成され、その上に第1の絶縁層INSU1 、第1の金属層M1 、第2の絶縁層INSU2 が形成され、その上に第2の金属層M2 が形成されているが、ソース領域Sでもある拡散電源(E11)と第1の金属層M1 の間、および第1の金属層M1 と第2の金属層M2の間が接続されていない場合を示している。

0049

この場合、MOSFET(T11)は、第1の書込み工程によっては1データが書き込まれ、第2の書込み工程によって1データが書き込まれていないため、MOSFET(T11)は1データが書き込まれた状態になっている。

0050

図9(B1 ),(B2 )は、MOSFET(T11)のソース領域Sでもある拡散電源(E11)と第1の金属層M1 の間が第1の接続部C111 によって接続され、第1の金属層M1 とビット線BL1 でもある第2の金属層の間を第2の接続部C112 によって接続されている場合を示している。

0051

この場合、MOSFET(T11)は、第1の書込み工程によっては0データが書き込まれ、第2の書込み工程によって0データが書き込まれているためMOSFET(T11)は0データが書き込まれた状態になっている。

0052

前記の実施例において説明した第1の書き込み工程と第2の書き込み工程を任意に組み合わせてマスクROMにデータを書き込むことも可能である。また、前記の実施例においては、第1の書き込み工程と第2の書き込み工程を異なる平面に形成した例を説明したが、データの書き込み工程を施す同一平面上の領域を複数の領域に分割し、異なる領域の1以上の領域に顕微鏡等を用いて目視によって解読できないイオン注入等の書き込み工程を施し、他の異なる領域に目視できるが容易に書き込むことができる書き込み工程を施すことによって、前記と同様の効果を得ることができる。

発明の効果

0053

以上説明したように、本発明のマスクROMおよびその製造方法によると、集積回路装置に記憶されたデータ等の解読を防止するためのスクランブルプログラムを書き込んだマスクROMの書込み状態を目視することによって解読することが困難であり、また、このスクランブルプログラムを製造工程の後段において必要に応じて容易に変更することができるマスクROMを提供することができる。

図面の簡単な説明

0054

図1第1実施例のマスクROMの平面図である。
図2第1実施例のマスクROMの回路図である。
図3第1実施例のマスクROMのデータの書込み手段の説明図であり、(A1 ),(B1 )は異なる書込み手段の平面を示し、(A2 ),(B2 )はその断面を示している。
図4第2実施例のマスクROMの平面図である。
図5第2実施例のマスクROMの回路図である。
図6第2実施例のマスクROMのデータの書込み手段の説明図であり、(A1 ),(B1 )は異なる書込み手段の平面を示し、(A2 ),(B2 )はその断面を示している。
図7第3実施例のマスクROMの平面図である。
図8第3実施例のマスクROMの回路図である。
図9第3実施例のマスクROMのデータの書込み手段の説明図であり、(A1 ),(B1 )は異なる書込み手段の平面を示し、(A2 ),(B2 )はその断面を示している。

--

0055

T11,T12,T13,T14,・・・,T21,T22,T23,T24,・・・MOSFET
WL1 ,WL2 ,WL3 ,WL4 ,・・・ワード線
C11,C12,C13,C14,・・・,C21,C22,C23,C24,・・・ 接続部
C111 ,C121 ,C131 ,C141 ,・・・,C211 ,C221 ,C231 ,C241,・・・ 第1の接続部
C112 ,C122 ,C132 ,C142 ,・・・,C212 ,C222 ,C232 ,C242,・・・ 第2の接続部
BL1 ,BL2 ,・・・ビット線
E11,E12,E31,E32,・・・拡散電源
Sソース領域
Dドレイン領域
IIイオン注入領域
GOゲート酸化膜
FOフィールド酸化膜
LOLOCOS酸化膜
INSU絶縁層
INSU1 第1の絶縁層
INSU2 第2の絶縁層
M1 第1の金属層
M2 第2の金属層

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