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技術 メモリ・デバイス,並びに,メモリ・デバイスから補正されたユーザー・データを読み出す方法,メモリ・デバイスに補正されたユーザー・データを書き込む方法およびメモリ・デバイスのユーザー・データを消去する方法

出願人 エッセジエッセ-トムソンミクロエレクトロニクスソチエタレスポンサビリタリミテ
発明者 リビオバルディ
出願日 1995年9月29日 (25年9ヶ月経過) 出願番号 1995-254046
公開日 1996年5月17日 (25年1ヶ月経過) 公開番号 1996-123737
状態 特許登録済
技術分野 エラーの検出訂正 記憶装置の信頼性向上技術 半導体メモリの信頼性技術
主要キーワード 書き込みフェーズ 読み出しフェーズ 単一スイッチ エラー識別 関連エラー 二進データ 複合回路 可変時間
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(1996年5月17日)のものです。
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図面 (7)

課題

エラーチェックおよび補正専用のセルの数を少なくし,また,効率的な記憶処理を実現する。

解決手段

アドレス入力端子AI)およびデータ入力端子(DI)からそれぞれ書き込みアドレスおよびユーザー・データを受け取って,エラー・データを発生させると共に,第1/第2ののメモリ手段(DMEM)に上記データを書き込み,アドレス入力端子(AI)から読み出しアドレス受け取り,対応するユーザー・データおよびエラー・データを抽出し,それらを組み合わせてすべてのエラーを補正すると共に,さらに,それらのデータをデータ出力端子DO)に供給するように設計された制御論理手段(CL)とから構成され,第2のメモリ手段(EM)が内容(content) に従ってアクセスされ,アクセスのための内容(content) が,第1のメモリ手段(DM)のアドレスと対応している。

概要

背景

従来のメモリにおけるエラー補正にはいくつかの問題点があった。例えば,米国特許4,958,352には,実際のデータのための第1のセルマトリックスと,エラーチェックおよび補正データ用の第2のセル・マトリックスにより構成されたエラー・チェックおよび補正回路ECC)を備えた半導体メモリデバイスが開示されている。

例えば,8ビットのデータ・ワード毎に,例えば,4ビットのエラー・チェックおよび補正ワードが組み合わされており,それにより単一エラーの確認および補正が可能となり,通常はそれで十分なものであると考えられる。すべての二進データは異なったメモリ・セルに記憶される。

読み出しおよび書き込み動作は,書き込みフェーズにおいては,書き込みアドレスユーザー・データを受信し,エラー・データを発生させ,それらのデータを上記第1および第2のマトリックスにそれぞれ書き込み,また,読み出しフェーズにおいては,上記第1および第2のセル・マトリックスから読み出しアドレスを受信し,対応するユーザー・データおよびエラー・データを抽出し,それらを組み合わせてエラーを補正したり,あるいは出力端子に供給したりするように工夫された制御論理手段として記述し得る複合回路(これもエラー・チェックおよび補正回路により構成されている)により制御,調整されている。

概要

エラー・チェックおよび補正専用のセルの数を少なくし,また,効率的な記憶処理を実現する。

アドレス入力端子AI)およびデータ入力端子(DI)からそれぞれ書き込みアドレスおよびユーザー・データを受け取って,エラー・データを発生させると共に,第1/第2ののメモリ手段(DMEM)に上記データを書き込み,アドレス入力端子(AI)から読み出しアドレスを受け取り,対応するユーザー・データおよびエラー・データを抽出し,それらを組み合わせてすべてのエラーを補正すると共に,さらに,それらのデータをデータ出力端子DO)に供給するように設計された制御論理手段(CL)とから構成され,第2のメモリ手段(EM)が内容(content) に従ってアクセスされ,アクセスのための内容(content) が,第1のメモリ手段(DM)のアドレスと対応している。

目的

この発明は,上記の問題点を解消するためになされたもので,どのようなエラーでも識別でき,公知の技術の欠陥を克服するメモリ・デバイス,特に,多重レベルのメモリ・デバイス,並びに,メモリ・デバイスから補正されたユーザー・データを読み出す方法,メモリ・デバイスに補正されたユーザー・データを書き込む方法およびメモリ・デバイスのユーザー・データを消去する方法を得ることを目的とする。

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

エラーチェックおよび補正機能を有する多重レベル・タイプであって,データ入力端子データ出力端子およびアドレス入力端子を有しており,さらに,アドレスに従ってアクセスされるように設計されたユーザー・データを格納するための第1のメモリ手段と,前記ユーザー・データに関するエラー・データを格納するための第2のメモリ手段と,書き込みフェーズにおいて,前記アドレス入力端子および前記データ入力端子からそれぞれ書き込みアドレスおよびユーザー・データを受け取って,エラー・データを発生させると共に,前記第1のメモリ手段および前記第2のメモリ手段に前記データを書き込み,読み出しフェーズにおいて,前記アドレス入力端子から読み出しアドレス受け取り,対応するユーザー・データおよびエラー・データを抽出し,それらを組み合わせてすべてのエラーを補正すると共に,さらに,それらのデータを前記データ出力端子に供給するように設計された制御論理手段とから構成され,前記第2のメモリ手段が内容(content) に従ってアクセスされ,前記アクセスのための内容(content) が,前記第1のメモリ手段のアドレスと対応していることを特徴とするメモリ・デバイス

請求項2

前記制御論理手段は,書き込みフェーズにおいて前記ユーザー・データと前記第1のメモリ手段に書き込まれたデータとの比較結果に対応したチェック信号を発生させると共に,前記チェック信号が,前記ユーザー・データを前記第1のメモリ手段に書き込む際にエラーが発生した場合には,前記第2のメモリ手段の書き込みを可能にするチェック手段を含むことを特徴とする前記請求項1に記載のメモリ・デバイス。

請求項3

前記チェック信号が,さらに,書き込みフェーズにおいて,前記エラー・データの発生を可能にすることを特徴とする請求項2に記載のメモリ・デバイス。

請求項4

前記制御論理手段が,書き込みフェーズにおいて,前記ユーザー・データと前記第1のメモリ手段に書き込まれたデータとの比較結果に対応したチェック信号を発生させると共に,前記チェック信号が,前記ユーザー・データを前記第1のメモリ手段に書き込む際にエラーが発生しない場合には,前記第2のメモリ手段からの前記エラー・データの消去を可能にするチェック手段を含むことを特徴とする前記請求項1に記載のメモリ・デバイス。

請求項5

前記エラー・データが,前記ユーザー・データに対応することを特徴とする請求項1に記載のメモリ・デバイス。

請求項6

さらに,予め決められた数のエラーを識別し,補正することができるアルゴリズムによって,前記ユーザー・データのコードと対応するように前記エラー・データを発生させる第1のコーダーを含むことを特徴とする請求項1に記載のメモリ・デバイス。

請求項7

さらに,前記ユーザー・データと前記第1のメモリ手段間の差のコードに対応するように,前記エラー・データを発生させる第2のコーダーを含むことを特徴とする請求項1に記載のメモリ・デバイス。

請求項8

前記第1のメモリ手段が,多重レベル・タイプであり,前記第2のメモリ手段が,二重レベル・タイプであることを特徴とする請求項1に記載のメモリ・デバイス。

請求項9

前記第1のメモリ手段および第2のメモリ手段が,特にEEPROMまたはフラッシュEPROMタイプの2つの半導体メモリセルマトリックスによって構成されていることを特徴とする請求項1に記載のメモリ・デバイス。

請求項10

アドレスに従ってアクセスされるように設計されたユーザー・データを格納するための第1のメモリ手段と,内容(content) に応じてアクセスされるように設計された前記ユーザー・データに関するエラー・データを格納するための第2のメモリ手段とによって構成されたメモリ・デバイスから補正されたユーザー・データを読み出す方法において,読み出されるべきユーザー・データに対応する読み出しアドレスを前記メモリ・デバイスに送る第1の工程と,前記読み出しアドレスに従って,前記第1のメモリ手段内にアドレスされたユーザー・データにアクセスする第2の工程と,前記読み出しアドレスの内容(content) に応じて,前記第2のメモリ手段内のいずれかのエラー・データにアクセスする第3の工程と,前記アドレスされたユーザー・データといずれかのエラー・データとを組み合わせて前記補正されたユーザー・データを得るための第4の工程とを含むことを特徴とするメモリ・デバイスから補正されたユーザー・データを読み出す方法。

請求項11

前記読み出しアドレスに対応したエラー・データが存在しない場合,前記補正データが前記アドレスされたユーザーデータと対応し,前記第4の工程が行われないことを特徴とする請求項10に記載のメモリ・デバイスから補正されたユーザー・データを読み出す方法。

請求項12

アドレスに従ってアクセスされるように設計されたユーザー・データを格納するための第1のメモリ手段と,内容(content) に応じてアクセスされるように設計された前記ユーザー・データに関するエラー・データを格納するための第2のメモリ手段とによって構成されたメモリ・デバイスに補正されたユーザー・データを書き込む方法において,前記メモリ・デバイスに書き込みアドレスを送る第1の工程と,記憶されるべきユーザー・データを前記メモリ・デバイスに送る第2の工程と,前記第1のメモリ手段の前記書き込みアドレスに対応した位置に記憶されるべき前記ユーザー・データを書き込む第3の工程と,前記書き込みアドレスに応じて,前記第1のメモリ手段内にアドレスされたユーザー・データにアクセスする第4の工程と,記憶されるべき前記ユーザー・データと前記アドレスされたユーザー・データとの同一性をチェックする第5の工程と,同一性が確認されない場合には,さらに,前記アドレスされたユーザー・データ内のエラーを補正するエラー・データを発生させる第6の工程と,発生させられた前記エラー・データを前記第2のメモリ手段に書き込み,それらデータをアクセスのために前記書き込みアドレスと組み合わせる第7の工程とを含むことを特徴とするメモリ・デバイスに補正されたユーザー・データを書き込む方法。

請求項13

前記発生させられたエラー・データは記憶されるべき前記該ユーザー・データに対応しており,前記第6の工程は行われないことを特徴とする請求項12に記載のメモリ・デバイスに補正されたユーザー・データを書き込む方法。

請求項14

前記同一性が確認された場合には,前記第2のメモリ手段から前記書き込みアドレスに関するすべてのエラー・データが消去されることを特徴とする請求項12に記載のメモリ・デバイスに補正されたユーザー・データを書き込む方法。

請求項15

アドレスに従ってアクセスされるように設計されたユーザー・データを格納するための第1のメモリ手段と,前記ユ−ザー・データに関するエラー・データを格納するための第2のメモリ手段とによって構成されたメモリ・デバイスに補正されたユーザー・データを書き込む方法において,前記メモリ・デバイスに書き込みアドレスを送る第1の工程と,記憶されるべきユーザー・データを前記メモリ・デバイスに送る第2の工程と,前記第1のメモリ手段内の前記書き込みアドレスに対応した位置に記憶されるべきユーザー・データを書き込む第3の工程と,前記書き込みアドレスに応じて,前記第1のメモリ手段内にアドレスされた前記ユーザー・データにアクセスする第4の工程と,前記アドレスされたユーザー・データ内のエラーを補正するエラー・データを発生させる第5の工程と,発生させられた前記エラー・データを前記第2のメモリ手段に書き込み,それらデータをアクセスのための前記書き込みアドレスと組み合わせる第6の工程と,記憶されるべき前記ユーザー・データと前記アドレスされたユーザー・データとの同一性をチェックする第7の工程と,同一性が確認された場合には,前記第2のメモリ手段から,前記書き込みアドレスに組み合わされたエラー・データを消去する第8の工程とを含むことを特徴とするメモリ・デバイスに補正されたユーザー・データを書き込む方法。

請求項16

アドレスに従ってアクセスされるように設計されたユーザー・データを格納するための第1のメモリ手段と,内容(content) に応じてアクセスされるように設計された前記ユーザー・データに関するエラー・データを格納するための第2のメモリ手段とによって構成されるメモリ・デバイスのユーザー・データを消去する方法において,前記メモリ・デバイスに消去アドレスを送る第1の工程と,前記第1のメモリ手段の前記消去アドレスに対応する位置からユーザー・データを消去する第2の工程と,前記消去アドレスにアクセスするために,前記第2のメモリ手段から,すべての関連データを消去する第3の工程とを含むことを特徴とするメモリ・デバイスのユーザー・データを消去する方法。

技術分野

0001

本発明は,メモリデバイス,特に,エラーチェックおよび補正機能を有する多重レベルタイプのメモリ・デバイスと,そのメモリ・デバイスのために工夫された読み出し,書き込み,さらに消去のための方法に関するものである。

背景技術

0002

従来のメモリにおけるエラー補正にはいくつかの問題点があった。例えば,米国特許4,958,352には,実際のデータのための第1のセルマトリックスと,エラー・チェックおよび補正データ用の第2のセル・マトリックスにより構成されたエラー・チェックおよび補正回路ECC)を備えた半導体メモリ・デバイスが開示されている。

0003

例えば,8ビットのデータ・ワード毎に,例えば,4ビットのエラー・チェックおよび補正ワードが組み合わされており,それにより単一エラーの確認および補正が可能となり,通常はそれで十分なものであると考えられる。すべての二進データは異なったメモリ・セルに記憶される。

0004

読み出しおよび書き込み動作は,書き込みフェーズにおいては,書き込みアドレスユーザー・データを受信し,エラー・データを発生させ,それらのデータを上記第1および第2のマトリックスにそれぞれ書き込み,また,読み出しフェーズにおいては,上記第1および第2のセル・マトリックスから読み出しアドレスを受信し,対応するユーザー・データおよびエラー・データを抽出し,それらを組み合わせてエラーを補正したり,あるいは出力端子に供給したりするように工夫された制御論理手段として記述し得る複合回路(これもエラー・チェックおよび補正回路により構成されている)により制御,調整されている。

発明が解決しようとする課題

0005

上記の米国特許において,提案されている方式にあっては,装置の効率を向上させるために,かなりの数のメモリ・セルを必要とし,例えば,それらのセルのうちの33%はエラー識別および補正に用いられている。エラーがまれにしか発生しないような場合にあっては,こうした方式は極めて非効率的なものとなる。

0006

まれな,そして/または,断続的なエラーを発生させるような特殊な現象ファウラー−ノルハイム・トンネリングによって書き込まれたり,および(または)消去されたりするEEPROMおよびフラッシュ・EPROMメモリにおいて起こる。

0007

こうした“書き込み”メカニズム(この用語は本明細書において広い意味で用いられる)は,通常のばらつきに加えて,書き込み速度がずっと速い少数のセルの待ち行列を示し,さらに“エラー性ビット”,すなわち,一定の点から先は,一定の可変時間間隔で,ずっと速い書き込み速度を示すセルが存在する場合がある。

0008

これまで,こうした問題は,種々のセルの異なった書き込み速度に適応するように特殊な書き込み方式(多くの,非常に細かなプログラミング・ステップ)を用いることによって,あるいは,後に“書き込み過ぎたり”あるいは“消去しすぎたり”したセルを同じ書き込み方式で回復させたりする所定の通常の書き込み方式を用いることによって,解決が試みられてきた。

0009

また,この問題は,セル特性のばらつきをさらに限定しなければならない多重レベル・メモリではさらに重大なものとなる。

0010

この発明は,上記の問題点を解消するためになされたもので,どのようなエラーでも識別でき,公知の技術の欠陥を克服するメモリ・デバイス,特に,多重レベルのメモリ・デバイス,並びに,メモリ・デバイスから補正されたユーザー・データを読み出す方法,メモリ・デバイスに補正されたユーザー・データを書き込む方法およびメモリ・デバイスのユーザー・データを消去する方法を得ることを目的とする。

課題を解決するための手段

0011

上記の目的を達成するために,請求項1に係るメモリ・デバイスにあっては,エラー・チェックおよび補正機能を有する多重レベル・タイプであって,データ入力端子(DI),データ出力端子DO)およびアドレス入力端子AI)を有しており,さらに,アドレスに従ってアクセスされるように設計されたユーザー・データを格納するための第1のメモリ手段(DM)と,前記ユーザー・データに関するエラー・データを格納するための第2のメモリ手段(EM)と,書き込みフェーズにおいて,前記アドレス入力端子(AI)および前記データ入力端子(DI)からそれぞれ書き込みアドレスおよびユーザー・データを受け取って,エラー・データを発生させると共に,前記第1のメモリ手段(DM)および前記第2のメモリ手段(EM)に前記データを書き込み,読み出しフェーズにおいて,前記アドレス入力端子(AI)から読み出しアドレスを受け取り,対応するユーザー・データおよびエラー・データを抽出し,それらを組み合わせてすべてのエラーを補正すると共に,さらに,それらのデータを前記データ出力端子(DO)に供給するように設計された制御論理手段(CL)とから構成され,前記第2のメモリ手段(EM)が内容(content) に従ってアクセスされ,前記アクセスのための内容(content) が,前記第1のメモリ手段(DM)のアドレスと対応しているものである。

0012

また,請求項2に係るメモリ・デバイスにあっては,前記制御論理手段(CL)は,書き込みフェーズにおいて前記ユーザー・データと前記第1のメモリ手段(DM)に書き込まれたデータとの比較結果に対応したチェック信号を発生させると共に,前記チェック信号が,前記ユーザー・データを前記第1のメモリ手段(DM)に書き込む際にエラーが発生した場合には,前記第2のメモリ手段(EM)の書き込みを可能にするチェック手段(VM)を含むものである。

0013

また,請求項3に係るメモリ・デバイスにあっては,前記チェック信号が,さらに,書き込みフェーズにおいて,前記エラー・データの発生を可能にするものである。

0014

また,請求項4に係るメモリ・デバイスにあっては,前記制御論理手段(CL)が,書き込みフェーズにおいて,前記ユーザー・データと前記第1のメモリ手段(DM)に書き込まれたデータとの比較結果に対応したチェック信号を発生させると共に,前記チェック信号が,前記ユーザー・データを前記第1のメモリ手段(DM)に書き込む際にエラーが発生しない場合には,前記第2のメモリ手段(EM)からの前記エラー・データの消去を可能にするチェック手段(VM)を含むものである。

0015

また,請求項5に係るメモリ・デバイスにあっては,前記エラー・データが,前記ユーザー・データに対応するものである。バイス

0016

また,請求項6に係るメモリ・デバイスにあっては,さらに,予め決められた数のエラーを識別し,補正することができるアルゴリズムによって,前記ユーザー・データのコードと対応するように前記エラー・データを発生させるコーダーCOD1)を含むものである。

0017

また,請求項7に係るメモリ・デバイスにあっては,さらに,前記ユーザー・データと前記第1のメモリ手段(DM)間の差のコードに対応するように,前記エラー・データを発生させるコーダー(COD2)を含むものである。

0018

また,請求項8に係るメモリ・デバイスにあっては,前記第1のメモリ手段(DM)が,多重レベル・タイプであり,前記第2のメモリ手段(EM)が,二重レベル・タイプである。

0019

また,請求項9に係るメモリ・デバイスにあっては,前記第1のメモリ手段(DM)および第2のメモリ手段(EM)が,特にEEPROMまたはフラッシュEPROMタイプの2つの半導体メモリセル・マトリックスによって構成されているものである。

0020

また,請求項10に係るメモリ・デバイスから補正されたユーザー・データを読み出す方法にあっては,アドレスに従ってアクセスされるように設計されたユーザー・データを格納するための第1のメモリ手段(DM)と,内容(content)に応じてアクセスされるように設計された前記ユーザー・データに関するエラー・データを格納するための第2のメモリ手段(EM)とによって構成されたメモリ・デバイスから補正されたユーザー・データを読み出す方法において,読み出されるべきユーザー・データに対応する読み出しアドレスを前記メモリ・デバイスに送る第1の工程と,前記読み出しアドレスに従って,前記第1のメモリ手段(DM)内にアドレスされたユーザー・データにアクセスする第2の工程と,前記読み出しアドレスの内容(content) に応じて,前記第2のメモリ手段(EM)内のいずれかのエラー・データにアクセスする第3の工程と,前記アドレスされたユーザー・データといずれかのエラー・データとを組み合わせて前記補正されたユーザー・データを得るための第4の工程とを含むものである。

0021

また,請求項11に係るメモリ・デバイスから補正されたユーザー・データを読み出す方法にあっては,前記読み出しアドレスに対応したエラー・データが存在しない場合,前記補正データが前記アドレスされたユーザーデータと対応し,前記第4の工程が行われないものである。

0022

また,請求項12に係るメモリ・デバイスに補正されたユーザー・データを書き込む方法にあっては,アドレスに従ってアクセスされるように設計されたユーザー・データを格納するための第1のメモリ手段(DM)と,内容(content) に応じてアクセスされるように設計された前記ユーザー・データに関するエラー・データを格納するための第2のメモリ手段(EM)とによって構成されたメモリ・デバイスに補正されたユーザー・データを書き込む方法において,前記メモリ・デバイスに書き込みアドレスを送る第1の工程と,記憶されるべきユーザー・データを前記メモリ・デバイスに送る第2の工程と,前記第1のメモリ手段(DM)の前記書き込みアドレスに対応した位置に記憶されるべき前記ユーザー・データを書き込む第3の工程と,前記書き込みアドレスに応じて,前記第1のメモリ手段(DM)内にアドレスされたユーザー・データにアクセスする第4の工程と,記憶されるべき前記ユーザー・データと前記アドレスされたユーザー・データとの同一性をチェックする第5の工程と,同一性が確認されない場合には,さらに,前記アドレスされたユーザー・データ内のエラーを補正するエラー・データを発生させる第6の工程と,発生させられた前記エラー・データを前記第2のメモリ手段(EM)に書き込み,それらデータをアクセスのために前記書き込みアドレスと組み合わせる第7の工程とを含むものである。

0023

また,請求項13に係るメモリ・デバイスに補正されたユーザー・データを書き込む方法にあっては,前記発生させられたエラー・データは記憶されるべき前記該ユーザー・データに対応しており,前記第6の工程は行われないものである。

0024

また,請求項14に係るメモリ・デバイスに補正されたユーザー・データを書き込む方法にあっては,前記同一性が確認された場合には,前記第2のメモリ手段(EM)から前記書き込みアドレスに関するすべてのエラー・データが消去されるものである。

0025

また,請求項15に係るメモリ・デバイスに補正されたユーザー・データを書き込む方法にあっては,アドレスに従ってアクセスされるように設計されたユーザー・データを格納するための第1のメモリ手段(DM)と,前記ユ−ザー・データに関するエラー・データを格納するための第2のメモリ手段(EM)とによって構成されたメモリ・デバイスに補正されたユーザー・データを書き込む方法において,前記メモリ・デバイスに書き込みアドレスを送る第1の工程と,記憶されるべきユーザー・データを前記メモリ・デバイスに送る第2の工程と,前記第1のメモリ手段(DM)内の前記書き込みアドレスに対応した位置に記憶されるべきユーザー・データを書き込む第3の工程と,前記書き込みアドレスに応じて,前記第1のメモリ手段(DM)内にアドレスされた前記ユーザー・データにアクセスする第4の工程と,前記アドレスされたユーザー・データ内のエラーを補正するエラー・データを発生させる第5の工程と,発生させられた前記エラー・データを前記第2のメモリ手段(EM)に書き込み,それらデータをアクセスのための前記書き込みアドレスと組み合わせる第6の工程と,記憶されるべき前記ユーザー・データと前記アドレスされたユーザー・データとの同一性をチェックする第7の工程と,同一性が確認された場合には,前記第2のメモリ手段(EM)から,前記書き込みアドレスに組み合わされたエラー・データを消去する第8の工程とを含むものである。

0026

また,請求項16に係るメモリ・デバイスのユーザー・データを消去する方法にあっては,アドレスに従ってアクセスされるように設計されたユーザー・データを格納するための第1のメモリ手段(DM)と,内容(content) に応じてアクセスされるように設計された前記ユーザー・データに関するエラー・データを格納するための第2のメモリ手段(EM)とによって構成されるメモリ・デバイスのユーザー・データを消去する方法において,前記メモリ・デバイスに消去アドレスを送る第1の工程と,前記第1のメモリ手段(DM)の前記消去アドレスに対応する位置からユーザー・データを消去する第2の工程と,前記消去アドレスにアクセスするために,前記第2のメモリ手段(EM)から,すべての関連データを消去する第3の工程とを含むものである。

0027

すなわち,上記目的は,上に述べた構成を有し,さらに,請求項1に示すような特徴を有するメモリ・デバイスによって実現される。本発明に係るさらなる利点は,従属項に述べられている。

0028

他の側面として,本発明はそれぞれ請求項10,請求項12または15,そして,請求項16に示されているような読み出し方法書き込み方法,および,消去方法に関するものである。

0029

本発明は,以下のいくつかの実施の形態についての説明と,関連図面を参照することによって,より明らかになる。

発明を実施するための最良の形態

0030

以下,この発明に係るメモリ・デバイス,メモリ・デバイスから補正されたユーザー・データを読み出す方法,メモリ・デバイスに補正されたユーザー・データを書き込む方法およびメモリ・デバイスのユーザー・データを消去する方法の実施の形態を図面に基づいて詳細に説明する。

0031

図1は,本発明に係るメモリ・デバイスの概略構成を示すブロック図であり,,このメモリ・デバイス100はエラー・チェックおよび補正機能を有している。また,データ入力端子DI,データ出力端子DO,アドレス入力端子AIを有しており,加えて,通常の制御信号NTRが入力端子で受信されると共に出力端子で出力され,それらはメモリ・デバイス100内における種々の回路ブロック間において交換されることになる。

0032

このメモリ・デバイス100は,以下のものを含んでいる。すなわち,第1に,ユーザー・データを格納するためにアドレス手段によってアクセスされるように設計された第1のメモリ手段DMと,第2に,ユーザー・データに関連したエラー・データを記憶保存するための,そして,内容(content) に応じてアクセスされ,その内容(content) が第1のメモリ手段DMのアドレスに対応している第2のメモリ手段EMと,第3に,書き込みフェーズにおいて,アドレス入力端子AIおよびデータ入力端子DIから書き込みアドレスとユーザー・データをそれぞれ受け取り,エラー・データを発生させ,そのデータを第1および第2のメモリ手段DM,EMにそれぞれ書き込み,読み出しフェーズにおいて,アドレス入力端子AIから読み出しアドレスを受け取り,対応するユーザー・データおよびエラー・データを抽出し,それらを組み合わせて,エラーを補正し,それらをデータ出力端子DOに対して供給する制御論理手段CLと,を含んでいる。

0033

なお,第2のメモリ手段EMに格納されているエラー・データは,ユーザー・データ自体,ユーザー・データ内において起こり得るエラーを識別し,補正するためのデータ,あるいは,ユーザー・データの書き込みにおいて発生する特殊なエラーを補正するためのデータに対応して,さまざまなタイプのものがある。

0034

図2は,読み出し動作によって影響を受けるブロックに限定して,図1に示したメモリ・デバイス100をより詳細に示したブロック図である。

0035

このメモリ・デバイス100のアドレス入力端子AIは第1のメモリ手段DMのアドレス入力端子に接続されており,アクセスの入力は第2のメモリ手段EMに接続されている。第1のメモリ手段DMおよび第2のメモリ手段EMのデータ出力入力信号を組み合わせるように設計されたエラー補正手段CMの入力端子に接続されている。エラー補正手段CMの出力は,メモリ・デバイス100のデータ出力端子DOに接続されている。

0036

第2のメモリ手段EMに含まれているエラー・データのタイプに応じてエラー補正手段CMは単一スイッチ,その入力端子でのエラー・データに基づいて,ユーザー・データにおける,どのようなエラーも識別し,補正する手段,あるいは,その入力端子でのエラー・データに基づいて,ユーザー・データの前回の書き込みで発生した特殊なエラーを識別し,補正する手段により構成することができる。

0037

当然,関係するアドレスに関連したエラー・データが第2のメモリ手段EMにおいて見出された場合のみ,エラー補正手段CMはこうした動作を行なうようにしなければならない。これは,例えば,エラー・データが存在しているか否かをエラー補正手段CMに示す制御信号を第2のメモリ手段EMに発生させるようにするか,あるいは,エラー・データがない場合には,入力データとエラー補正手段CMの組み合わせが結果としてユーザー・データをそのまま与えるようにすることによって実現できる。数学的な例としては“ゼロ”と他のいずれかの数字の合計が,その数字と同じ値になるような場合である。

0038

次に,書き込み動作の影響を受けるブロックに限定した,図1に示したメモリ・デバイス100の4つの詳細なブロック図(図3図6)について,以下に検討する。

0039

図3は,書き込み動作によって影響を受けるブロックに限定して,図1に示したメモリ・デバイス100をより詳細に示すブロック図である。図3は,第1のメモリ手段DMと第2のメモリ手段EMを示し,両方ともアドレス入力端子AIとデータ入力端子DIに接続されており,さらに,前者は読み出し/書き込み制御入力端子R/Wを有し,後者は書き込みイネーブル信号入力端子W−ENを有する。

0040

第1のメモリ手段DMのデータ入力端子DIと出力端子は,書き込みフェーズにおいて,それらの入力端子でのデータの比較結果に対応したチェック信号を発生するように設計されたチェック手段VMの入力端子に接続されている。上記チェック信号は第2のメモリ手段EMの書き込みイネーブル信号入力端子W−ENに対して出力される。

0041

こうしたアーキテクチャにより,第1のメモリ手段DMにユーザー・データを書き込む際にエラーが発生した場合にだけ,第2のメモリ手段EMにエラー・データの書き込みが行われることになる。

0042

図3の例にあっては,ユーザー・データはエラーが見つかった後でのみ,第2のメモリ手段EM内に記憶される。また,ユーザー・データは第1のメモリ手段DMおよび第2のメモリ手段EM内に同時に記憶することが可能であり,エラーが見つからなければ,エラー・データは第2のメモリ手段EMから消去される。しかしながら,チェック信号は,第2のメモリ手段EMの,図3に示されていない消去制御入力端子に対して出力される。

0043

図4も書き込み動作によって影響を受けるブロックに限定して,図1に示したメモリ・デバイス100をより詳細に示すブロック図である。図4は,データ入力端子DIが第2のメモリ手段EMに,直接ではなく,第1のコーダーCOD1を介して接続されている点を除けば,上記図3に示したものと同じである。上記第1のコーダーCOD1は,予め決められた数のエラーを識別し,補正することができるアルゴリズムによって,ユーザー・データのコーディングに対応するような状態でエラー・データを発生させることができる。

0044

このコードおよびアルゴリズム・タイプについては,Jiri Adamek, "FOUNDATIONS OFCODING", John Wiley & Sons, 1991 に詳細に説明されている。

0045

図4に関しても,図3についての同様の説明が適用される。さらに,チェック信号も,第1のコーダーCOD1の,図4に示されていない,動作イネーブル入力端子に対して出力されるようにすることができる。このように,エラー・データの発生は,書き込みエラーの場合のみに発生するようにすることができる。

0046

図5も書き込み動作によって影響を受けるブロックに限定して,図1に示したメモリ・デバイス100をより詳細に示すブロック図である。図5は,チェック手段VMの入力端子の1つがデータ入力端子DIではなく,第1のコーダーCOD1の出力端子に接続されている点を除けば,図4に示したものと同じである。

0047

この場合,エラー・データの発生は,書き込みエラーとは無関係に発生する。また,チェック手段VMは図4に示されたものよりもっと複雑な回路構成となる。そして,実際,第1のコーダーCOD1で用いられているものと対応したアルゴリズムを用いて第1のメモリ手段DMの出力端子でデータ・エラーが存在しているか否かを識別するためには,そうした複雑な回路が必要となる。

0048

図6も書き込み動作によって影響を受けるブロックに限定して,図1に示したメモリ・デバイス100をより詳細に示すブロック図である。図6においても,第1のメモリ手段DMと第2のメモリ手段EMを有し,両方とも,アドレス入力端子AIに接続され,また,前者だけがデータ入力端子DIに接続され,加えて,前者は読み出し/書き込み制御のための入力端子R/Wを有し,後者は書き込みイネーブル信号入力端子W−ENとデータ入力端子を示している。第1のメモリ手段DMのデータ入力端子DIと出力端子は,書き込みフェーズにおいて,入力端子でのデータの比較結果に対応したチェック信号を発生するように設計されている。

0049

より具体的には,このチェック信号は,この場合,第2のコーダーCOD2に送られる差分信号と,書込論理手段WLに送られる結果信号(outcome signal)とによって構成されている。コーダーCOD2の出力は,第2のメモリ手段EMのデータ入力端子に対して出力され,書込論理手段WLの出力は,第2のメモリ手段EMの入力端子W−ENに対して出力される。

0050

この差分信号は,チェック手段VMの入力端子に供給される信号を構成するデジタル・データ間における差に対応している。さらに上記結果信号はデジタル・データ間における比較結果(identity/non-identity)に対応している。このようにすれば,コーダーCOD2は,それらが上記差のコーディングに対応するような方法でエラー・データを発生するのに適した構成となる。

0051

上に述べたように,本発明は多重レベルメモリの有効な使用を可能にする。この場合,第2のメモリ手段EMは第1のメモリ手段DMと同様の多重レベルとすることもできるし,あるいは,信頼性を高めるために二重レベル・タイプとすることもできる。

0052

第1および第2のメモリ手段DM,EMを2つの半導体メモリ・セル・マトリックス,特にEEPROMまたはフラッシュEPROMタイプのメモリ・セルで構成すると,さらなる利点が提供される。

0053

第2のメモリ手段EMにあっても,製造過程から発生するエラーや,通常の動作中のエラーの影響を受ける場合があるのは当然である。多くの場合,こうしたエラーは,上記第2のメモリ手段EMのサイズが小さく,生産性や通常の動作中の失敗に及ぼす影響が限定的なものである場合には受け入れることも可能である。しかし,第2のメモリ手段EMをいたずらに複雑化したり,そこに公知のエラー補正手段,あるいは,本発明に係るエラー補正手段を付加したりしなければならないような場合には,こうしたエラーは受け入れることができない。

0054

このようなタイプのメモリ・デバイス100を用いることができるようにするためには,特にそれに適した読み込み,書き込み,および,消去方法を用いることが必要となる。

0055

アドレスに従ってアクセスされるように設計されたユーザー・データを格納するための第1のメモリ手段DMと,内容(content) に応じてアクセスされるように設計されたユーザー・データに関するエラー・データを格納するための第2のメモリ手段EMによって構成されたメモリ・デバイス100から補正されたユーザー・データを読み出すための,本発明に係る方法は以下のフェーズによって構成されている。

0056

すなわち,第1に,メモリ・デバイス100に,読み出されるべきユーザー・データに対応した読み出しアドレスを送るフェーズ,第2に,読み出しアドレスに従って,第1のメモリ手段DM内にアドレスされたユーザー・データにアクセスするフェーズ,第3に,読み出しアドレスの内容(content) に応じて,第2のメモリ手段EM内に存在する可能性のあるエラー・データへアクセスするフェーズ,第4に,補正されたユーザー・データを得るための,アドレスされたユーザー・データといずれかのエラー・データとを組み合わせるフェーズ,である。

0057

上記読み出しアドレスに対応するエラー・データが存在しない場合には,補正されたデータはアドレスされたデータに対応しており,上記第4のフェーズは実行されない。

0058

次に,アドレスに従ってアクセスされるように設計されたユーザー・データを格納するための第1のメモリ手段DMと,内容(content) に応じてアクセスされるように設計されたユーザー・データに関するエラー・データを格納するための第2のメモリ手段EMとによって構成されたメモリ・デバイス100に補正されたユーザー・データを書き込むための本発明に係る1つの方法は,以下のフェーズによって構成されている。

0059

すなわち,第1に,メモリ・デバイス100に書き込みアドレスを送るフェーズ,第2に,記憶されるべきユーザー・データをメモリ・デバイス100に送るフェーズ,第3に,記憶されるべきユーザー・データを第1のメモリ手段DM内の,上記書き込みアドレスに対応した位置に書き込むフェーズ,第4に,書き込みアドレスに応じて,第1のメモリ手段DM内にアドレスされたユーザー・データにアクセスするフェーズ,第5に,記憶されるべきユーザー・データとアドレスされたユーザー・データとの同一性をチェックするフェーズ,また,該チェックにおいて同一性が確認されなかった場合には,第6に,アドレスされたユーザー・データ内におけるエラーを補正することができるエラー・データを発生させるフェーズ,第7に,第2のメモリ手段EMに,発生させられたエラー・データを書き込み,それらデータをアクセスのための書き込みアドレスと組み合わせるフェーズ,である。

0060

その単純さの点から有利なのは,発生したエラー・データが記憶されたユーザー・データと対応している場合には,上記第6のフェーズは実行されない。

0061

特に断続的に発生するエラーの場合には,第1のメモリ手段DMのあるアドレスと関連づけられたエラー・データを記憶するためにそれ以上用いられない場合,第2のメモリ手段EMのメモリ・セルを再利用することができることは重要である。こうした状況は,あるアドレスと対応する第1のメモリ手段DMのセルが最初に書き込みエラーを発生させており,後に,その補正動作が行われるような場合に発生する。

0062

この問題に対する解決方法としては,同一性が確認できた場合には,その書き込みアドレスと関連づけられたすべてのエラー・データを第2のメモリ手段EMから消去するような方式がある。従って,この消去は,前に書き込みエラーを発生したセルの再書き込みの場合にだけ行われるようになる。

0063

こうした消去は,例えば,エラー・データを物理的に消去する代わりに,“消去済み”などのマークをそのエラー・データに付加することによって,まったく単純な方法により実行することが可能である。

0064

第1のメモリ手段DMにユーザー・データを書き込む動作と第2のメモリ手段EMにエラー・データを書き込む動作を並列化して処理したい場合には,本発明に係る,そして上記した方法に代わるものではあるが,基本的な部分では上記の方法と同じものであるところの第2の書き込み方法を用いることが可能である。この第2の書き込み方法は以下のフェーズで構成されている。

0065

第1に,書き込みアドレスをメモリ・デバイス100に送るフェーズ,第2に,記憶されるべきユーザー・データをメモリ・デバイスに送るフェーズ,第3に,第1のメモリ手段DMの書き込みアドレスに対応した位置に記憶されるべきユーザー・データを書き込むフェーズ,第4に,書き込みアドレスに応じて,第1のメモリ手段DMにアドレスされたユーザー・データにアクセスするフェーズ,第5に,アドレスされたユーザー・データ内のエラーを補正することができるエラー・データを発生させるフェーズ,第6に,第2のメモリ手段EMにエラー・データを書き込んで,それらデータをアクセスのための書き込みアドレスと組み合わせるフェーズ,第7に,記憶されるべきユーザー・データとアドレスされたユーザー・データの同一性をチェックするフェーズ,第8に,チェックで同一性が確認されれば,第2のメモリ手段EMから書き込みアドレスに組み合わされたエラー・データを消去するフェーズ,である。

0066

上に述べた2つの書き込み方法は,一般的なユーザー・データに関するものである。上に述べたように,“書き込み”という用語を広義にとれば,該方法は,消去動作をすべてのセルあるいはワーズに対して同じ所定のデータを書き込むと考えることにより,その消去方法を表現することができる。

0067

こうした考えに基づいて,この方法を,フラッシュEPROMメモリ消去中の“ビット枯渇”問題を解消する方法として用いることも可能である。実際,メモリ・デバイス100全体,あるいはそうしたメモリの1つのセクターの正常なトータル消去の後で,少数のセルが何らかの理由で消去されていない(すなわち,望ましいデータを含んでいない)ような場合,そのメモリのトータル消去を継続する代わりに,本発明を適用して,エラー・データを発生させ,第2のメモリ手段EMに書き込むことも可能である。このようにすれば,他のセルが消去される可能性を防止することができる。

0068

しかしながら,しばしばあることであるが,消去動作とは“消去された”セルにマークを付加することを意味する場合もある。

0069

アドレスに従ってアクセスするように設計されたユーザー・データを格納するための第1のメモリ手段DMと,内容(content) に応じてアクセスされるように設計されたユーザー・データに関するエラー・データを格納するための第2のメモリ手段EMによって構成されるメモリ・デバイス100内におけるユーザー・データを消去(最も一般的な意味での)するための,本発明に係る方法は,以下のフェーズを含んでいる。

0070

すなわち,第1に,メモリ・デバイス100に消去アドレスを送るフェーズ,第2に,消去アドレスに対応した位置のユーザー・データを第1のメモリ手段DMから消去するフェーズ,第3に,消去アドレスに対するアクセスのために第2のメモリ手段EMからすべての関連エラー・データを消去するフェーズ,である。

0071

すべてのメモリ・デバイスが一般的にこの消去機能を有しているわけではなく,多くの場合は,メモリ・セルに対して再書き込みを実行する。この場合,第2のメモリ手段EMのセルの再使用のための手順は,上に述べた通りである。

発明の効果

0072

以上説明したとおり,本発明によれば,エラーの場合,エラー・データを記憶するために,内容(content) によってアクセスされるようにし,そして,アクセスのための内容(content) がユーザー・データを含んでいるメモリ手段のアドレスに対応する従属のメモリ手段による,従来のメモリ・マトリックスの代わりに用いることによって,エラー・チェックおよび補正専用のセルの数が少なくなる。

0073

また,エラー・データはエラーの場合だけに書き込まれるので,このことはメモリへのユーザー・データの書き込みのための平均時間に対して重大な影響は及ぼさない。加えて,エラーがあったとしても,エラー・データ記憶動作の一部はユーザー・データ記憶動作と平行に実行されるので,必要な追加時間は少なくなる。

0074

さらに,エラー・データ記憶動作はユーザー情報記憶動作と独立に行うこともできるので,次に,2つの同時並行的な書き込み動作でエラーが起きる可能性は非常に低いことを考え合わせると,まだ実行されていないそれら動作の残りの部分は並列的に実行することができ,効率的な処理が実現する。

0075

また,EEPROMおよびフラッシュEPROMメモリの場合,本発明によるメモリ・デバイス100により,通常の書き込み方式を用いながら,書き込みエラーをエラー・データとして取り扱うことが可能となる。

図面の簡単な説明

0076

図1本発明に係るメモリ・デバイスの概略構成を示すブロック図である。
図2読み出し動作によって影響を受けるブロックに限定して,図1に示したメモリ・デバイスの詳細な構成を示すブロック図である。
図3書き込み動作によって影響を受けるブロックに限定して,図1に示したメモリ・デバイスの詳細な構成を示すブロック図である。
図4書き込み動作によって影響を受けるブロックに限定して,図1に示したメモリ・デバイスの詳細な他の構成を示すブロック図である。
図5書き込み動作によって影響を受けるブロックに限定して,図1に示したメモリ・デバイスの詳細な他の構成を示すブロック図である。
図6書き込み動作によって影響を受けるブロックに限定して,図1に示したメモリ・デバイスの詳細な他の構成を示すブロック図である。

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0077

100メモリ・デバイス
DM第1のメモリ手段
EM第2のメモリ手段
CL制御論理手段
CMエラー補正手段
VMチェック手段
COD1 第1のコーダー
COD2 第2のコーダー
WL書込論理手段

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