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技術 半導体集積回路

出願人 株式会社日立製作所日立超エル・エス・アイ・エンジニアリング株式会社
発明者 小宮路邦広石橋孝一郎豊嶋博
出願日 1994年9月9日 (26年2ヶ月経過) 出願番号 1994-215588
公開日 1996年3月22日 (24年8ヶ月経過) 公開番号 1996-077774
状態 特許登録済
技術分野 S-RAM 静的メモリのアクセス制御 パルス発生器 論理回路II DRAM
主要キーワード Nチャネル JFET レシーバ回路 導電型MOSトランジスタ 低振幅 小面積化 イコライズ電位 パイプライン方式
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この項目の情報は公開日時点(1996年3月22日)のものです。
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図面 (7)

目的

本発明では、低振幅インタフェイスレシ−バとして使用でき、高速かつ低消費電力、小面積のレシ−バ回路を提供する。

構成

ラッチ機能増幅機能を合わせ備えたレシ−バ回路をクロック信号で制御する。

効果

レシ−バ回路にラッチ機能と増幅機能をもたすことにより、高速かつ低消費電力、小面積化が可能となり、また低振幅インタ−フェイスのレシ−バとして対応できる。

概要

背景

従来、メモリ論理回路各回路ブロックごとにラッチ機能をもたせ、サイクル時間を高速化するパイプライン方式が知られている。

一方、CTT(Center tapped termination)などの低振幅入力、高速動作に対応できる低振幅インターフェイスレシーバ回路としては、一方の入力端子入力信号が供給され他方の入力端子に基準電圧が供給された差動増幅器を用いる技術が知られている。低振幅インターフェイスのレシ−バ回路については日経エレクトロニクス(1992年6月8日号13頁)に記載されている。

概要

本発明では、低振幅インタフェイスのレシ−バとして使用でき、高速かつ低消費電力、小面積のレシ−バ回路を提供する。

ラッチ機能と増幅機能を合わせ備えたレシ−バ回路をクロック信号で制御する。

レシ−バ回路にラッチ機能と増幅機能をもたすことにより、高速かつ低消費電力、小面積化が可能となり、また低振幅インタ−フェイスのレシ−バとして対応できる。

目的

本発明の目的は、上記従来例の問題を解決するレシ−バ回路を提供することにある。即ち、ラッチ機能と増幅機能を合わせ備えたレシ−バ回路により低振幅入力の半導体集積回路を高速かつ低消費電力、小面積化することにある。

効果

実績

技術文献被引用数
0件
牽制数
1件

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請求項1

ラッチ機能増幅機能を合わせ備えたレシ−バ回路と、該レシ−バ回路に入力される2つの信号と、上記レシ−バ回路を駆動する2つの電位固定手段と、上記レシ−バ回路と上記2つの電位固定手段のいずれか一方の間に設けられた第1のスイッチと、上記レシ−バ回路の相補的な出力を同電位にするイコライズ回路と、上記相補的な出力をそれぞれ入力し次段の回路に出力するバッファ回路とを具備することを特徴とする半導体集積回路

請求項2

ラッチ機能と増幅機能を合わせ備えたレシ−バ回路と、該レシ−バ回路に入力される2つの信号と、上記レシ−バ回路を駆動する2つの電位固定手段と、上記レシ−バ回路と上記2つの電位固定手段のいずれか一方の間に設けられた第1のスイッチと、上記レシ−バ回路の相補的な出力を同電位にするイコライズ回路と、上記相補的な出力をそれぞれ入力し次段の回路に出力するバッファ回路と、レシ−バ回路の出力電位を調整する機能を有する半導体集積回路。

請求項3

請求項1あるいは2に記載の半導体集積回路のレシ−バ回路は、4つの導電型MOSトランジスタで構成され、第1と第2のMOSトランジスタは第1導電型で、第3と第4のMOSトランジスタは第2導電型であり、入力信号が第1のMOSトランジスタのゲ−トに入力され、基準電圧が第2のMOSトランジスタのゲ−トに入力され、第1と第2のMOSトランジスタのソ−スが共に第1のスイッチに接続され、第3と第4のMOSトランジスタのソ−スが第2の電源に接続され、第3のMOSトランジスタのドレインと第4のMOSトランジスタのゲ−トと第1のMOSトランジスタのドレインはレシ−バ回路の出力となる第1の出力端子に接続され、第4のMOSトランジスタのドレインと第3のMOSトランジスタのゲ−トと第2のMOSトランジスタのドレインはレシ−バ回路の出力となる第2の出力端子に接続されている構成になっており、第3と第4のMOSトランジスタのゲ−ト幅は第1と第2のMOSトランジスタのゲ−ト幅より大きいことを特徴とする半導体集積回路。

技術分野

0001

本技術はパイプライン方式などに用いられるラッチ機能を有した半導体集積回路に関し、とくに低振幅インターフェイスレシ−バ回路に関するものである。

背景技術

0002

従来、メモリ論理回路各回路ブロックごとにラッチ機能をもたせ、サイクル時間を高速化するパイプライン方式が知られている。

0003

一方、CTT(Center tapped termination)などの低振幅入力、高速動作に対応できる低振幅インターフェイスのレシーバ回路としては、一方の入力端子入力信号が供給され他方の入力端子に基準電圧が供給された差動増幅器を用いる技術が知られている。低振幅インターフェイスのレシ−バ回路については日経エレクトロニクス(1992年6月8日号13頁)に記載されている。

発明が解決しようとする課題

0004

上記従来の低振幅インターフェイスのレシ−バ回路をパイプライン方式の半導体集積回路のアドレス系などに使用するには、レシ−バ回路自体にラッチ機能がないため、レシ−バ回路の後にラッチ回路を設けなければならない。そのため、外部から入力されたアドレス信号はラッチ回路の分だけ余計に遅延を生じるばかりでなく、消費電力面積の増大をもたらす。

0005

本発明の目的は、上記従来例の問題を解決するレシ−バ回路を提供することにある。即ち、ラッチ機能と増幅機能を合わせ備えたレシ−バ回路により低振幅入力の半導体集積回路を高速かつ低消費電力小面積化することにある。

課題を解決するための手段

0006

上記目的を達成するために本発明の一実施形態によれば、ラッチ機能と増幅機能を合わせ備えたレシ−バ回路(1)と、上記レシ−バ回路(1)に入力する2つの信号(IN、VREF)と、上記レシ−バ回路(1)を駆動する2つの電位固定手段(Vcc、GND)と、上記レシ−バ回路(1)と上記2つの電位固定手段(Vcc、GND)のいずれか一方の間に設けられクロック信号(CLK)によって動作する第1のスイッチ(S)と、上記レシ−バ回路(1)の相補的な出力(AT0、AB0)を同電位にする上記クロック信号(CLK)の反転信号(CLKB)によって動作するイコライズ回路(2)と、上記相補的な出力(AT0、AB0)をそれぞれ入力し次段の回路に出力するバッファ回路(A1、A2)を具備している(図1参照)。

0007

また、本発明の好適な一実施形態は、上記レシ−バ回路の出力電位(AT0、AB0)を所定の電位に調整するために上記クロック反転信号(CLKB)によって動作するスイッチ(N8、N9)を具備する(図5参照)。

0008

本発明では、ラッチ機能と増幅機能を合わせ備えたレシ−バ回路により従来の技術では必要であったラッチ回路が不要になり、高速かつ低消費電力、小面積化できる。

0009

また、入力電圧が低振幅でもレシ−バ回路の増幅機能により、これを大きい値にできるため、低振幅入力インタフェイスのレシ−バ回路として利用できる。

0010

本発明の概念図を図1に、その動作を図2に示す。1はレシ−バ回路、INはレシ−バ回路1の入力電圧、VREFはレシ−バ回路1のリファレンス電圧ATOとAB0はレシ−バ回路1の出力、Vccは電源電圧(例えば3V)、GNDは接地電圧、Sはスイッチ、2はイコライズ回路、A1とA2はバッファ回路、ATはバッファ回路A1の出力、ABはバッファ回路A2の出力、CLKはクロック信号、CLKBはクロック信号CLKと位相が180度異なるクロック信号である。スイッチSはCLKが高レベルのときONし、イコライズ回路2はCLKBが高レベルのとき動作し、レシーバ回路1の出力AT0とAB0をイコライズする。

0011

クロック信号CLKが低レベルの場合、スイッチSがOFFのためレシ−バ回路1もOFF状態である。この状態ではCLKBが高電位のためイコライズ回路2が動作し、レシ−バ回路1の出力AT0とAB0をイコライズする。バッファ回路A1とA2の論理しきい値は、AT0とAB0のイコライズ電位ベルより十分高い電位に設定しているため、出力ATとABは共に低レベルとなる。ここで、レシ−バ回路がOFF状態の間にレシ−バ回路1の出力AT0とAB0を電源電圧と接地電圧のほぼ中間電圧にイコライズするため、レシ−バ回路の反転時間を短縮することができる。

0012

クロック信号CLKが低レベルから高レベルに変化すると、スイッチSがONし、レシ−バ回路1はON状態になる。また、この状態ではCLKBが低レベルになるのでイコライズ回路はOFF状態になる。入力電圧INがリファレンス電圧VREFより高レベルの場合、AT0が高レベル、AB0が低レベルになるように設定する。つまり、ATは低レベルから高レベルに変化し、ABは低レベルの状態を維持する。その後、入力電圧INが変化しても、レシ−バ回路1はラッチの機能を有するに構成されているためAT0は高レベル、AB0は低レベルに保持され、ATは高レベル、ABは低レベルの状態を維持する。逆に、入力電圧INがリファレンス電圧VREFより低レベルの場合、AT0が低レベル、AB0が高レベルになるように設定する。つまり、ABは低レベルから高レベルに変化し、ATは低レベルの状態を維持する。その後、入力電圧INが変化しても、レシ−バ回路1はラッチの機能があるためAB0は高レベル、AT0は低レベルに保持され、ABは高レベル、ATは低レベルを維持する。

0013

その後クロック信号CLKが高レベルから低レベルに変化すると、スイッチSがOFFしレシ−バ回路もOFF状態になる。この状態ではクロック反転信号CLKBが高電位のためイコライズ回路2が動作し、レシ−バ回路1の出力AT0とAB0はイコライズされ、出力ATとABは共に低レベルとなる。

0014

以上述べたように、ラッチ機能と増幅機能を合わせ備えたレシ−バ回路を提供することにより従来技術で必要であったラッチ回路が不要となり、高速に出力を出すことができるだけでなく、消費電力の低減と面積の縮小を実現できる。さらにレシ−バ回路1は増幅機能を有するため、入力電圧INが低振幅でも動作できるため、低振幅インタ−フェイス用レシ−バとして適用できる。

0015

図3は本発明をMOS回路で実現した第1の実施例である。P1、P2、P3、P4はPチャネル型MOSトランジスタ、N1、N2、N3はNチャネルMOSトランジスタ、INV1、INV2、INV3、INV4はインバタ回路で、電源電圧Vccは3V、Pチャネル型MOSトランジスタP1、P2のゲ−ト幅は10μm、Nチャネル型MOSトランジスタN1、N2のゲ−ト幅は15μm、インバ−タINV1、INV2の論理しきい値は1.8V、リファレンス電圧VREFは0.8Vである。

0016

クロック信号CLKが0V、クロック反転信号CLKBが3Vの場合、Pチャネル型MOSトランジスタP3が非導通状態であるためレシ−バ回路1はOFF状態である。Pチャネル型MOSトランジスタP4とNチャネル型MOSトランジスタN3は導通状態であるため、レシ−バ回路1の出力AT0とAB0は1.5Vにイコライズされている。インバ−タ回路INV1及びインバ−タ回路INV3の論理しきい値1.8Vは、レシ−バ回路の出力AT0、AB0のイコライズ電位レベル1.5Vより高い電位であるため、出力AT、ABは共に低レベルとなる。

0017

クロック信号CLKが0Vから3Vに変化し、クロック反転信号CLKBが3Vから0Vに変化すると、Pチャネル型MOSトランジスタP3が導通するため、レシ−バ回路1はON状態(動作状態)になる。Pチャネル型MOSトランジスタP4とNチャネル型MOSトランジスタN3は非導通であるため、イコライズ回路2はOFF状態になる。入力電圧INが1Vの場合、Pチャネル型MOSトランジスタP1が非導通でP2が導通し、またNチャネル型MOSトランジスタN1が導通しN2が非導通状態となるため、レシ−バ回路の出力AT0は3V、AB0は0Vになる。つまり、ATは0Vから3Vに変化し、ABは0Vを維持する。その後、入力電圧INがリファレンス電圧VREF=0.8Vより下がっても、Nチャネル型MOSトランジスタN1とN2が相互接続され、またN1とN2のゲ−ト幅はP1とP2のゲ−ト幅より大きくしているためAT0は3V、AB0は0Vにラッチされ、ATは3V、ABは0Vの状態を維持する。逆に、入力電圧INが0.6Vの場合、Pチャネル型MOSトランジスタP1が導通しP2が非導通状態となり、またNチャネル型MOSトランジスタN2が導通しN1が非導通状態であるため、レシ−バ回路の出力AT0は0V、AB0は3Vになる。つまり、ABは0Vから3Vに変化し、ATは0Vの状態を維持する。その後、入力電圧INがリファレンス電圧VREF=0.8Vより上がっても、Nチャネル型MOSトランジスタN1とN2の働きにより、AB0は3V、AT0は0Vにラッチされ、ABは3V、ATは0Vを維持する。

0018

その後、クロック信号CLKが3Vから0Vに、クロック反転信号CLKBが0Vから3Vに変化すると、Pチャネル型MOSトランジスタP3が非導通状態となるため、レシ−バ部1はOFF状態となる。その出力AT0とAB0はPチャネル型MOSトランジスタP4とNチャネル型MOSトランジスタN3によりイコライズ状態となるので、出力AT、ABは共に低レベルとなる。

0019

次に、図4図3と同様に本発明をMOS回路で実現した第2の実施例である。P5、P6はPチャネル型MOSトランジスタ、N4、N5、N6はNチャネル型MOSトランジスタで、Pチャネル型MOSトランジスタP5、P6のゲ−ト幅は20μm、Nチャネル型MOSトランジスタN1、N2のゲ−ト幅は5μmである。その他の条件は、第1の実施例と同様である。

0020

クロック信号CLKが0V、クロック反転信号CLKBが3Vの場合、Nチャネル型MOSトランジスタN6が非導通状態であるためレシ−バ回路1はOFF状態である。Pチャネル型MOSトランジスタP4とNチャネル型MOSトランジスタN3は導通状態であるため、レシ−バ回路1の出力AT0とAB0は1.5Vにイコライズされている。インバ−タ回路INV1及びインバ−タ回路INV3の論理しきい値1.8Vが、レシ−バ回路の出力AT0、AB0のイコライズ電位レベル1.5Vより高い電位であるため出力ATとABは共に低レベルとなる。

0021

クロック信号CLKが0Vから3Vに変化し、クロック反転信号CLKBが3Vから0Vに変化すると、Nチャネル型MOSトランジスタN6が導通するため、レシ−バ回路3はON状態になる。Pチャネル型MOSトランジスタP4とNチャネル型MOSトランジスタN3は非導通となるため、イコライズ回路2はOFF状態になる。入力電圧INが1Vの場合、Pチャネル型MOSトランジスタP5が非導通でP6が導通し、またNチャネル型MOSトランジスタN4が導通しN5が非導通状態であるため、レシ−バ回路の出力AT0は3V、AB0は0Vになる。つまり、ATは0Vから3Vに変化し、ABは0Vの状態を維持する。その後、入力電圧INがリファレンス電圧VREF=0.8Vより下がっても、Pチャネル型MOSトランジスタP5とP6が相互接続され、またP5とP6のゲ−ト幅はN4とN5のゲ−ト幅より大きいためAT0は3V、AB0は0Vにラッチされ、ATは3V、ABは0Vの状態を維持する。逆に、入力電圧INが0.6Vの場合、Pチャネル型MOSトランジスタP5が導通しP6が非導通状態で、またNチャネル型MOSトランジスタN5が導通しN4が非導通状態であるため、レシ−バ回路の出力AT0は0V、AB0は3Vになる。つまり、ABは0Vから3Vに変化し、ATは0Vの状態を維持する。その後、入力電圧INがリファレンス電圧VREF=0.8Vより上がっても、Pチャネル型MOSトランジスタP5とP6の働きにより、AB0は3V、AT0は0Vにラッチされ、ABは3V、ATは0Vを維持する。

0022

その後、クロック信号CLKが3Vから0Vに、クロック反転信号CLKBが0Vから3Vに変化すると、Nチャネル型MOSトランジスタN6が非導通状態となるため、レシ−バ部3はOFF状態となる。その出力AT0とAB0はPチャネル型MOSトランジスタP4とNチャネル型MOSトランジスタN3によりイコライズ状態となるので、出力AT、ABは共に0Vとなる。

0023

以上、本発明の第1及び第2の実施例をMOS回路で構成し、その動作を詳細に説明したが、MOSトランジスタの代わりに同等な働きをするJFET(Jun-ction field Effect transistor)などの素子を使用しても構わない。

0024

次に、本発明の第3の実施例を図5を用い説明する。N8、N9はNチャネル型MOSトランジスタで、条件は第1の実施例と同様である。なお、ここでは第1の実施例をもとに述べるが、本実施例の技術は第2の実施例にも同様に適用することができる。

0025

本実施例においては、イコライズ時にレシ−バ回路の出力電位を調整する機能としてNチャネル型MOSトランジスタN8、N9を設けている。クロック信号CLKが0V、クロック反転信号CLKBが3Vの場合、Pチャネル型MOSトランジスタP3が非導通であるためレシ−バ回路1はOFF状態にある。イコライズ回路2のPチャネル型MOSトランジスタP4とNチャネル型MOSトランジスタN3は導通状態で、またNチャネル型MOSトランジスタN8、N9が導通する。ここで、Nチャネル型MOSトランジスタN8、N9は定数を調整することによりそのオン抵抗が比較的高くなるように構成されている。そのため、レシ−バ回路1の出力AT0とAB0の電位は接地電位までは下がらず、第1の実施例のイコライズレベルより少し低い1.2V程度でイコライズされる。つまり、本発明の第1の実施例のイコライズレベル1.5Vより低レベルでイコライズされため、インバ−タ回路INV1及びINV3の論理しきい値1.8Vに対し電圧余裕が大きくなり、AT0とABOのイコライズレベルがノイズやプロセスのバラツキなどで変動しても、イコライズ時INV1とINV3が誤動作し、ATかABが3Vになることはない。また、接地電位と電源電圧の中間電圧(1.5V)を大幅に下回らない値に調整されているため、インバ−タ回路INV1及びINV3の論理しきい値に対し電圧余裕が大きくなるとともに、レシーバ回路の反転時間を大きく損なうことが無い。

0026

以上、本発明の第3の実施例が示すように、ノイズやプロセスのバラツキで誤動作しにくい入力バッファが得られる。

0027

図6は、SRAMの読みだし時のア−キテクチャを示したものである。4は入力バッファ、5はデコ−ダ、6はメモリアレイ、7はアンプ、8は出力バッファである。本発明のレシ−バ回路は入力バッファ4に適用される。読みだし時の動作を簡単に説明する。低振幅のアドレス信号は入力バッファ4で増幅、ラッチされ、デコ−ダ5でデコ−ド後、メモリアレイ6中のメモリセルを選択する。メモリセルのデ−タはアンプ7で増幅くされ、出力バッファを通り読みだされる。ここではレシ−バ回路を入力バッファ4に適用したが、その他デ−タ入力用バッファに用いてもよい。また本発明のレシ−バ回路は、SRAM以外にDRAMプロセッサ等の半導体集積回路に適用できる。

発明の効果

0028

本発明により、増幅機能とラッチ機能を合わせ持ったレシ−バ回路が実現でき、高速かつ低消費電力、小面積化が可能となる。

0029

図面の簡単な説明

0030

図1本発明を示す概念図。
図2本発明の動作を示す動作波形図。
図3本発明の第1の実施例を示す回路図。
図4本発明の第2の実施例を示す回路図。
図5本発明の第3の実施例を示す回路図。
図6本発明が適用されたSRAMのア−キテクチャを示すブロック図。

--

0031

1と3…レシ−バ回路、Vcc…電源電圧、GND…接地電位、IN…レシ−バ入力電圧、VREF…1のリファレンス電圧、2…イコライズ回路、S…スイッチ、A1とA2…バッファ回路、INV1からNV4…インバ−タ回路、AT0とAB0…1の出力、AT…A1の出力、AB…A2の出力、CLK…クロック信号、CLKB…CLKの反転信号、P1からP6…Pチャネル型MOSトランジスタ、N1からN6…Nチャネル型MOSトランジスタ、4…入力バッファ、5…デコ−ダ、6…メモリアレイ、7…アンプ、8…出力バッファ。

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