技術 マスクＲＯＭの製造方法

0001

本発明はマスクＲＯＭの製造方法の改良に係わる。

0002

マスクＲＯＭは半導体メモリ更にＬＤＤ型Ｎチャンネルトランジスタ及びＮチャンネルトランジスタをシリコン半導体基板にモノリシックに形成する機種が市販されている。しかしマスクＲＯＭにあっては客先から提出されたデ−タを書込むまでを前工程、これ以後を後工程と呼び、後工程が長くなる程客先への納期が遅くなるので短い後工程が望ましく、できるだけマスクＲＯＭ用デ−タの書込みは全行程の後半に行うことが望まれている。

0003

このようなマスクＲＯＭの製造工程を順次示す図７乃至図１０の断面図を参照して説明する。図７の断面図に明らかにするように半導体基板には第１のフィ−ルド酸化膜（いわゆる選択酸化物）１を常法により設置して極性の異なるＮ型第１ウエル領域２とＰ型第２ウエル領域３を形成する。第１ウエル領域２は不純物としてＰが１．８×１０1 3 atoms ／cm3 が、第２ウエル領域３には不純物としてＢが１０1 2 atoms ／cm3 オ−ダ含まれている。第１ウエル領域２にはＮチャンネルトランジスタを設け、Ｐ第２ウエル領域３にはＬＤＤ型Ｎチャンネルトランジスタならびに、マスクＲＯＭと半導体メモリを形成する。

0004

このためにＰ第２ウエル領域３には第２のフィ−ルド酸化膜４を形成して第１分離領域５と第２分離領域６を分離し、前者にＬＤＤ型Ｎチャンネルトランジスタを、後者に半導体メモリとマスクＲＯＭを形成するが、その製造プロセスの詳細は省略して構造について説明する。

0005

多結晶珪素またはタングステンシリサイドなどから成り厚さが４０００〜５０００オングストロ−ムのゲ−ト電極７を半導体基板表面に形成する熱酸化膜８上に重ねて設ける。Ｎチャンネルトランジスタ、ＬＤＤ型Ｎチャンネルトランジスタならびに、半導体メモリ用のＮ型不純物領域９を夫々所定の位置に形成する。この各領域の不純物の表面濃度はＮチャンネルトランジスタ用がＰが１．８×１０1 5 atoms ／cm3 、ＬＤＤ型Ｎチャンネルトランジスタ用はＡｓが５×１０1 5 atoms ／cm3 、半導体メモリ用もＡｓやＰが５×１０1 5 atoms ／cm3 である。ＬＤＤ型Ｐチャンネルトランジスタにあってはゲ−ト電極７の側壁１０にいわゆるサイドウォ−ル１１を設け、その下のＰウエル領域２部分に１０1 3 atoms ／cm3 程度の表面不純物濃度のＡｓの領域１２を形成する。

0006

続いて図８に明らかにするようにレジスト１３を被覆するが、各ゲ−ト電極７表面には後酸化層１４が熱負荷により形成されている。半導体メモリ用のＮ型不純物領域９間に位置するＰウエル領域３部分に対応するレジスト１３部分は公知のフォトリソグラフィ技術を利用してパタ−ニング処理を施して窓１５を設置する（図８参照）。引続いて図９に明らかにするように加速電圧２００ＫｅＶでＢをイオン注入後拡散することにより客先の要求デ−タを備えるマスクＲ０Ｍ用の不純物領域１６を形成する。更に図９に明らかにするように厚さが約１μｍの層間絶縁膜１７を全面に被覆後、ＬＤＤ型ＮチャンネルトランジスタならびにＮチャンネルトランジスタのコンタクト領域用の開口１８を、新たに被覆するレジスト１９に公知のフォトリソグラフィ技術により形成後、エッチングにより層間絶縁膜１７を貫通させて不純物領域９、１２表面を露出する。引続いて真空蒸着法またはスパッタリング法により電極及び配線材料としてＡｌまたはＡｌ合金（Ａｌ−Ｓｉ、Ａｌ−Ｓｉ−Ｃｕ）などを、露出した不純物領域９、１２表面に重ねて堆積後パタ−ニング工程を行って電極及び配線２０を形成する。なおこの工程でマスクＲＯＭならびに半導体メモリ用配線も層間絶縁膜１７部分に被着する。その後オンＡｌＰＳＧ(Phospho Silicate Glass)２１ならびにプラズマ窒化珪素２２を堆積してマスクＲＯＭを完成する（図１０参照）。

0007

現在マスクＲＯＭを形成するプロセスではゲ−ト電極ならびにトランジスタのソ−スやドレインを形成する。その後マスクＲＯＭ用のフォトリソグラフィ工程を経てから、ゲ−ト電極を介してＲＯＭ用のイオン注入を行い、その後層間絶縁膜の堆積−コンタクトホ−ル形成−窓形成−電極配線材料の蒸着−パタ−ニング−保護膜形成などの後工程を行っている。このために客先への納期が長くなる上にマスクＲＯＭ用のイオン注入に際しては高速イオン注入が必要になる。

0008

即ち厚さが４０００乃至５０００オングストロ−ムのゲ−ト電極と、熱酸化膜の厚さを乗越えてＢをイオン注入することになる。従って高速で換言すれば高エネルギ−を加えるために各種の弊害が発生する。

0009

本発明はこのような事情により成されたもので、マスクＲＯＭ用のイオン注入工程後の工程を短縮可能にする新規な製造方法を提供する。

0010

第１導電型の半導体層と，前記半導体層の表面を酸化物により覆う工程と，前記半導体層の選択的表面から内部に向けて第２導電型の不純物領域を形成する工程と，前記不純物領域に対応する酸化物に重ねてゲ−ト電極を形成する工程と，前記ゲ−ト電極を被覆するストッパ−層を堆積する工程と，前記ストッパ−層を覆う層間絶縁膜をパタ−ニングしかつ平坦化する工程と，露出する前記ストッパ−層を介して前記第１導電型の半導体層部分にイオン注入する工程とに本発明に係わるマスクＲＯＭの製造方法の特徴がある。

0011

Ｍの製造方法の特徴がある。

0012

更に記第１導電型の半導体層に選択的にフィ−ルド酸化膜を形成して極性の異なる第１ウエル領域及び第２ウエル領域を設置すると共にこの第２ウエル領域に同一極性の第１分離領域及び第２分離領域に分離する工程と，前記第１ウエル領域にＮチャンネルトランジスタを設置する工程と，前記第１分離領域にＬＤＤ型Ｎチャンネルトランジスタを形成する工程と，前記第２分離領域に半導体メモリ及びマスクＲＯＭを形成する工程と，前記Ｎチャンネルトランジスタ、前記ＬＤＤ型Ｎチャンネルトランジスタならびに前記半導体メモリ及びマスクＲＯＭを覆ってストッパ−層を堆積する工程と，前記半導体メモリ及びマスクＲＯＭに対応するストッパ−層以外を除去する工程と，前記ストッパ−層及び両トランジスタに層間絶縁膜を重ねる工程と，前記半導体メモリマスクＲＯＭ、ＬＤＤ型Ｐチャンネルトランジスタ及びＮチャンネルトランジスタに対向する層間絶縁膜をパタ−ニングかつ平坦化する工程と，前記マスクＲＯＭに対応しかつ露出するストッパ−層を介して前記第２分離領域表面から内部にイオン注入する工程と，前記パタ−ニング工程により露出するＮチャンネルトランジスタ、ＬＤＤ型Ｎチャンネルトランジスタ及びストッパ−層に電極・配線を接触する工程とにも特徴があり、更にまた前記マスクＲＯＭ、ＬＤＤ型Ｎチャンネルトランジスタ及びＮチャンネルトランジスタに対向する層間絶縁膜を同時にパタ−ニングする工程にも特徴がある。

0013

本発明に係わるマスクＲＯＭの製造方法では不可欠なイオン注入工程後の工程を極力少なくするために、半導体メモリならびにマスクＲＯＭ用ゲ−ト電極に重ねてストッパ−層を設け、更にストッパ−層を被覆する層間絶縁膜をパタ−ニングして形成する窓からイオン注入工程を行う方式を採るために、客先要求に応える導入後の工程が大幅に短縮される。

0014

本発明に係わるマスクＲＯＭを備えた集積回路素子による実施例を、製造工程毎の各断面を示す図１乃至図６を参照して説明する。

0015

最終工程後の図６に示すように、本実施例ではマスクＲＯＭ、半導体メモリ、ＬＤＤ型ＮチャンネルトランジスタならびにＮチャンネルトランジスタをシリコン半導体単結晶基板にモノリシックに形成した機種について説明する。

0016

図５に示すように半導体基板即ち半導体層にはいわゆる選択酸化物で構成する第１のフィ−ルド酸化膜５０を常法により形成して極性の異なるＮ第１ウエル領域５１とＰ第２ウエル領域５２を形成する。Ｎ第１ウエル領域５１は不純物としてＰが１．３×１０1 3 atoms ／cm3 が、Ｐ第２ウエル領域５２には不純物としてＢが１０1 2 atoms ／cm3 オ−ダ含まれている。Ｎ第１ウエル領域５１にはＮチャンネルトランジスタを設け、Ｐ第２ウエル領域５２にはＬＤＤ型Ｎチャンネルトランジスタならびに、マスクＲＯＭと半導体メモリを形成する。

0017

このためにＰ第２ウエル領域５２には第２のフィ−ルド酸化膜５３を形成して第１分離領域５４と第２分離領域５５を分離し、前者にＬＤＤ型Ｎチャンネルトランジスタを後者に半導体メモリとマスクＲＯＭを形成するが、その製造プロセスの詳細は省略して構造について説明する。

0018

多結晶珪素またはタングステンシリサイドなどから成り厚さが４０００〜５０００オングストロ−ムのゲ−ト電極５６を半導体層表面に形成する熱酸化膜５７上に重ねかつ形成予定地上に設ける。Ｎチャンネルトランジスタ、ＬＤＤ型Ｐチャンネルトランジスタならびに、半導体メモリ用のＮ型不純物領域５８を夫々所定の位置に形成する。この各領域の不純物の表面濃度はＮチャンネルトランジスタ用がＡｓが５×１０1 5 atoms ／cm3 、ＬＤＤ型Ｎチャンネルトランジスタ用もＡｓが５×１０1 5 atoms ／cm3 、半導体メモリ用がＡｓやＰが５×１０1 5atoms ／cm3 である。ＬＤＤ型Ｎチャンネルトランジスタにあってはゲ−ト電極５６の側壁５９にいわゆるサイドウォ−ル６０を設け、その下のＰウエル領域５１部分に１０1 3 atoms ／cm3 程度の表面不純物濃度のＡｓの領域６１を形成する。続いてスペ−サ層例えば窒化珪素層６２を全面に堆積後第２のフィ−ルド酸化物層５３を境にして、マスクＲＯＭなどを形成する部分に対応する以外の窒化珪素層６２部分は、図１に明らかにするようにレジスト６３を利用する公知のフォトリソグラフィ工程により除去して図２に示す断面構造を得る。以上の熱負荷により各ゲ−ト電極５６表面には後酸化膜６４が形成される。勿論レジスト６３は剥離する。

0019

ここで図３に明らかにするように層間絶縁膜６５を例えばＣＶＤ法により厚さがほぼ１μｍ堆積後、新たなレジスト層６６を利用するフォトリソグラフィ工程により窓６７を形成後、マスクＲＯＭ、ＬＤＤ型Ｎチャンネルトランジスタ及びＮチャンネルトランジスタに対応する層間絶縁膜６５部分にもフォトリソグラィ工程により窓６８を形成する（図４参照）すると共に例えばエッチバック法により平坦化する。この結果半導体メモリ用のＮ型不純物領域５８間に位置するＰウエル領域５５部分に対応するスペ−サ層６２部分が露出する（図５参照）。

0020

ここでレジスト６９を露出スペ−サ層６２部分以外に被覆してから加速電圧２２０ＫｅＶでイオン注入後拡散することにより客先の要求デ−タを備えるマスクＲ０Ｍ用の不純物領域７０を形成する。

0021

ここまでをマスクＲ０Ｍ用の前工程とするならば、ＬＤＤ型Ｎチャンネルトランジスタ及びＮチャンネルトランジスタを設置しない機種にあっては、前記フィ−ルド酸化物層５０、５３ならびにＰ、Ｎチャンネル５１、５２更に第１第２領域５４、５５も必須の要件ではない。

0022

なおレジスト６９を剥離してからマスクＲ０Ｍ用の後工程として、電極及び配線材料としてＡｌまたはＡｌ合金（Ａｌ−Ｓｉ、Ａｌ−Ｓｉ−Ｃｕ）などを真空蒸着法またはスパッタリング法により堆積し、リソグラフィ工程によりパタ−ニングして電極及び配線７１を完成する。更にオンＡｌＰＳＧ７２ならびにプラズマ窒化珪素７３を堆積してマスクＲＯＭを完成するが、ＰＳＧ７２によりゲッタリングを行うことを付記する。

0023

本発明に係わるマスクＲ０Ｍの製造方法ではコンタクトとＲ０Ｍ用デ−タの注入とを同一マスクにより行うので、主要なフォトリソグラフィ工程が省略され、Ｒ０Ｍ用デ−タの注入以後の後工程が７日から４日と大幅に短縮できるので、客先への納付も短い機関にすることができる。更にＲＯＭインプラ工程における高速化に伴う弊害も解決できた。

0024

またストッパ層の設置により厚い層間絶縁膜のエッチングに際して、完全なストッパとして機能するので極めて有効である。

0025

図１本発明のマスクＲＯＭを備える集積回路の製造工程を示す断面図である。
図２図１に続く製造工程を示す断面図である。
図３図２に続く製造工程を示す断面図である。
図４図３に続く製造工程を示す断面図である。
図５図４に続く製造工程を示す断面図である。
図６図５に続く製造工程を示す断面図である。
図７従来のマスクＲＯＭを備える集積回路の製造工程を示す断面図である。
図８図７に続く製造工程を示す断面図である。
図９図８に続く製造工程を示す断面図である。
図１０図９に続く製造工程を示す断面図である。

0026

１、４、５０、５３：フィ−ルド選択酸化膜、
２、３、５１、５２：ウエル領域、
５、６、５４、５５：分離領域、
７、５６：ゲート電極、
８、５７：熱酸化膜、
９、５８：Ｎ不純物領域、
１０、５９：側壁、
１１、６０：サイドウオ−ル、
１３、１９、６３、６６：レジスト、
１４、６４：酸化膜、
１６、７０：イオン注入層、
１７、６５：層間絶縁物層、
１８、６７、６８：窓、
６２：スペ−サ層、
２０、７１：電極、配線、
２１、７２：ＰＳＧ層、
２２、７３：Ｐ−ＳｉＮ。