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技術 マスクROMの製造方法

出願人 株式会社東芝東芝マイクロエレクトロニクス株式会社
発明者 米原一夫
出願日 1994年7月29日 (26年6ヶ月経過) 出願番号 1994-178094
公開日 1996年2月16日 (25年0ヶ月経過) 公開番号 1996-046061
状態 未査定
技術分野 半導体メモリ
主要キーワード Nチャンネル 客先要求 最終工程後 マスクROM 製造工程毎 高速イオン サイドウォ DD型
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この項目の情報は公開日時点(1996年2月16日)のものです。
また、この項目は機械的に抽出しているため、正しく解析できていない場合があります

図面 (11)

目的

マスクROM用のイオン注入工程後の工程を短縮可能にする新規な製造方法を提供する点。

構成

マスクROMに不可欠なイオン注入工程後の工程を極力少なくするために半導体メモリならびにマスクROM用ゲ−ト電極56に重ねてストッパ−層62を設け、更にストッパ−層62を被覆する層間絶縁膜65をパタニングして設置する窓68よりイオン注入工程を行う。これにより客先要求を導入後の工程が大幅に短縮される。

概要

背景

マスクROM半導体メモリ更にLDD型Nチャンネルトランジスタ及びNチャンネルトランジスタをシリコン半導体基板モノリシックに形成する機種が市販されている。しかしマスクROMにあっては客先から提出されたデ−タを書込むまでを前工程、これ以後を後工程と呼び、後工程が長くなる程客先への納期が遅くなるので短い後工程が望ましく、できるだけマスクROM用デ−タの書込みは全行程の後半に行うことが望まれている。

このようなマスクROMの製造工程を順次示す図7乃至図10の断面図を参照して説明する。図7の断面図に明らかにするように半導体基板には第1のフィルド酸化膜(いわゆる選択酸化物)1を常法により設置して極性の異なるN型第1ウエル領域2とP型第2ウエル領域3を形成する。第1ウエル領域2は不純物としてPが1.8×101 3 atoms /cm3 が、第2ウエル領域3には不純物としてBが101 2 atoms /cm3 オ−ダ含まれている。第1ウエル領域2にはNチャンネルトランジスタを設け、P第2ウエル領域3にはLDD型Nチャンネルトランジスタならびに、マスクROMと半導体メモリを形成する。

このためにP第2ウエル領域3には第2のフィ−ルド酸化膜4を形成して第1分離領域5と第2分離領域6を分離し、前者にLDD型Nチャンネルトランジスタを、後者に半導体メモリとマスクROMを形成するが、その製造プロセスの詳細は省略して構造について説明する。

多結晶珪素またはタングステンシリサイドなどから成り厚さが4000〜5000オングストロ−ムのゲ−ト電極7を半導体基板表面に形成する熱酸化膜8上に重ねて設ける。Nチャンネルトランジスタ、LDD型Nチャンネルトランジスタならびに、半導体メモリ用のN型不純物領域9を夫々所定の位置に形成する。この各領域の不純物の表面濃度はNチャンネルトランジスタ用がPが1.8×101 5 atoms /cm3 、LDD型Nチャンネルトランジスタ用はAsが5×101 5 atoms /cm3 、半導体メモリ用もAsやPが5×101 5 atoms /cm3 である。LDD型Pチャンネルトランジスタにあってはゲ−ト電極7の側壁10にいわゆるサイドウォ−ル11を設け、その下のPウエル領域2部分に101 3 atoms /cm3 程度の表面不純物濃度のAsの領域12を形成する。

続いて図8に明らかにするようにレジスト13を被覆するが、各ゲ−ト電極7表面には後酸化層14が熱負荷により形成されている。半導体メモリ用のN型不純物領域9間に位置するPウエル領域3部分に対応するレジスト13部分は公知のフォトリソグラフィ技術を利用してパタニング処理を施して窓15を設置する(図8参照)。引続いて図9に明らかにするように加速電圧200KeVでBをイオン注入後拡散することにより客先の要求デ−タを備えるマスクR0M用の不純物領域16を形成する。更に図9に明らかにするように厚さが約1μmの層間絶縁膜17を全面に被覆後、LDD型NチャンネルトランジスタならびにNチャンネルトランジスタのコンタクト領域用の開口18を、新たに被覆するレジスト19に公知のフォトリソグラフィ技術により形成後、エッチングにより層間絶縁膜17を貫通させて不純物領域9、12表面を露出する。引続いて真空蒸着法またはスパッタリング法により電極及び配線材料としてAlまたはAl合金(Al−Si、Al−Si−Cu)などを、露出した不純物領域9、12表面に重ねて堆積後パタ−ニング工程を行って電極及び配線20を形成する。なおこの工程でマスクROMならびに半導体メモリ用配線も層間絶縁膜17部分に被着する。その後オンAlPSG(Phospho Silicate Glass)21ならびにプラズマ窒化珪素22を堆積してマスクROMを完成する(図10参照)。

概要

マスクROM用のイオン注入工程後の工程を短縮可能にする新規な製造方法を提供する点。

マスクROMに不可欠なイオン注入工程後の工程を極力少なくするために半導体メモリならびにマスクROM用ゲ−ト電極56に重ねてストッパ−層62を設け、更にストッパ−層62を被覆する層間絶縁膜65をパタ−ニングして設置する窓68よりイオン注入工程を行う。これにより客先要求を導入後の工程が大幅に短縮される。

目的

本発明はこのような事情により成されたもので、マスクROM用のイオン注入工程後の工程を短縮可能にする新規な製造方法を提供する。

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

第1導電型半導体層表面酸化物により覆う工程と,前記半導体層の選択的に除去して露出した前記半導体層の表面部分から内部に向けて第2導電型の不純物領域を形成する工程と,前記不純物領域に対応する酸化物に重ねてゲ−ト電極を形成する工程と,前記ゲ−ト電極を被覆するストッパ−層を堆積する工程と,前記ストッパ−層を覆う層間絶縁膜パタニングしかつ平坦化する工程と,露出する前記ストッパ−層を介して前記第1導電型の半導体層部分にイオン注入する工程とから成ることを特徴とするマスクROMの製造方法。

請求項2

前記第1導電型の半導体層に選択的にフィルド酸化膜を形成して極性の異なる第1ウエル領域及び第2ウエル領域を設置すると共に第2ウエル領域を同一極性の第1分離領域及び第2分離領域に分離する工程と,前記第1ウエル領域にNチャンネルトランジスタを設置する工程と,前記第1分離領域にLDD型Nチャンネルトランジスタを形成する工程と,前記第2分離領域に半導体メモリ及びマスクROMを形成する工程と,前記Nチャンネルトランジスタ、前記LDD型Nチャンネルトランジスタならびに前記半導体メモリ及びマスクROMを覆ってストッパ−層を堆積する工程と,前記半導体メモリ及びマスクROMに対応するストッパ−層以外を除去する工程と,前記ストッパ−層及び両トランジスタに層間絶縁膜を重ねる工程と,前記半導体メモリ及びマスクROM、LDD型Nチャンネルトランジスタ及びNチャンネルトランジスタに対向する層間絶縁膜をパタ−ニングかつ平坦化する工程と,前記露出するストッパ−層を介して前記第2分離領域表面から内部にイオン注入する工程と,前記パタ−ニング工程により露出するNチャンネルトランジスタ、LDD型Nチャンネルトランジスタ及びストッパ−層に電極配線を接触する工程とを具備することを特徴とする請求項1記載のマスクROMの製造方法。

請求項3

前記半導体メモリ、マスクROM、LDD型Nチャンネルトランジスタ及びNチャンネルトランジスタに対向する層間絶縁膜を同時にパタ−ニングする工程を具備することを特徴とする請求項2記載のマスクROMの製造方法。

技術分野

0001

本発明はマスクROMの製造方法の改良に係わる。

背景技術

0002

マスクROMは半導体メモリ更にLDD型Nチャンネルトランジスタ及びNチャンネルトランジスタをシリコン半導体基板モノリシックに形成する機種が市販されている。しかしマスクROMにあっては客先から提出されたデ−タを書込むまでを前工程、これ以後を後工程と呼び、後工程が長くなる程客先への納期が遅くなるので短い後工程が望ましく、できるだけマスクROM用デ−タの書込みは全行程の後半に行うことが望まれている。

0003

このようなマスクROMの製造工程を順次示す図7乃至図10の断面図を参照して説明する。図7の断面図に明らかにするように半導体基板には第1のフィルド酸化膜(いわゆる選択酸化物)1を常法により設置して極性の異なるN型第1ウエル領域2とP型第2ウエル領域3を形成する。第1ウエル領域2は不純物としてPが1.8×101 3 atoms /cm3 が、第2ウエル領域3には不純物としてBが101 2 atoms /cm3 オ−ダ含まれている。第1ウエル領域2にはNチャンネルトランジスタを設け、P第2ウエル領域3にはLDD型Nチャンネルトランジスタならびに、マスクROMと半導体メモリを形成する。

0004

このためにP第2ウエル領域3には第2のフィ−ルド酸化膜4を形成して第1分離領域5と第2分離領域6を分離し、前者にLDD型Nチャンネルトランジスタを、後者に半導体メモリとマスクROMを形成するが、その製造プロセスの詳細は省略して構造について説明する。

0005

多結晶珪素またはタングステンシリサイドなどから成り厚さが4000〜5000オングストロ−ムのゲ−ト電極7を半導体基板表面に形成する熱酸化膜8上に重ねて設ける。Nチャンネルトランジスタ、LDD型Nチャンネルトランジスタならびに、半導体メモリ用のN型不純物領域9を夫々所定の位置に形成する。この各領域の不純物の表面濃度はNチャンネルトランジスタ用がPが1.8×101 5 atoms /cm3 、LDD型Nチャンネルトランジスタ用はAsが5×101 5 atoms /cm3 、半導体メモリ用もAsやPが5×101 5 atoms /cm3 である。LDD型Pチャンネルトランジスタにあってはゲ−ト電極7の側壁10にいわゆるサイドウォ−ル11を設け、その下のPウエル領域2部分に101 3 atoms /cm3 程度の表面不純物濃度のAsの領域12を形成する。

0006

続いて図8に明らかにするようにレジスト13を被覆するが、各ゲ−ト電極7表面には後酸化層14が熱負荷により形成されている。半導体メモリ用のN型不純物領域9間に位置するPウエル領域3部分に対応するレジスト13部分は公知のフォトリソグラフィ技術を利用してパタニング処理を施して窓15を設置する(図8参照)。引続いて図9に明らかにするように加速電圧200KeVでBをイオン注入後拡散することにより客先の要求デ−タを備えるマスクR0M用の不純物領域16を形成する。更に図9に明らかにするように厚さが約1μmの層間絶縁膜17を全面に被覆後、LDD型NチャンネルトランジスタならびにNチャンネルトランジスタのコンタクト領域用の開口18を、新たに被覆するレジスト19に公知のフォトリソグラフィ技術により形成後、エッチングにより層間絶縁膜17を貫通させて不純物領域9、12表面を露出する。引続いて真空蒸着法またはスパッタリング法により電極及び配線材料としてAlまたはAl合金(Al−Si、Al−Si−Cu)などを、露出した不純物領域9、12表面に重ねて堆積後パタ−ニング工程を行って電極及び配線20を形成する。なおこの工程でマスクROMならびに半導体メモリ用配線も層間絶縁膜17部分に被着する。その後オンAlPSG(Phospho Silicate Glass)21ならびにプラズマ窒化珪素22を堆積してマスクROMを完成する(図10参照)。

発明が解決しようとする課題

0007

現在マスクROMを形成するプロセスではゲ−ト電極ならびにトランジスタのソ−スやドレインを形成する。その後マスクROM用のフォトリソグラフィ工程を経てから、ゲ−ト電極を介してROM用のイオン注入を行い、その後層絶縁膜の堆積−コンタクトホ−ル形成−窓形成−電極配線材料の蒸着−パタ−ニング−保護膜形成などの後工程を行っている。このために客先への納期が長くなる上にマスクROM用のイオン注入に際しては高速イオン注入が必要になる。

0008

即ち厚さが4000乃至5000オングストロ−ムのゲ−ト電極と、熱酸化膜の厚さを乗越えてBをイオン注入することになる。従って高速で換言すれば高エネルギ−を加えるために各種の弊害が発生する。

0009

本発明はこのような事情により成されたもので、マスクROM用のイオン注入工程後の工程を短縮可能にする新規な製造方法を提供する。

課題を解決するための手段

0010

第1導電型半導体層と,前記半導体層の表面を酸化物により覆う工程と,前記半導体層の選択的表面から内部に向けて第2導電型の不純物領域を形成する工程と,前記不純物領域に対応する酸化物に重ねてゲ−ト電極を形成する工程と,前記ゲ−ト電極を被覆するストッパ−層を堆積する工程と,前記ストッパ−層を覆う層間絶縁膜をパタ−ニングしかつ平坦化する工程と,露出する前記ストッパ−層を介して前記第1導電型の半導体層部分にイオン注入する工程とに本発明に係わるマスクROMの製造方法の特徴がある。

0011

Mの製造方法の特徴がある。

0012

更に記第1導電型の半導体層に選択的にフィ−ルド酸化膜を形成して極性の異なる第1ウエル領域及び第2ウエル領域を設置すると共にこの第2ウエル領域に同一極性の第1分離領域及び第2分離領域に分離する工程と,前記第1ウエル領域にNチャンネルトランジスタを設置する工程と,前記第1分離領域にLDD型Nチャンネルトランジスタを形成する工程と,前記第2分離領域に半導体メモリ及びマスクROMを形成する工程と,前記Nチャンネルトランジスタ、前記LDD型Nチャンネルトランジスタならびに前記半導体メモリ及びマスクROMを覆ってストッパ−層を堆積する工程と,前記半導体メモリ及びマスクROMに対応するストッパ−層以外を除去する工程と,前記ストッパ−層及び両トランジスタに層間絶縁膜を重ねる工程と,前記半導体メモリマスクROM、LDD型Pチャンネルトランジスタ及びNチャンネルトランジスタに対向する層間絶縁膜をパタ−ニングかつ平坦化する工程と,前記マスクROMに対応しかつ露出するストッパ−層を介して前記第2分離領域表面から内部にイオン注入する工程と,前記パタ−ニング工程により露出するNチャンネルトランジスタ、LDD型Nチャンネルトランジスタ及びストッパ−層に電極・配線を接触する工程とにも特徴があり、更にまた前記マスクROM、LDD型Nチャンネルトランジスタ及びNチャンネルトランジスタに対向する層間絶縁膜を同時にパタ−ニングする工程にも特徴がある。

0013

本発明に係わるマスクROMの製造方法では不可欠なイオン注入工程後の工程を極力少なくするために、半導体メモリならびにマスクROM用ゲ−ト電極に重ねてストッパ−層を設け、更にストッパ−層を被覆する層間絶縁膜をパタ−ニングして形成する窓からイオン注入工程を行う方式を採るために、客先要求応える導入後の工程が大幅に短縮される。

0014

本発明に係わるマスクROMを備えた集積回路素子による実施例を、製造工程毎の各断面を示す図1乃至図6を参照して説明する。

0015

最終工程後図6に示すように、本実施例ではマスクROM、半導体メモリ、LDD型NチャンネルトランジスタならびにNチャンネルトランジスタをシリコン半導体単結晶基板にモノリシックに形成した機種について説明する。

0016

図5に示すように半導体基板即ち半導体層にはいわゆる選択酸化物で構成する第1のフィ−ルド酸化膜50を常法により形成して極性の異なるN第1ウエル領域51とP第2ウエル領域52を形成する。N第1ウエル領域51は不純物としてPが1.3×101 3 atoms /cm3 が、P第2ウエル領域52には不純物としてBが101 2 atoms /cm3 オ−ダ含まれている。N第1ウエル領域51にはNチャンネルトランジスタを設け、P第2ウエル領域52にはLDD型Nチャンネルトランジスタならびに、マスクROMと半導体メモリを形成する。

0017

このためにP第2ウエル領域52には第2のフィ−ルド酸化膜53を形成して第1分離領域54と第2分離領域55を分離し、前者にLDD型Nチャンネルトランジスタを後者に半導体メモリとマスクROMを形成するが、その製造プロセスの詳細は省略して構造について説明する。

0018

多結晶珪素またはタングステンシリサイドなどから成り厚さが4000〜5000オングストロ−ムのゲ−ト電極56を半導体層表面に形成する熱酸化膜57上に重ねかつ形成予定地上に設ける。Nチャンネルトランジスタ、LDD型Pチャンネルトランジスタならびに、半導体メモリ用のN型不純物領域58を夫々所定の位置に形成する。この各領域の不純物の表面濃度はNチャンネルトランジスタ用がAsが5×101 5 atoms /cm3 、LDD型Nチャンネルトランジスタ用もAsが5×101 5 atoms /cm3 、半導体メモリ用がAsやPが5×101 5atoms /cm3 である。LDD型Nチャンネルトランジスタにあってはゲ−ト電極56の側壁59にいわゆるサイドウォ−ル60を設け、その下のPウエル領域51部分に101 3 atoms /cm3 程度の表面不純物濃度のAsの領域61を形成する。続いてスペ−サ層例えば窒化珪素層62を全面に堆積後第2のフィ−ルド酸化物層53を境にして、マスクROMなどを形成する部分に対応する以外の窒化珪素層62部分は、図1に明らかにするようにレジスト63を利用する公知のフォトリソグラフィ工程により除去して図2に示す断面構造を得る。以上の熱負荷により各ゲ−ト電極56表面には後酸化膜64が形成される。勿論レジスト63は剥離する。

0019

ここで図3に明らかにするように層間絶縁膜65を例えばCVD法により厚さがほぼ1μm堆積後、新たなレジスト層66を利用するフォトリソグラフィ工程により窓67を形成後、マスクROM、LDD型Nチャンネルトランジスタ及びNチャンネルトランジスタに対応する層間絶縁膜65部分にもフォトリソグラィ工程により窓68を形成する(図4参照)すると共に例えばエッチバック法により平坦化する。この結果半導体メモリ用のN型不純物領域58間に位置するPウエル領域55部分に対応するスペ−サ層62部分が露出する(図5参照)。

0020

ここでレジスト69を露出スペ−サ層62部分以外に被覆してから加速電圧220KeVでイオン注入後拡散することにより客先の要求デ−タを備えるマスクR0M用の不純物領域70を形成する。

0021

ここまでをマスクR0M用の前工程とするならば、LDD型Nチャンネルトランジスタ及びNチャンネルトランジスタを設置しない機種にあっては、前記フィ−ルド酸化物層50、53ならびにP、Nチャンネル51、52更に第1第2領域54、55も必須の要件ではない。

0022

なおレジスト69を剥離してからマスクR0M用の後工程として、電極及び配線材料としてAlまたはAl合金(Al−Si、Al−Si−Cu)などを真空蒸着法またはスパッタリング法により堆積し、リソグラフィ工程によりパタ−ニングして電極及び配線71を完成する。更にオンAlPSG72ならびにプラズマ窒化珪素73を堆積してマスクROMを完成するが、PSG72によりゲッタリングを行うことを付記する。

発明の効果

0023

本発明に係わるマスクR0Mの製造方法ではコンタクトとR0M用デ−タの注入とを同一マスクにより行うので、主要なフォトリソグラフィ工程が省略され、R0M用デ−タの注入以後の後工程が7日から4日と大幅に短縮できるので、客先への納付も短い機関にすることができる。更にROMインプラ工程における高速化に伴う弊害も解決できた。

0024

またストッパ層の設置により厚い層間絶縁膜のエッチングに際して、完全なストッパとして機能するので極めて有効である。

図面の簡単な説明

0025

図1本発明のマスクROMを備える集積回路の製造工程を示す断面図である。
図2図1に続く製造工程を示す断面図である。
図3図2に続く製造工程を示す断面図である。
図4図3に続く製造工程を示す断面図である。
図5図4に続く製造工程を示す断面図である。
図6図5に続く製造工程を示す断面図である。
図7従来のマスクROMを備える集積回路の製造工程を示す断面図である。
図8図7に続く製造工程を示す断面図である。
図9図8に続く製造工程を示す断面図である。
図10図9に続く製造工程を示す断面図である。

--

0026

1、4、50、53:フィ−ルド選択酸化膜
2、3、51、52:ウエル領域、
5、6、54、55:分離領域、
7、56:ゲート電極
8、57:熱酸化膜、
9、58:N不純物領域、
10、59:側壁、
11、60:サイドウオ−ル、
13、19、63、66:レジスト、
14、64:酸化膜
16、70:イオン注入層
17、65:層間絶縁物層、
18、67、68:窓、
62:スペ−サ層、
20、71:電極、配線、
21、72:PSG層
22、73:P−SiN。

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