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技術 RTレベルデータパス回路のテスト容易性を考慮した無走査設計方法

出願人 日本電気株式会社
発明者 スージットディミオドラッグポトコニャック
出願日 1995年2月28日 (25年10ヶ月経過) 出願番号 1995-041045
公開日 1996年1月19日 (24年11ヶ月経過) 公開番号 1996-016656
状態 特許登録済
技術分野 CAD デジタル計算機の試験診断
主要キーワード 次楕円 シーケンシャル回路 確認要素 小フィード 可能設計 カスケードフィルタ 内部接続点 重複点
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(1996年1月19日)のものです。
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図面 (14)

目的

走査レジスタを用いることなくデータパステストが可能な新規DFT方法を提供すること。

構成

レジスタ転送レベルのデータパスをテスト可能にするためのテスト可能性を考慮した無走査設計には、回路のEXUSグラフ態様の使用が含まれる。EXUSグラフのループは、フリップフロップを走査しまたはループを直接遮断する必要なく回路をテスト可能にするため、kレベルで制御可能/観察可能とされる。さらに、得られる回路は迅速にテスト可能なものとなる。

概要

背景

シーケンシャルテストパターンの生成作業を簡略化するべく提案されているいくつかのテスト容易性を考慮した設計方法のうち、部分走査方法が急速に普及してきている。回路のすべてのフリップフロップFF)を観察可能および制御可能にする全走査と異なり、部分走査方法では走査用のFFのサブセットを選択する。全走査回路の場合に匹敵するテスト効率を達成できるばかりでなく、通常、部分走査回路は、走査チェイン内のFFを少なくすることができるので、チップ面積遅延によるオーバーヘッドが少なくて済み、テスト適用時間も短くて済む。

しかし、走査型方法でのテストベクタは走査チェインを介してシフトしなければならないので、走査型方法でのテスト適用時間が無走査設計に比較して極めて長いという欠点がある。テスト適用時間の短縮は、並列走査チェインに走査フリップフロップを配設し、走査チェインを再構成するなどいくつかの方法が試みられてきた。並列走査チェイン方法では、並列走査チェインの数、従って並列シフトが可能なベクタ数は、回路の主入出力最小数によって限定される。再構成可能な走査チェイン方法は、一組のカーネルに分解される回路の能力によって制限され、これらのカーネルは独立にテスト可能な論理回路の分離個別部分を成す。可制御点および可観測点は、1989年度版DAC議事録の706頁から709頁に記載のT.Gheewalaの論文クロスチェックセル型VLSIテスト容易性を考慮した方法」および1991年度版DAC議事録の282頁から286頁に記載のS.J.Chandra他の論文「新規グリッドアドレッサブルラッチ素子基体とするATPG」に説明されているクロスチェックのようなシリコン仕様の方法にも設けられている。テスト適用は観測および制御点を走査する必要があるため緩慢であり、送信は観測および制御点を選択するのに用いる拡散回路において遅延する。一方無走査DFT技術はFFの走査を必要とせず、走査チェインを介してテストベクタをシフトする必要が無く、従ってテスト適用時間を大幅に短縮している。

ただし、走査型DFT技術の大きな欠点は、テストベクタを回路の動作速度で回路に適用することができないことにある。すなわち、テストベクタを連続したクロック周期で適用することはできない。走査設計を「迅速に」テストすることができないということは、最近の研究に鑑みてその重要性想起させるものであり、縮退故障テストセット高速に適用すれば同じ故障検出率をもつテストセットを低速に適用した場合より多くの欠陥チップを検出することを示している。これらの研究の結果、研究者は、可制御点および可観測点を導入してシーケンシャル回路をテストできるようにするべく無走査DFT技術の調査を開始している。高いテスト効率を有するテスト可能なシーケンシャル回路を構成するための無走査DFT技術の実現可能性は、1993年6月版のデザインオートメーション会議議事録の236頁から241頁に記載のV.Chickermane他の論文「シーケンシャル回路に対するテスト容易性を考慮した無走査設計」において実証されている。無走査設計の主な利点はテストベクタを迅速に適用できることである。

最近、内蔵自己テストBIST)型試験方法および自動テストパターン生成(ATPG)方法に対する簡単にテスト容易なデータパスを構成するための高レベル合成方法がいくつか提案されている。回路のテスト容易性を改良するため、テストステートメントの挿入を回路動作仕様に採用している。自己ループの数を最小限にすることによりテスト容易なデータパスを生成する方法が知られている。適正なスケジューリングおよび割り当てを行うことにより、またループ遮断する走査レジスタを用いることにより、ループを持たないデータパスを合成する技術がいくつか提案されている。

概要

走査レジスタを用いることなくデータパスのテストが可能な新規のDFT方法を提供すること。

レジスタ転送レベルのデータパスをテスト可能にするためのテスト可能性を考慮した無走査設計には、回路のEXUSグラフ態様の使用が含まれる。EXUSグラフのループは、フリップフロップを走査しまたはループを直接遮断する必要なく回路をテスト可能にするため、kレベルで制御可能/観察可能とされる。さらに、得られる回路は迅速にテスト可能なものとなる。

目的

効果

実績

技術文献被引用数
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牽制数
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請求項1

レジスタ転送レベルデータパス単位に機能的に合成される回路を定義する手段と、回路をテスト容易にするべく観測可能な点および制御可能な点を加えることによりレジスタ転送レベルのデータパスを変更する手段と、回路を迅速にテスト可能とするための変更を含む回路の合成手段とから成ることを特徴とするRTレベルデータパス回路のテスト容易性を考慮した無走査設計方法

請求項2

請求項1記載のRTレベルデータパス回路のテスト容易性を考慮した無走査設計方法において、レジスタ転送レベルのデータパスの前記変更が直接無走査方法から成ることを特徴とするRTレベルデータパス回路のテスト容易性を考慮した無走査設計方法。

請求項3

請求項1記載のRTレベルデータパス回路のテスト容易性を考慮した無走査設計方法において、レジスタ転送レベルのデータパスの前記変更がレジスタファイルに基づく無走査方法から成ることを特徴とするRTレベルデータパス回路のテスト容易性を考慮した無走査設計方法。

請求項4

請求項1記載のRTレベルデータパス回路のテスト容易性を考慮した無走査設計方法において、レジスタ転送レベルのデータパスの前記変更がレジスタ転送レベルのデータパス内のループをkレベルで制御可能/観測可能にすることにより成ることを特徴とするRTレベルデータパス回路のテスト容易性を考慮した無走査設計方法。

請求項5

請求項4記載のRTレベルデータパス回路のテスト容易性を考慮した無走査設計方法において、ループをkレベルで制御可能/観測可能にする前記方法が、ハードウェアコストを最小にするためにadd test point( )を適用することより成ることを特徴とするRTレベルデータパス回路のテスト容易性を考慮した無走査設計方法。

請求項6

請求項5記載のRTレベルデータパス回路のテスト容易性を考慮した無走査設計方法において、前記のadd test point( )の適用に重複点が用いられることを特徴とするRTレベルデータパス回路のテスト容易性を考慮した無走査設計方法。

請求項7

請求項4記載のRTレベルデータパス回路のテスト容易性を考慮した無走査設計方法において、kレベルで制御可能およびkレベルで観測可能とする場合のkの値が異なることを特徴とするRTレベルデータパス回路のテスト容易性を考慮した無走査設計方法。

請求項8

レジスタ転送レベルのデータパス単位に機能的に合成される回路を定義する手段と、回路をテスト容易に設計するために可観測点と可制御点を設ける際に定数を加えることによりレジスタ転送レベルのデータパスを変更する手段と、回路を迅速にテスト可能とするための変更を含む回路を合成する手段とから成ることを特徴とするRTレベルデータパス回路のテスト容易性を考慮した無走査設計方法。

請求項9

請求項8記載のRTレベルデータパス回路のテスト容易性を考慮した無走査設計方法において、レジスタ転送レベルのデータパスの前記変更が直接無走査方法より成ることを特徴とするRTレベルデータパス回路のテスト容易性を考慮した無走査設計方法。

請求項10

請求項8記載のRTレベルデータパス回路のテスト容易性を考慮した無走査設計方法において、レジスタ転送レベルのデータパスの前記変更がレジスタファイルに基づく無走査方法から成ることを特徴とするRTレベルデータパス回路のテスト容易性を考慮した無走査設計方法。

請求項11

請求項8記載のRTレベルデータパス回路のテスト容易性を考慮した無走査設計方法において、レジスタ転送レベルのデータパスの前記変更が、レジスタ転送レベルのデータパス内のループをkレベルで制御可能/観測可能にすることから成ることを特徴とするRTレベルデータパス回路のテスト容易性を考慮した無走査設計方法。

請求項12

請求項11記載のRTレベルデータパス回路のテスト容易性を考慮した無走査設計方法において、ループをkレベルで制御可能/観測可能にする前記方法が、ハードウェアコストを最小にするためにaad testpoint( )を適用することより成ることを特徴とするRTレベルデータパス回路のテスト容易性を考慮した無走査設計方法。

請求項13

請求項12記載のRTレベルデータパス回路のテスト容易性を考慮した無走査設計方法において、前記のaad test point()の適用に重複点が用いられることを特徴とするRTレベルデータパス回路のテスト容易性を考慮した無走査設計方法。

請求項14

請求項11記載のRTレベルデータパス回路のテスト容易性を考慮した無走査設計方法において、kレベルで制御可能およびkレベルで観測可能とする場合のkの値が異なることを特徴とするRTレベルデータパス回路のテスト容易性を考慮した無走査設計方法。

技術分野

0001

本発明はレジスタ転送レベルデータパス回路テスト容易にするテスト容易性を考慮した無走査設計方法に関する。データパス内のループは、回路の新らしいEXUSグラフ表現を用いることによりk−レベル制御可能および/または観測可能とすることができる。その結果、フリップフロップを走査したりループを直接遮断することなく回路をテスト容易とすることができる。

背景技術

0002

シーケンシャルテストパターンの生成作業を簡略化するべく提案されているいくつかのテスト容易性を考慮した設計方法のうち、部分走査方法が急速に普及してきている。回路のすべてのフリップフロップ(FF)を観察可能および制御可能にする全走査と異なり、部分走査方法では走査用のFFのサブセットを選択する。全走査回路の場合に匹敵するテスト効率を達成できるばかりでなく、通常、部分走査回路は、走査チェイン内のFFを少なくすることができるので、チップ面積遅延によるオーバーヘッドが少なくて済み、テスト適用時間も短くて済む。

0003

しかし、走査型方法でのテストベクタは走査チェインを介してシフトしなければならないので、走査型方法でのテスト適用時間が無走査設計に比較して極めて長いという欠点がある。テスト適用時間の短縮は、並列走査チェインに走査フリップフロップを配設し、走査チェインを再構成するなどいくつかの方法が試みられてきた。並列走査チェイン方法では、並列走査チェインの数、従って並列シフトが可能なベクタ数は、回路の主入出力最小数によって限定される。再構成可能な走査チェイン方法は、一組のカーネルに分解される回路の能力によって制限され、これらのカーネルは独立にテスト可能な論理回路の分離個別部分を成す。可制御点および可観測点は、1989年度版DAC議事録の706頁から709頁に記載のT.Gheewalaの論文クロスチェックセル型VLSIテスト容易性を考慮した方法」および1991年度版DAC議事録の282頁から286頁に記載のS.J.Chandra他の論文「新規グリッドアドレッサブルラッチ素子基体とするATPG」に説明されているクロスチェックのようなシリコン仕様の方法にも設けられている。テスト適用は観測および制御点を走査する必要があるため緩慢であり、送信は観測および制御点を選択するのに用いる拡散回路において遅延する。一方無走査DFT技術はFFの走査を必要とせず、走査チェインを介してテストベクタをシフトする必要が無く、従ってテスト適用時間を大幅に短縮している。

0004

ただし、走査型DFT技術の大きな欠点は、テストベクタを回路の動作速度で回路に適用することができないことにある。すなわち、テストベクタを連続したクロック周期で適用することはできない。走査設計を「迅速に」テストすることができないということは、最近の研究に鑑みてその重要性想起させるものであり、縮退故障テストセット高速に適用すれば同じ故障検出率をもつテストセットを低速に適用した場合より多くの欠陥チップを検出することを示している。これらの研究の結果、研究者は、可制御点および可観測点を導入してシーケンシャル回路をテストできるようにするべく無走査DFT技術の調査を開始している。高いテスト効率を有するテスト可能なシーケンシャル回路を構成するための無走査DFT技術の実現可能性は、1993年6月版のデザインオートメーション会議議事録の236頁から241頁に記載のV.Chickermane他の論文「シーケンシャル回路に対するテスト容易性を考慮した無走査設計」において実証されている。無走査設計の主な利点はテストベクタを迅速に適用できることである。

0005

最近、内蔵自己テストBIST)型試験方法および自動テストパターン生成(ATPG)方法に対する簡単にテスト容易なデータパスを構成するための高レベル合成方法がいくつか提案されている。回路のテスト容易性を改良するため、テストステートメントの挿入を回路動作仕様に採用している。自己ループの数を最小限にすることによりテスト容易なデータパスを生成する方法が知られている。適正なスケジューリングおよび割り当てを行うことにより、またループを遮断する走査レジスタを用いることにより、ループを持たないデータパスを合成する技術がいくつか提案されている。

発明が解決しようとする課題

0006

ランダム試験はシーケンシャル回路には適さないから殆どすべてのBIST型方法は、走査設計方法をとっている。またテスト容易性方法についての殆どすべてのATPG型高レベル合成方法は、1992年のコンピュータ設計に関する国際会議議事録に記載のT.C.Lee他の論文「データパス割り当てにおける簡単なテスト容易性のための回動動作合成」および1993年の設計自動化会議議事録の292頁から297頁に記載のT.C.Lee他の論文「無走査および部分走査環境におけるテスト容易なデータパスの回路動作合成」に提案する方法を除いて、データパスをテスト容易とするため走査レジスタを使用する。しかし、Lee他の論文に示される無走査技術は、回路構成に多数の主入力(PI)および主出力(PO)を備え、かつループを持っていない場合のみテスト容易なデータパスを形成するものである。例えば、5次楕円電波フィルタの設計例について、Leeほかの無走査構成ではデータパスをテスト容易とすることができなかった。一般に、殆どの回路設計では主入力および出力点が少ない。更に、多くの回路には、一部には仕様自体にループが存在するため、一部には領域効率の良いデータパスを生成するのに用いられる資源共用のため、数種類のループが形成されている。その結果、既存の高レベルのテスト容易化技術はいずれも走査方法の採用を基礎にしており、またはループを有する実際のデータパスには適さない。

0007

設計のRTレベル(レジスタ転送レベル)の記述活用することにより回路のテスト容易性を改良する技術がいくつか開発されている。変換および最適化技術は、1993年9月号の304頁から318頁に記載のS.Bhattacharya他の論文「IEEETrans.のVLSIシステム1(3)におけるRTレベル制御データパス仕様のテスト容易性に対する変換および再合成」に提案されており、これは全走査のもと100%テスト可能な最適化設計を生成するのにRTレベルの情報を利用するものである。国際試験会議議事録1992年11月号の752頁から761頁に記載の論文「アーキテクチャ記述を用いたテスト容易性を考慮した設計」およびCAD(コンピュータ利用設計)についての国際会議議事録1992年11月号の620頁から624頁に記載の論文「ハイレベルおよびゲートレベル記述を用いたテスト容易性を考慮した設計方法」において、Chickermane,LeeおよびPatelは、走査フリップフロップを選択するのにRTレベル情報を使用することにより、ゲートレベル情報のみに限定された技術に比較してはるかに良い性能が得られることを示した。ITC議事録1993年10月号の488頁から497頁に記載の論文「レジスタ転送レベルにおける部分走査」において、Steensma,CatthoorおよびDe Manは、RTレベルで記述のデータパスに適用可能な効率的な部分走査方法を提案している。この方法は、既存のレジスタを走査可能とし、または別の即応型走査レジスタを付加することによりループを排除することに基づくものである。1993年11月号「コンピュータ利用設計に関する国際会議議事録」(30頁から35頁)に記載の「テスト容易性トレードオフ妥協点)を伴うRTL合成についての改良方法」と題するH.Harmanani他の論文において、制御可能型レジスタから観察可能型レジスタに至る順序深度を小さくするため、割り当てとテスト点自動選択を用いてvv自己テスト可能型RTLデータパスを生成するRTレベル方法が提示されている。上記に要約したテスト可能性技術に対する高レベル合成と同じく、既存のRTレベル技術はすべて走査に基づくものであり、走査を利用することなくテスト容易なデータパスを生成することはできない。

0008

シーケンシャル回路のフリップフロップの依存性をSグラフで把握できることが知られている。シーケンシャルテスト生成の複雑さがSグラフの周期の長さに応じて指数的に大きくなる場合のあることが経験的に判断されている。効果的な部分走査方法においては、Sグラフの最小フィードバックデーテックスセット(MFVS)内の走査フリップフロップが選択され、従って自己ループを除くすべてのループが遮断され、順序深度が最小となる。既存の無走査技術はまた、制御可能とすべきノードとしてはフリップフロップに限定される。Chickermane他が以前に提示した無走査技術では、回路のループが遮断されるように主入力(加算制御点)からロードするのにフリップフロップが選択される。

0009

回路内のすべてのサイクルを無走査フリップフロップにより遮断することは、特に複雑なループ構造に成りがちなデータパスについては走査オーバヘッドの点で極めて高価になる。また多数のフリップフロップが存在するとテスト適用時間が増大する。無走査設計の場合、フリップフロップの効果的な制御可能性は、使用しうる主入力の数によって限定される。

課題を解決するための手段

0010

本発明の教示によれば、上記の制限は走査レジスタを用いることなくデータパスのテストが可能な新規のDFT方法によって解決される。データパスのレジスタ転送レベル構造を用いてEXUSグラフを導入するが、これはデータパスの実行ユニット(EXU)間の依存性を把握するためのものである。EXUSグラフのMFVSはレジスタのSグラフのMFVSに対してはより低い限界となるから、制御可能/観測可能とすべきノードとしてのEXU(出力)の選択は、従来の走査DFT技術および無走査DFT技術によって用いられるフリップフロップ(RTレベルでのレジスタ)の選択より効果が高い。同一ノードを制御可能/観測可能にする(走査アプローチと同様)のとは対照的に、一部のノードを制御可能とし、他の一部のノードを観測可能とする場合には、コスト効率のよい高い分散型方法が用いられる。

0011

本発明はRTレベルのデータパスをテスト容易とするテスト容易性を考慮した設計方法である。データパスについての従来のDFT方法は、一般に全走査方法または部分走査方法によるものであった。本発明は、迅速なテストを可能とする設計方法を目指す無走査設計方法であり、欠陥のあるクリップを検出する可能性を高めるものである。DFT方法の効果は、データパス内のループを明確に遮断する必要を排除する新規のテスト容易性を考慮した対策の結果である。その結果得られる設計は、走査を利用することなく、また対応する部分走査設計よりもテストエリアオーバヘッドおよびテスト適用時間がかなり低くても高いテスト効率を示す。

0012

すべてのループを遮断する従来技術の方法は、回路をテスト容易にするのに必要とは限らない。本発明はループのkレベル可制御性および可観測性に基づくテスト容易性の方法に関する。この方法は、データパスを高度にテスト容易とするためには、ループを直接遮断する代わりに、ループをkレベルで制御可能/観測可能にするのに十分である。データパスのすべてのループをkレベルで制御可能/観測可能にするためには、例えば定数および重複点を加えるなどRTレベル型無走査DFT技術が用いられる。フリップフロップを走査することなく、またはループを直接遮断することなく、回路を容易にテスト容易とするためには、データパスのRTレベル構成およびkレベルの方法をコスト効率の良い回路の再設計に用いる。

0013

RTレベルでのDFT方法の利点は限りなくある。例えばEXUSグラフの複雑さは、FFSグラフよりもかなり低い。更にRTレベル構成の知識ばかりでなくRTレベル構成要素の機能を利用して、新しいコスト効率の良い無走査方法を開発している。レジスタファイルや定数を用いて制御可能/観測可能の各点を実現することができ、k−1フリップフロップを制御/観測する必要の代わりに、単独の制御/観測点を選択することによりkサイズのフリップフロップの大きいまとまりを遮断することができる。テストオーバヘッドを最小にするため、分散型無走査方法に対してループ形成の知識を用いる。最後に、新規のアルゴリズムにより、分散型および重複点方法についてRTレベル情報を用いて、RTデータパスのすべてのループをkレベルで制御可能/観測可能にするのに必要な最低限のハードウェアを追加することができる。

0014

コントローラの状態に少数のフリップフロップのみで済むような、例えばDSP、通信制御理論アプリケーションおよびグラフィックスなどの計算集約的なアプリケーションドメインに対して本発明は多くの利点を有する。

0015

テスト容易性の構成に対するこの新しい設計において、データパスに対するすべての制御信号は、主入力信号をコントローラのフリップフロップにロードし、すなわちChickermane他で概説した技術を用いて完全に制御可能とすることが考えられる。更に、使用される基本的なハードウェアモデルが専用のレジスタファイルモデルと考えられる。このモデルは、一定数のレジスタファイル(各レジスタファイルにはひとつ以上のレジスタが含まれる)にグループ化され、各レジスタファイルはデータを正確にひとつの実行ユニットに送ることを想定する。同時に各実行ユニットは、任意の数のレジスタファイルにデータを送ることができる。このモデルは多くの高レベル合成システムばかりでなく、多くの手動ASICおよび汎用データパスに用いられる。本発明を専用レジスタファイルモデルに関連して説明したが、無走査DFT方法を任意のハードウェアモデルに適用すべく容易に修正できることは当業者にとって自明のことである。

0016

本発明の主要な利点は、迅速にテストを行う能力である。更に、無走査設計に必要なハードウェアオーバヘッドおよびテスト適用時間は部分走査設計よりもかなり低くなる。

0017

kレベルで制御可能かつ観測可能なループの概念を用いて、すべてのループがkレベルで制御可能かつ観測可能となっており、k>0であれば、極めて高いテスト効率を達成できる。テスト容易性を考慮した方法により、すべてのループを直接(0レベルで)制御可能/観測可能とする従来のDFT技術を必要とせず、したがってハードウェアオーバヘッドについての要求を大幅に削減し、無走査DFT方法を実行可能かつ効果的にしている。

0018

本発明は、一方のループを制御可能とし他方のループを観測可能とするため、ループの異なる制御可能/観測可能レベルを利用する重複点の採用を規定している。更に、新しいアルゴリズムの採用により、データパスのすべてのループをkレベルで制御可能/観測可能とするのに必要なハードウェアを最小限にすることができる。

0019

本発明は、添付図面と平行して以下の説明を読めば更に明らかとなる。

0020

添付図面、特に図1には、HYPER機能合成システムを用いた回路動作記述から合成された4次IIRカスケードフィルタ用のレジスタ転送(RT)レベルのデータパスが示されている。本発明の説明においては、本発明に適用する回路の説明図例として4次IIRカスケードフィルタが用いられる。代表的なデータパスの基本RTレベル構成要素には、実行ユニット(例えば、加算器乗算器ALU転送ユニット)、レジスタ、マルチプレクサおよび内部接続部である。図1に示すデータパスは、表1の「4IIRcas」欄に示す様に、2つの加算器(A1,A2)、3つの乗算器(M1,M2,M3)、12個のマルチプレクサ(台形状のもの)および12個のレジスタ(長方形のもの)がある。いくつかの転送ユニットが設けられ、1回の反復処理で作られるデータを次の反復処理でクロック周期へ転送するのに用いられる。転送ユニットはレジスタとマルチプレクサで構成される。

0021

0022

ケートレベルシーケンシャル回路のSグラフと同様、データパスのSグラフにより、データパスのレジスタ間の依存性が確認される。図1に示すデータパスに対応する図2(a)に示すレジスタSグラフは、データパスのレジスタを含むいくつかのループの存在を示している。シーケンシャルATPGは、表2の「Orig」欄に示す様に、図示したデータパスにとっては極めて困難である。

0023

0024

データパスのテスト容易性は、回路のすべてのループを遮断する部分走査技術を用いて改良することができる。最小フィードバックバーテックスセット(MFVS)は、自己ループを除くすべてのループが遮断される様に、削除する必要のある点の最小数を示す。図2(a)に示すSグラフのMFVSは3であるから、すべてのループを遮断するには、少なくとも3つのレジスタすなわちLA1,LA2およびLM1の走査が必要である。図1に示す20ビットIIRフィルタデータパスの場合、1990年9月号の国際テスト会議議事録(337頁から386頁)に記載の「部分走査設計問題に関する最適化に基づく方法」と題するV.Chickermane他の論文で説明されるゲートレベル部分走査手段OPUSおよび表2の「Opus」および「LR」欄にそれぞれ示すLee−Reddyの部分走査手段には60の走査FFが必要である。1991年度EDAC議事録(214頁から218頁)に記載のT.M.Niermann他の「HITEC:シーケンシャル回路に関するテスト生成パッケージ」と題する論文に説明されるシーケンシャルATPGプログラムHITECは、Opus設計に関して、156のテストベクタを必要とする走査設計において100%のテスト効率を達成できる。高いエリアオーバヘッドの他に、走査設計には表2の「Tappl」欄に示す高いテスト適用時間がある。例えば、Opus設計には156のテストベクタを適用するのに156*(60+1)=9516のクロック周期が必要である。最も重要なことは、走査設計を迅速にテストすることができないことである。

0025

無走査DFT方法の場合、遮断すなわち制御可能/観察可能にするためのノードの選択に際してレジスタにのみ限定する必要はない。同一点を制御可能かつ観察可能にするのとは反対に、一部の点を制御可能とし、その他の点を観察可能とする方がコスト効率を高めることができる。EXUSグラフは、データパスにおいて、EXU(の出力)がレジスタよりも制御可能/観察可能な点にとってより良い選択となることを示している。EXUSグラフの各ノードはデータパス内のEXUをそれぞれ示している。他のレジスタを通過せずEXUuからEXUvのi番目のレジスタファイルに至るダイレクトパスがある場合、ノードuからノードvに至る有向端線があり、iで識別し、ui →vで表される。

0026

図1に示すデータパスについてのEXUSグラフを図2(b)に示す。図1のデータパスには、乗算器M3から加算器A2の左(第1)レジスタファイルLA2に至るダイレクトパスがあり、図2(b)に示すEXUSグラフの端線M31→A2で表される。同様に、M1は、EXUSグラフに示す端線M11 →A2およびM12 →A2で表されるA2の第1LA2レジスタファイルおよび第2RA2レジスタファイル両方にデータを送る。(一般性を失うことなく、EXUの左右レジスタファイルはそれぞれ1および2で番号付けされる。)説明を容易にするため、ノードuからノードvに至るkの異なるラベルを有するkの個別の端線を示す代わりに、すべてkラベルを有する単独の端線が示されていることに注意すること。

0027

図2(b)に示すEXUSグラフには、図2(a)に示すレジスタSグラフと同じようにいくつかのループがある。M1,A2およびD1の間にはEXUSグラフに示す2つのループ、すなわちM11 →A21 →I1 →M1とM12 →A21 →I1 →M1がある。ただし、EXUSグラフのループはすべて2つのEXU,A1およびA2が通っている。従って、EXUSグラフのMFVSは2であり、これに対して図2(a)のレジスタSグラフのMFVSは3である。一般にEXUSグラフのMFVSはレジスタSグラフのMFVSの下限であり、従来の方法で制御可能/観察可能になったレジスタよりも、EXUを制御可能/観察可能にする良い候補としている。

0028

ノードはいくつかの方法で制御可能/観察可能にすることができる。走査レジスタを使用せず、RTレベルでデータパスに適用可能な2つの好ましい方式を説明する。第1の方法は直接無走査方法であり、第2の方法はレジスタファイルに基づく無走査方法である。図3(a)は表3に示すEWPデータパスに用いるEXU、A2およびそのレジスタファイルを示す。

0029

0030

直接無走査方法によれば、図3(b)に示す様に、A2の出力に配置されたマルチプレクサにPIからの内部接続部を加えることによりA2の出力を制御可能にすることができる。マルチプレクサは、データパスの正常な動作の間「0」に設定されているテストピンntestによって制御され、テストモードにおいては必要とする任意の値に設定することができる。従ってマルチプレクサA2の出力Zは、データパスの正常動作の間A2の出力として変化することなく、一方テストモードの間PIの数値に設定可能であり、点Zを直接制御可能にする。

0031

同様に、A2からの可観測点(プローブ点)を加えることによってA2の出力を観測可能にすることができ、また図3(b)に示す様に、POと多重通信を行うことができる。マルチプレクサはテスト点ntestによって制御され、制御点マルチプレクサと同様に走査され、確実にデータパスの機能性を変化させない様にする。複数のテストピンを加えない限り、追加可能なプローブ点の数は、回路のPO点によって制限されることに注意のこと。任意のクロック周期において、プローブ点またはPOのいずれか(ただし両方ではなく)が、新しい出力PO′において観察可能である。

0032

レジスタファイルに基づく無走査方法によれば、EXUの出力に可制御点を設ける代わりに、EXUの入力に関連したレジスタファイルに可制御点を設ける。この場合、EXUの各レジスタファイルのレジスタをひとつだけ制御可能にするだけで充分である。PIから制御点を加えることによってレジスタファイルのレジスタL2を制御可能にする場合の好ましい配置を図4に示す。ある定数を加えることによりレジスタR4が制御可能になる(この場合、EXUが行う動作の確認要素は0である)。PIに適正な値を設定することによりA2の出力での値を正しいものとすることが出来る。レジスタファイル型方式は、レジスタファイルのひとつにすでに制御されたレジスタがある場合、またはkレベルの可制御性に関連しては利点がある。

0033

レジスタファイルは往々にして自己ループレジスタすなわちデータを送る同一のEXUからデータを受けるレジスタがある。例えば、レジスタL1,L2,R1,R3およびR4は図3(a)に示す自己ループレジスタである。m個の自己ループレジスタを有するレジスタファイルは、レジスタのSグラフにサイズmのクリークすなわちレジスタファイルクリークを形成し、従ってクリーク内のすべてのループを遮断する、すなわちすべてのレジスタを制御可能にするためにはm−1個の走査レジスタが必要である。ハードウェアの占有率の高いデータパスにおいては、レジスタファイルには多数の自己ループレジスタがあって、大きなレジスタファイルクリークを形成しているが、これはこのレジスタファイルクリーク走査型DFT技術にとっての問題である。

0034

ただし、上記の無走査DFT方法のひとつを用いてEXUの出力が一旦制御可能にされると、関連レジスタファイルの各レジスタは、最大2クロック周期(時間フレーム)内は任意の値に制御することができる。例えば、図4のレジスタファイルの任意のレジスタは、最大2クロック周期以内は制御可能状態にある。その結果4つの自己ループレジスタを走査しなければならない非経済的なDFT方法が除かれる。

0035

ノード(EXVの出力点)を制御可能/観測可能にすることのできる2つの方法を説明したが、これらの方法は、図1に示す4次IIRカスケードフィルタのデータパスの無走査DFTのタスクに適用される。図1cに示すデータパスのEXUSグラフのMFVSは、AlおよびA2である。従ってAlおよびA2の出力を制御可能/観測可能にすることによりすべてのループが直接遮断され、すなわちすべてのループが0レベルで制御可能/観測可能になる。すなわち、AlおよびA2の出力点での値を1クロック周期(時間フレーム)内で制御/観測することができる。3つのレジスタを制御可能/観測可能にする必要のあるSグラフ方法と比較して、直接無走査方形は望ましい。ただし、データパスをテスト容易にするもうひとつの極めて経済的なDFTを以下に説明する。

0036

図2(b)のEXUSグラフは、A2は直接PO Outに進むからA2を通るすべてのループが観測可能であることを明らかにしている。従って、必要なことは、A2の出力に設けられる可制御点であり、一方可制御性および可観測性点がA1の出力に設けられる。図5は0レベルでテスト可能なデータパスのための修正データパスを示し、この場合図1に示す回路のループはすべて、A1およびA2の出力にひとつの可制御点を挿入し、A2の出力からひとつの可観測点を挿入するために設けられたテストハードウェアにより(信号n+estで示す)制御可能/観測可能とされている。表2の0−1ev欄に示す生成データパスにおいて100%のテスト効率が達成可能となる。修正データパスに要するテストハードウェアオーバーヘッドは429セル(最初のデータパスの5.7%)であり、走査設計に要する665セルのオーバーヘッドより少ない(表2のOpusおよびLR欄)。迅速なテスト実行という主な利点のほか、無走査設計に対するテスト適用(Tappl欄)に必要なクロック周期の数は、走査設計の場合よりはるかに少ない。しかし走査設計を越える図6に示す無走査設計の主な利点は、迅速なテスト実行能力である。

0037

データパスのループを直接(0レベルで)制御/観測可能にする必要はない。図6に示す別のテスト容易な設計には入力utestで示すハードウェアがある。A2の出力に可制御点を加える代りに、定数(「0」、加算時の確認要素)のみがA2のレジスタファイル(RA2)に加えられる。A2の出力点での任意の値は、最大2時間フレームによって正しいものとする(正当化)ことができる。例えば、数値9をA2の出力が正しい値とする必要がある場合、1時間フレームにおいては、レジスタLA2およびRA2を適正値9および0に設定可能であり、次の時間フレームにおいては、LA2およびPA2の値をInおよび定数によって正当化することができる。定数を加えることにより、A2の出力に可制御点を加えるよりもハードウェアオーバヘッドがはるかに少なくて済む、というのは定数信号に関連したマルチプレクサロジック回路を除くことが可能であるからである。図6に示す無走査設計は上記のレジスタファイルに基づく方法を利用していることに注意のこと。

0038

図6に示す合成データパス(1レベルで制御可能/観測可能)のハードウェアオーバヘッドは、図5に示す0レベルの方法よりはるかに少ない。また表2の1−1ev欄によって明らかなように、合成データパスによって98%という極めて高いテスト効率が達成できる。

0039

図7のデータパスは、RTレベルでの無走査DFTの利点およびkレベルで制御可能/観測可能なループの概念を効果的に実証している。データパスは、EXU・AlおよびA2それぞれの右側レジスタRA1およびRA2に対して定数が加えられることを示している。以下に説明するように、EXUSグラフのループはすべて2以下のレベルが制御可能/観測可能となる。必要とされるテストハードウェアは、図5および6にそれぞれ示す、また表2の2−lev欄に示すように、0レベルおよび1レベルでテスト容易なデータパスで必要とされるものよりかなり少ない。走査設計の場合のオーバヘッド665セル、0レベル無走査設計の場合の429セルおよび1レベル無走査設計の場合の349セルに比較して、エリアオーバヘッドは120セルに過ぎない。しかし、2レベルのテスト可能設計は、98%とテスト効率が極めて高く、より多くの費用を要する走査設計、0レベルおよび1レベルの無走査設計によって達成されるテスト効率に匹敵する。

0040

無走査設計およびそのテスト効率実績は、無走査DFT方法利用の実現可能性を実証している。さらに、図6および7に示すテスト容易性の高い無走査設計により、すべてのループを直接遮断する、すなわちループを0レベルで制御可能/観測可能にする従来のDFT技術に対する実行可能な効率的でコスト効率の良い方法として、ループをkレベルで制御可能/観測可能にする方法が確立される。

0041

Mの出力での任意の値を最大k+1のクロック周期(時間フレーム)で正当化/伝播させることができる場合、EXUMはkレベルで制御可能/観測可能となる。またMの出力で正当化する必要のある値については、値を正当化する最大k+1で少なくともひとつのベクタシーケンスが存在する。

0042

図7に示すデータパスについて考えてみる。A1の出力は、以下に述べるように2レベルで制御可能である。例えば、A1の出力で値15で正当化するには、第1の時間フレームでLA1を15に、RA1を0に設定することができる。第2の時間フレームにおいては、RA1の値を定数により直ちに正当化することができる。A2の出力点であるLA1の値を正当化するには、A2、LA2およびRA2の入力レジスタをそれぞれ15および0に設定する。第3の時間フレームにおいては、RA2の定数が存在するからRA2を正当化することができる。ここでMに適用する定数K4を1とする。Inを15に設定することによりLA2を正当化することができる。同様に、A1の出力での値を3つの時間フレームで正当化することができ、A1を2レベルで制御可能とすることができる。定数を加えなければ、図5の最初のデータパスの場合と同様、A1の出力を制御することはできない。

0043

A1の出力の値を以下の方法で3クロック周期内で伝播することができるから、A1の出力を2レベルで観測可能とすることができる。第1のクック周期において、A1をLA2に伝えることができる。RA2は定数(ここでは0)により独立して制御することができるから、次のクロック周期においては、LA2をA2従ってレジスタOutの出力に伝播させることができる。第3のクロック周期において、レジスタOutはPOで直接観測することができる。その結果A1の出力は2レベルで観測可能となる。

0044

一般に、EXUの出力Zは、直接法またはレジスタファイル型の方法のいづれかによってもkレベルで制御可能/観測可能である。直接法によれば、EXUの出力は、kレベルで制御可能なノードと直接多重接続され、Zをkレベルで制御可能となる。EXUの出力は、kレベルで観測可能な他ノノードを直接多重接続することにより、kレベルで観測可能となる。図8(a)に示すEXU(ALU1)を参照、図8(b)に示すALU1は、ひとつのマルチプレクサをkレベル制御可能性に対して、第2のマルチプレクサをkレベルの可観測性用に出力点に設けることにより、上記の直接方法を用いてkレベルで制御可能かつ観測可能になる。

0045

レジスタファイルに基づく方法において、EXUの各レジスタファイルの少なくともひとつのレジスタがk−1レベルで制御可能の入力を有する場合、EXU(出力)はkレベルで制御可能となる。両レジスタファイルのあるレジスタがk−1レベルで制御可能である場合の構成を図9(a)に示す。EXUが、k−1レベルで観測可能であり、また他のレジスタファイルが1レベルで制御可能な入力を有する別のEXU(ALV2)のレジスタに対する内部接続部を有する場合、そのEXUはkレベルで観測可能である。図9(b)はALU1がどのようにしてkレベルで観測可能になるかを示している。

0046

テスト容易性を考慮したハードウェアを加えてノードをkレベルで制御可能/観測可能にするためには、ノード可制御性/可観測性レベルを算出する必要がある。ノードXの制御可能性レベルは、clevel(X)として表わされる。すなわち、clevel(X)=kは、ノードXがkレベルで制御可能であることを示す。またRF(M)は、EXUMのレジスタファイルのセットを表わし、out(M)はEXUMの出力バスを表わす。そこでEXUMの制御可能性レベルは以下数1の通りである。

0047

0048

同様に、上述したようにノードをkレベルで観測可能にする直接法およびレジスタファイルに基づく方法を用いて観測可能性のレベルを算出することができる。

0049

図3(a)に示すEXUにおいて、clevel(A1)=1、clevel(A3)=3およびclevel(M2)=2とする。この場合、clevel(A2)=max{1,1}+1=2となる。clevel(A2)=1を得るためにレジスタファイルに基づく方法を用いた無走査DFTを図4に示す。

0050

kレベルで制御可能なノードが少なくともひとつループにあれば、ループはkレベルで制御可能である。kレベルで観測可能なノードが少なくともひとつループにあれば、そのループはkレベルで観測可能である。データパスのすべてのループがkレベル以下で制御可能/観測可能であれば、そのデータパスはkレベルでテスト容易である。

0051

図7に示すデータパスは、2つの定数(「0」)をEXUA2およびA1の右側レジスタRA2およびRA1に加えることにより、図1のデータパスから導びかれる。代って、A1を通るすべてのループは、A1が2レベルで制御可能/観測可能であるから、共に2レベルで制御可能/観測可能である。同様に、A2を通るループはすべて1レベル制御可能/観測可能である。従って図7に示すデータパスは2レベルでテスト容易である。

0052

図1に示すデータパスを0レベルでテスト可能とするには、2つの可制御点およびひとつの可観測点を図5に示すように挿入する必要がある。代って、データパスを2レベルでテスト容易とするには、図7に示すように2つの定数のみを加える必要がある。表2に示すように、得られる2レベルでテスト容易なデータパス(429セル)のエリアオーバヘッドは、0レベルでテスト可能なデータパス(429セル)のオーバヘッドよりもかなり少ない。テストハードウェアのオーバヘッドがかなり低く(1.6%)、テスト効率が高い(98%)ため、2レベルでテスト容易な設計は、表2に示すような高価な0レベルでテスト容易な設計およびはるかに高価な走査設計に対するコスト効率の良い方法である。

0053

上記の説明では、同じノードが常に選択(EXUの出力)されて設計を同時にkレベルで制御可能/観測可能にしている。しかし、L2がはじめのデータパスでのループL1よりも可観測性が高いが、ループL1ははじめのデータパスのループL2よりも可制御性が高い(可制御性レベルの低いノードがある)。L1およびL2の選択したノードに可制御点(CP)および可観測点(OP)を同時に設けるよりも、可観測点をL1に、可制御点をL2に設ける方がより経済的である。

0054

図10(a)に示すEXUSグラフについて考えてみる。すべてのループを1レベルで制御可能/観測可能にする、すなわち1レベルでテスト容易な設計を生成するためには、制御可能/観測可能な点を同時に設けるに当って同じノードを選択した場合、その結果は図10(b)に示すように混在した方法となる。ノードE2およびE3が選択される。PIからの破線矢印は、PIからの可制御点が設けられることを示す。同様に、POへの破線矢印は、可観測点の配設を示している。2つの利点と2つの可観測点を設けた後は、データパスのすべてのループは、0レベルで制御可能/観測可能となり、修正データパスが0レベルでテスト容易となる。

0055

しかし、ノードE1が1レベルで制御可能であるから、ループE1→E2→E1は、図10(a)に示す最初のデータパスではすでに1レベルで制御可能となっている。同様に、ノードE4が1レベルで観測可能であるから、ループE3→E4→E3は最初のデータパスにおいては1レベルで観測可能である。ループを同時に制御可能/観測可能にしようとするよりも、すべてのループを観察可能にするべくまず最初に可観測点を加え、次にループを制御可能にするべく可制御点を加える方がコスト効率が高い。この様に、可制御点/可観測点は分散方式で加えられ、設計をkレベルでテスト可能にするには少ない可制御点可観測点で充分である。

0056

図10(a)に示す例の場合、ループE1→E2→E1およびループE2→E3→E2を1レベルで観測可能にするだけで充分であり、E2にひとつの可観測点を加えるだけでこれを達成できる。またループE2→E3→E2およびE3→E4→E3を1レベルで制御可能にするだけで充分であり、E3に単独の可制御点を加えるだけでこれを達成できる。図10(c)に示す、得られる分散型方法では可制御点および可観測点をそれぞれ各1点だけ用い、従って2つの可制御点および2つの可観測点を用いる図10(b)に示す混在型方法よりも経済性が高い。

0057

重複点方法は、無走査テストハードウェアを最適化する強力な技術である。可制御点は本来ループの制御可能性を高めるものである。可観測点は本来ループの観測可能性を高めるものである。ただし、重複点は、一方でひとつのループの制御可能性を強化し、他方では別のループの観測可能性を強化する二重の目的に用いられる。下の例は重複点技術とその利点を説明している。

0058

ループL1をk1 レベルで制御可能としループL2をk2 レベルで観測可能であると仮定する。重複点方法には、ループL1内のkレベルで制御可能なEXUの出力とループL2内のk2 レベルで観測可能なEXUの入力レジスタ(レジスタファイルに基づく方法)または出力(直接法)のいづれかとの多重接続しが含まれる。重複点方法は、同時に、ループL1の観測可能性をk2 +1(k2 は直接法)に、ループL2の制御可能性をk1 +1(k1 は直接法)に高める。

0059

4次IIRパラレルフィルタのデータパスを図11に示す。最初のデータパスは、表4のHITEc(Orig欄)をランさせた結果が示すように、テスト容易性が得られない。3つの可制御点と2つの可観測点を用いた0レベルでテスト容易な無走査設計を図12に示す。加えられるテストハードウェアは、関連信号ntestと共に示す。無走査設計は、表4の欄0−levによって明らかなように、極めて高いテスト効率を有する。

0060

0061

図11のデータパスを検討した結果、EXUs1+および3+を通るループが、1+および3+の左側レジスタに定数0を加えるだけで1レベルで制御可能になることが明らかである。また6+を通るループはすでに1レベルで観測可能である。従って分散型可制御点/可観点を用いて、コスト効率の高い無走査設計を得ることができる。データパスを1レベルでテスト容易にするには、2つの定数、1+および3+からそれぞれ2つの可観測点および6+の出力でひとつの可制御点が必要となる。

0062

しかし、重複点を用いることによりテストハードウェアの必要条件が更に小さくなる。1+の左側レジスタにある定数を加えることにより1+を通るすべてのループが1レベルで制御可能となる。1+から3+の左側レジスタに加えられる重複点および3+から6+の右側レジスタに加えられるもうひとつの重複点(定数は6+の左側レジスタに加えられる)により、3+を通るループは2レベルで制御可能かつ2レベルで観測可能となり、1+を通るループは3レベルで観測可能となり、6+を通るループは3レベルで制御可能となる。図13に示すように得られるデータパスは、3レベルでテスト容易となる。加えられるテストハードウェアをntest信号と共に示す。重複点法に対するハードウェアオーバヘッドは、可制御点または可観測点のそれと同じになることに注意すること。従って重複点方法は、可制御点および可観測点を用いる図12に示す0レベル方法よりも経済性が高い。事実、重複点方法(3−lev欄)のハードウェアオーバヘッドは、表4に示すように、0レベル方法のオーバヘッドより40%少ない。また重複点方法は、表4の3−lev欄に示すように99%という極めて高いテスト効率を有する。重複点の挿入では、ループをkレベル(k>0)で制御可能/観測可能にできるに過ぎない。従って、重複点を用いる無走査DFTは、本明細書に開示するkレベルでのテスト容易性の効果によってその効果が得られるに過ぎない。

0063

RTレベルのデータパスの無走査設計DFTを適用する方法を説明したが、本発明を構成する無走査DFT方法を用いて、ユーザー指定のk値に関し、データパスのすべてのループをkレベルで制御可能/観測可能にするのに必要な最小限のハードウェアを加える新しいアルゴリズムを以下に説明する。最初のアルゴリズムは、分散型可制御点および可観測点を用いる。無走査DFT方法のハードウェアオーバヘッドを削減するために重複点を用いる場合、アルゴリズムを変更する。ノードの遮断(すなわちノードを0レベルで制御可能/観測可能にする)がすべてのループのkレベルで制御可能/観測可能になるようなノードの最小限セットは、kレベルの最小フィードバックバーテックスセット(MFVS)と呼ばれる。すべてのループを直接遮断し、すなわちすべてのループを0レベルで制御可能/観測可能にするべく、いくつかの部分走査方法で用いられているMFVSは特殊なケースである。kレベルのMFVSを見出す一般的な問題は、NP−コンプリートとして知られね0レベルMFVSの特殊なケースに問題を限定して説明するように、NP完全である。無走査DFT方法(分散型テスト点および重複テスト点)は、帰納的かつ最適明白な例示に基づく方法となる。

0064

下記のアルゴリズムの原理は、最も少ないハードウェアコストで、すべてのループを確実にkレベルで制御可能/観測可能にする可制御点/可観測点を繰り返し選択することである。可制御点(CP)または可観測点(OP)の付加には、新規の内部接続部およびマルチプレクサを必要とするから、可制御点または可観測点を加えるよりむしろ観測可能性および制御可能性の手段として定数を加えることが常に好ましい。EXUSグラフのループ数を指数とすることができ、従ってそれらを個々に例示することができないことに注意のこと。代りに、アルゴリズムの各ステップにおいて、必要とするものよりも高い制御可能性レベルないしは、観測可能性レベルを有するすべてのループ(強力接続した構成部)のノード数カウント数の内容となる。最後に、強化接続した構成部内のノードばかりでなく、従来の最小フィードバックバータックスセットを見付ける必要がある場合と同様、EXUSグラフのすべてのノードを制御可能性点または観測可能性点の付加に際して検討しなければならないことに注意する必要がある。

0065

アルゴリズムの入力は、目標のデータパスおよびユーザが指定する許容可制御点または可観測点の最大数である。以下の疑似コードは、使用する好ましい帰納的アルゴリズムを要約している。テスト部pは可制御点または可観測点のいづれかである。

0066

add test points( )
1.while(there exists a loop whose co
n trollability/observability level
>k
2. if(there is still an available
test point){
3. for each vertex in S−graph
4. E(p)←evaluate test point
(p), test points;
5. Select test pouint with high
est E(p);
6. add best test point;

7. else if(there exists a register
file without a constant){
8. for each vertex
9. E(p)←evaluate constant(p
);
10. select constant with highest
E(p);
11. add best constant;

12. else{request more test points;E
XIT;}
13. update the number of nodes in r
emainingSSC( );
14.}
テスト点および定数は両方共、下記の対象関数に従って評価され、ここでpは評価を行うテスト点または定数である。

0067

E(p)=Δ(LCMCp)+Δ(LOMCp)
LCM(ループ制御可能性手段)コストは、制御可能性レベルがkよりも大きいループ内のノード数に等しい。同様に、LOM(ループ観察可能性手段)コストは、観測可能性がkより大きいループ内のノード数に等しい。両手段共に、上記clevel(SCC)に関する数式を用い、残りの強化接続構成部(SCC)を連続確認し、SCC内のノード数を計数することにより算出される。記号Δは、候補テスト点または定数を挿入することによりLCMおよびLOMに生ずる変化を表わす。

0068

重複点を用いてハードウェアオーバヘッドを最小化するには、アルゴリズムのadd test points( )を変更する必要がある。各繰越しのステップ4において、テスト点を評価する代りに、候補重複点を評価する。uおよびvが候補重複点となるためにSCCに属するように、ノードuおよびvのすべての組合せを検討する。ゲートレベルのFFSグラフと異なり、表5が示すように、RTレベルでのEXUSグラフはノードが極めて少ないから、上記のことが言い得る。

0069

0070

4次IIRカスケードフィルタ、スピーチフィルタ、ハードウェアの高い占有率を用いて合成された5次楕円波デジタルフィルタおよびハードウェア占有率を用いないで合成された4次IIRパラレルフィルタに対するデータパスについてシミレーションを行なった。OPUSおよびLee−Reddyツールを用いたいくつかの部分走査および本発明を構成する無走査DFT方法を用いて比較を行なった。

0071

テストの結果は、kレベルで制御可能/観測可能なループ手段がデータパスのテスト容易性を高めるのに無走査DFTで効果的であることを示した。更に、テスト結果は、高いテスト効率を達成するため、すべてのループを直接(0レベルで)制御可能/観測可能にする必要のないことを示している。最も重要なこととして、テスト結果は無走査テスト可能データパスを生成する可能性を示しており、このデータパスは、限界エリアオーバヘッドのみで迅速にテスト可能であり、走査設計で必要とする時間よりもテスト適用時間が少ない。

0072

本発明をデータパスに関連して説明しているが、本発明を実行ユニットおよびレジスタを用いた設計に適用可能なことは当業者にとって自明のことである。

0073

本発明の教示に従って判断した後に、無走査テストを行うには回路の変更が必要であり、回路は従来の方法で合成される。得られる合成回路は、必要とされる操作機能性を実行し、迅速な無走査テストを可能にする。

0074

RTレベルのデータパス回路設計のテスト容易性を考慮した無走査設計についてその方法を説明しかつ図示したが、ここに添付した特許請求の範囲によってのみ限定される本発明の精神および広義の原理から逸脱することなく、異なる態様および変更が可能であることは当業者にとって自明のことである。

図面の簡単な説明

0075

図14次IIRカスケードフィルタについてのレジスタ転送(RT)レベルのデータパス図である。
図2(a)は4次IIRカスケードフィルタのレジスタSグラフである。(b)は4次IIRカスケードフィルタのEXUSグラフである。
図3(a)はEXUおよびレジスタファイルのレジスタ転送(RT)レベルのデータパス図である。(b)は可制御性/可観測性を設計に組み込む直接型無走査方法のレジスタ転送(RT)レベルのデータパス設計である。
図4可制御性/可観測性を設計に組み込むレジスタファイル型無走査方法のレジスタ転送(RT)レベルのデータパス設計である。
図5図1aに示す0レベルでテスト可能なデータパスの無走査DFTのレジスタ転送(RT)レベルのデータパス図である。
図6図1aに示す1レベルでテスト容易なデータパスの無走査DFTのレジスタ転送(RT)レベルのデータパス図である。
図7図1aに示す2レベルでテスト容易なデータパスの無走査DFTのレジスタ転送(RT)レベルのデータパス図である。
図8(a)はEXUおよびそのレジスタファイルのレジスタ転送(RT)のレベルのデータパス図である。(b)は直接法に従って設計されたkレベルで制御可能/観測可能なALUのレジスタ転送(RT)レベルのデータパス図である。
図9(a)はレジスタファイルに基づく方法に従って設計されたkレベルで制御可能なALUのレジスタ転送(RT)レベルのデータパス図である。(b)はレジスタファイルに基づく方法に従って設計されたkレベルで観察可能なALUのレジスタ転送(RT)レベルのデータパス図である。
図10(a)は元のデータパスのEXUSグラフである。(b)は2つの可制御点および可観測点を用いたEXUSグラフである。(c)は1つの可制御点および1つの可観測点を用いたEXUSグラフである。
図114次IIR平行フィルタのRTレベルデータパス図である。
図123つの可制御点、2つの可観測点および5つの内部接続点を用い、0レベルでテスト容易な設計を有する図6aに示すRTレベルのデータパス図である。
図132つの重複点、2つの定数および5つの内部接続点を用い、3レベルでテスト容易な設計を有する図6aに示すRTレベルのデータパス図である。

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