図面 (/)

技術 低速動作保証リードオンリメモリ

出願人 パナソニック株式会社
発明者 木沢賢一関道雄濱口敏文
出願日 1994年6月17日 (26年10ヶ月経過) 出願番号 1994-135628
公開日 1996年1月12日 (25年4ヶ月経過) 公開番号 1996-007590
状態 特許登録済
技術分野 リードオンリーメモリ(EAROMを除く) リードオンリーメモリ
主要キーワード Nチャンネル 否定積 否定和 Dフリップフロップ 遅延回路群 Pチャンネル ディプレッション型トランジスタ 同一回路構成
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(1996年1月12日)のものです。
また、この項目は機械的に抽出しているため、正しく解析できていない場合があります

図面 (13)

目的

LSIの低速動作時での誤動作を防止する。

構成

ROM回路1と、このROM回路1に入力するプリチャージ信号aを入力とする遅延回路2と、ROM回路1の出力をデータ入力とし、遅延回路2の出力をクロック入力とするラッチ回路3とを備え、このラッチ回路3の出力をROMデータの出力dとするものである。これにより、ROMデータがハイレベルの場合にリークが発生し、しかもLSIの動作スピードが遅い場合であっても、ラッチ回路3によりデータは確定しており、リークの影響を受けずに正確なデータを出力できる。

概要

背景

図11は従来のROM回路回路構成図であり、図12は従来のROM回路の動作タイミングチャートである。

図11において、ROM回路にプリチャージ信号入力端子4からプリチャージ信号aを入力すると、図12に示すようにこのタイミングでアドレス信号入力端子6にアドレス信号eが入力され、プリチャージ期間中にROMアドレス確定する。次に、プリチャージ期間が終了すると、ROMアドレスの示すデータによりROMデータ出力cは、チャージされた電荷を保持するか、放電するかにより、ハイレベル(以下“H”という)もしくはロウレベル(以下“L”という)の信号を出力し、データが判別される。

概要

LSIの低速動作時での誤動作を防止する。

ROM回路1と、このROM回路1に入力するプリチャージ信号aを入力とする遅延回路2と、ROM回路1の出力をデータ入力とし、遅延回路2の出力をクロック入力とするラッチ回路3とを備え、このラッチ回路3の出力をROMデータの出力dとするものである。これにより、ROMデータがハイレベルの場合にリークが発生し、しかもLSIの動作スピードが遅い場合であっても、ラッチ回路3によりデータは確定しており、リークの影響を受けずに正確なデータを出力できる。

目的

本発明はこのような問題に鑑み、微少リークが発生しても、高速から低速まで安定して動作するROM回路を提供することを目的とする。

効果

実績

技術文献被引用数
0件
牽制数
0件

この技術が所属する分野

ライセンス契約や譲渡などの可能性がある特許掲載中! 開放特許随時追加・更新中 詳しくはこちら

請求項1

リードオンリメモリ回路と、前記リードオンリメモリ回路に入力するプリチャージ信号を入力とする遅延回路と、前記リードオンリメモリ回路の出力をデータ入力とし、前記遅延回路の出力をクロック入力とするラッチ回路とを備え、前記ラッチ回路の出力をリードオンリメモリデータの出力とする低速動作保証リードオンリメモリ。

請求項2

リードオンリメモリ回路と、前記リードオンリメモリ回路に入力するプリチャージ信号を入力とする遅延回路と、前記リードオンリメモリ回路の出力をデータ入力とし、前記遅延回路の出力をクロック入力とするラッチ回路と、前記リードオンリメモリ回路の出力とラッチ回路の出力のいずれかを選択して出力する選択手段とを有し、前記選択手段の出力をリードオンリメモリデータ出力とした低速動作保証リードオンリメモリ。

請求項3

選択手段としてマルチプレクサを用いることを特徴とする請求項2記載の低速動作保証リードオンリメモリ。

請求項4

抵抗および容量によって遅延回路を構成した請求項1〜3のいずれかに記載の低速動作保証リードオンリメモリ。

請求項5

インバータによって遅延回路を構成した請求項1〜3のいずれかに記載の低速動作保証リードオンリメモリ。

請求項6

リードオンリメモリ回路と、前記リードオンリメモリ回路に入力するプリチャージ信号を入力とする遅延回路を複数段重ねた遅延回路群と、前記プリチャージ信号と前記遅延回路群を構成する各々の遅延回路の出力を入力とする論理和回路と、前記リードオンリメモリ回路の出力をデータ入力とし、前記論理和回路の出力をクロック入力とするラッチ回路とを備え、前記ラッチ回路の出力をリードオンリメモリデータ出力とする低速動作保証リードオンリメモリ。

請求項7

否定和方式のリードオンリメモリ回路と、前記リードオンリメモリ回路に入力するプリチャージ信号を入力とした遅延回路と、前記リードオンリメモリ回路の出力をデータ入力とし、前記遅延回路の出力をクロック入力とするラッチ回路を備え、前記遅延回路の構成は前記否定和方式のリードオンリメモリ回路の中で複数段連ねたメモリトランジスタの部分を1段として他は同一回路構成とし、前記遅延回路を構成するトランジスタは前記リードオンリメモリ回路を構成するトランジスタよりも駆動能力が小さい低速動作保証リードオンリメモリ。

請求項8

否定和方式のリードオンリメモリ回路と、前記リードオンリメモリ回路に入力するプリチャージ信号を入力とした遅延回路と、前記リードオンリメモリ回路の出力をデータ入力とし、前記遅延回路の出力をクロック入力とするラッチ回路を備え、前記遅延回路の構成は前記否定和方式のリードオンリメモリ回路の中で複数段連ねたメモリトランジスタの部分を1段として他は同一回路構成とし、前記遅延回路の容量が前記リードオンリメモリ回路の容量より大きい低速動作保証リードオンリメモリ。

請求項9

否定積方式のリードオンリメモリ回路と、前記リードオンリメモリ回路のプリチャージ信号を入力とした否定積方式の遅延回路と、前記リードオンリメモリ回路の出力をデータ入力とし、前記遅延回路の出力をクロック入力とするラッチ回路とを備え、前記遅延回路を構成するトランジスタは前記リードオンリメモリ回路を構成するトランジスタよりも駆動能力が小さい低速動作保証リードオンリメモリ。

請求項10

否定積方式のリードオンリメモリ回路と、前記リードオンリメモリ回路のプリチャージ信号を入力とした否定積方式の遅延回路と、前記リードオンリメモリ回路の出力をデータ入力とし、前記遅延回路の出力をクロック入力とするラッチ回路とを備え、前記遅延回路の容量が前記リードオンリメモリ回路の容量より大きい低速動作保証リードオンリメモリ。

請求項11

ラッチ回路はクロック入力がハイレベルになるとデータ入力を遅延なくQ出力として出力する回路構成であることを特徴とする請求項1〜10のいずれかに記載の低速動作保証リードオンリメモリ。

技術分野

0001

本発明は、低速動作を必要とするLSIのリードオンリメモリ(以下「ROM」という)回路に関するものである。

背景技術

0002

図11は従来のROM回路回路構成図であり、図12は従来のROM回路の動作タイミングチャートである。

0003

図11において、ROM回路にプリチャージ信号入力端子4からプリチャージ信号aを入力すると、図12に示すようにこのタイミングでアドレス信号入力端子6にアドレス信号eが入力され、プリチャージ期間中にROMアドレス確定する。次に、プリチャージ期間が終了すると、ROMアドレスの示すデータによりROMデータ出力cは、チャージされた電荷を保持するか、放電するかにより、ハイレベル(以下“H”という)もしくはロウレベル(以下“L”という)の信号を出力し、データが判別される。

発明が解決しようとする課題

0004

現在、LSI組込み機器消費電力低減を実現するために、LSIを低速動作させなければならなくなってきている。しかし、高速動作ではなんら問題なく正常に動作しているROMが、低速動作時において、LSI製造時の結晶欠陥などによる微少リーク電流により電荷が保持されず、ROM出力が本来“H”の場合でも“H”から“L”に変化し、正常動作をしないという問題を生じている。

0005

本発明はこのような問題に鑑み、微少リークが発生しても、高速から低速まで安定して動作するROM回路を提供することを目的とする。

課題を解決するための手段

0006

上記問題を解決するために、請求項1に記載の低速動作保証ROMは、ROM回路と、このROM回路に入力するプリチャージ信号を入力とする遅延回路と、ROM回路の出力をデータ入力とし、遅延回路の出力をクロック入力とするラッチ回路とを備え、このラッチ回路の出力をROMデータの出力とするものである。

0007

また、請求項2に記載の低速動作保証ROMは、ROM回路と、このROM回路に入力するプリチャージ信号を入力とする遅延回路と、ROM回路の出力をデータ入力とし、遅延回路の出力をクロック入力とするラッチ回路と、ROM回路の出力とラッチ回路の出力のいずれかを選択して出力する選択手段とを有し、この選択手段の出力をROMデータ出力とするものである。

0008

また、請求項3記載の低速動作保証ROMは、請求項2の選択手段としてマルチプレクサを用いたものである。

0009

また、請求項4記載の低速動作保証ROMは、請求項1〜3の遅延回路を抵抗および容量により構成したものである。

0010

また、請求項5記載の低速動作保証ROMは、請求項1〜3の遅延回路をインバータにより構成したものである。

0011

また、請求項6記載の低速動作保証ROMは、ROM回路と、このROM回路に入力するプリチャージ信号を入力とする遅延回路を複数段重ねた遅延回路群と、プリチャージ信号と遅延回路群を構成する各々の遅延回路の出力を入力とする論理和(以下「OR」という)回路と、ROM回路の出力をデータ入力とし、OR回路の出力をクロック入力とするラッチ回路とを備え、このラッチ回路の出力をROMデータ出力とするものである。

0012

また、請求項7記載の低速動作保証ROMは、否定和(以下「NOR」という)方式のROM回路と、このROM回路に入力するプリチャージ信号を入力とした遅延回路と、ROM回路の出力をデータ入力とし、遅延回路の出力をクロック入力とするラッチ回路を備え、遅延回路の構成をNOR方式のROM回路の中で複数段連ねたメモリトランジスタの部分を1段として他はこれと同一回路構成とし、この遅延回路を構成するトランジスタ駆動能力をROM回路を構成するトランジスタの駆動能力よりも小さくするものである。

0013

また、請求項8記載の低速動作保証ROMは、NOR方式のROM回路と、このROM回路に入力するプリチャージ信号を入力とした遅延回路と、ROM回路の出力をデータ入力とし、遅延回路の出力をクロック入力とするラッチ回路を備え、遅延回路の構成をNOR方式のROM回路の中で複数段連ねたメモリトランジスタの部分を1段として他はこれと同一回路構成とし、この遅延回路の容量をROM回路の容量より大きくするものである。

0014

また、請求項9記載の低速動作保証ROMは、否定積(以下「NAND」という)方式のROM回路と、このROM回路のプリチャージ信号を入力としたNAND方式の遅延回路と、ROM回路の出力をデータ入力とし、遅延回路の出力をクロック入力とするラッチ回路とを備え、遅延回路を構成するトランジスタの駆動能力をROM回路を構成するトランジスタの駆動能力よりも小さくするものである。

0015

また、請求項10記載の低速動作保証ROMは、NAND方式のROM回路と、このROM回路のプリチャージ信号を入力としたNAND方式の遅延回路と、ROM回路の出力をデータ入力とし、遅延回路の出力をクロック入力とするラッチ回路とを備え、遅延回路の容量をROM回路の容量より大きくするものである。

0016

また、請求項11記載の低速動作保証ROMは、請求項1〜10のラッチ回路のクロック入力がハイレベルになるとデータ入力を遅延なくQ出力として出力する回路構成であることを特徴とするものである。

0017

請求項1記載の構成により、早期に“H”または“L”のROMデータを保持(ラッチ)し、遅延回路の出力に同期してデータを出力するので、たとえリークが発生してもリーク前の安定した状態をROMデータとして出力することができる。

0018

また、請求項2または3記載の構成では、選択手段の選択により、低速動作と高速動作のいずれの場合にも対応することができる。

0019

また、請求項4または5記載の構成では、抵抗や容量の値またはインバータの段数を変えることで任意に遅延時間を調整することができる。

0020

また、請求項6記載の構成では、遅延時間をさらに長くとることができる。また、請求項7〜10記載の構成により、NOR方式またはNAND方式のROM回路に適した遅延回路を容易に提供することができる。

0021

また、請求項11記載の構成により、ラッチ回路はクロック入力がハイレベルのときには入力データを遅延なく出力することができるので、ROM回路として低速動作だけでなく高速動作にも対応することができる。

0022

以下、本発明の実施例について図面を参照しながら説明する。

0023

図1は本発明の第1の実施例における低速動作保証ROMを示す回路図である。

0024

図1において、1はROM回路、2は遅延回路、3はラッチ回路、4はプリチャージ信号を入力する入力端子、5はROMデータを出力する出力端子、6はアドレス信号入力端子である。

0025

本実施例の低速動作保証ROMの回路動作について、図2タイミングチャートを参照しながら説明する。図2に示すように、タイミングT1でプリチャージ信号入力端子4にプリチャージ信号aを入れると、プリチャージ信号aはROM回路1に入力してROM出力cが立ち上がる。一方、遅延回路2にもプリチャージ信号aは入力して、ここでは幾分か遅れ遅延信号bとなる。遅延信号bはラッチ回路3のクロックパルス入力CPとなり、“H”データが入力される。このタイミングでROMデータ出力dが“H”にセットされる。また、プリチャージ信号aを入れたタイミングでアドレス信号入力端子6にアドレスデータeが入力され、ROMアドレスが決定される。次に、プリチャージ信号aが“H”から“L”に変更されるタイミングで、ROM回路のデータに応じて、電荷を保持するか、放電されるかが決定される。放電される場合には、放電時間は容量およびトランジスタのオン抵抗等により決定される。十分に放電された後、タイミングT2でプリチャージ信号aを遅延した信号bにより、ROMデータをラッチする。これにより、ROMデータの“H”および“L”が確定する。このような構成では、ROMデータ“H”に対してリークが発生していたとしても、ラッチ回路によりデータはすでに確定しており、後に生じるリークの影響を受けない。つまり、LSIの動作スピードが遅く、リークが発生したことによりデータを保持できず、ビット線の状態が“H”から“L”に変化してしまっても、ラッチ回路3によりリーク発生前の“H”状態を保持(ラッチ)しているので、ROMの出力データとしては正確な値“H”を出力することができる。

0026

なお、本実施例のような構成では遅延回路により生じる遅延時間を適切に選ぶ必要がある。すなわちラッチ回路3によりデータを確定するタイミングが遅すぎると、従来と同じようにリークの影響を受けてしまい、また逆にデータを確定するタイミングが早すぎると十分に放電しきる前にデータを確定してしまうことになるので、いずれにしても誤動作の原因となる。したがって、正しいデータ状態で確定するようにちょうどよい遅延時間を選んでおく必要があるが、従来の構成ではデータ確定のタイミングを調整する手段すらなかった。本発明では遅延回路を調整することにより容易にデータ確定のタイミングを調整できる。

0027

図3図1におけるラッチ回路3の回路構成の一実施例を示す。同図において、3a,3b,3cはインバータ、3d,3eはスイッチとして機能するトランスファゲートを示す。その動作を説明すると、クロックパルス入力信号CPが“H”のときトランスファゲート3dが導通状態、トランスファゲート3eが非導通状態となるので、入力Dはインバータ3a,3cを介してそのまま出力Qとなる。また、クロックパルス入力信号CPが“L”のときトランスファゲート3dが非導通状態、トランスファゲート3eが導通状態となるので、以前に入力されたデータがインバータ3a,3bおよびトランスファゲート3eにより形成されるループ上で保持(ラッチ)される。すなわち、クロックパルス入力CPが“H”のときに入力Dがそのまま出力Qとなり、クロックパルス入力CPが“L”のときには以前のデータを出力し続ける。

0028

図3に示す構成のラッチ回路では、トランスファゲート3dが導通状態のときには入力Dがほとんど遅延なくそのまま出力Qとなるので、遅延のあるDフリップフロップ等を用いた場合と異なり、高速動作にも対応できる。したがって、このラッチ回路を本発明に用いれば、低速動作だけでなく、高速動作にも適応できる汎用性の高いROM回路を提供することができる。

0029

図4は、本発明の第2の実施例における低速動作保証ROMを示す回路図である。

0030

同図において、図1に示したものと同一の構成部分には同一の符号を付けて説明を省略する。また、以下に示す他の実施例の説明においても、同一の構成部分には同一の符号を付けて説明を省略することとする。

0031

図1と異なる構成部分である7は選択手段であり、本実施例ではマルチプレクサを用いている。図1の回路においては、ROM回路1の出力は必ずラッチ回路3を通っていた。しかしながら、高速動作においてはラッチ回路を介している分だけ動作スピードが遅くなり、これが不都合となる場合もある。そこで、本実施例ではROM回路1のデータそのものと、ラッチ回路3の出力を選択手段であるマルチプレクサ7で選択できるように構成している。このマルチプレクサ7により、LSI高速動作時には、ROM回路1のデータ出力を選択し、低速動作時には、ラッチ回路3の出力を選択するようにすることで、高速動作から低速動作までを保証するものである。

0032

図5および図6は第3および第4の実施例を示す。これらの実施例では、遅延回路のより詳細な構成を示す。

0033

図5では遅延回路を抵抗8および容量9による充電回路により構成したものである。10はグラウンドを示す。一般に、充電時間τは、抵抗値をR、容量値をCとすれば、
τ=R…C[s] ……………… (1)
で表される。したがって、遅延時間は、抵抗もしくは容量の値を調整することで、容易に任意の値に設定できる。

0034

図6は、遅延回路をインバータ11により構成したものである。一般に、インバータは、ゲート遅延tを持っていることが知られている。したがって、インバータをn段構成した遅延時間tdは、
td=n…t ……………… (2)
で表すことができる。したがって、インバータの段数を変えることで、容易に任意の遅延時間を得ることができる。

0035

図7および図8は第5の実施例を示す。図7はROM回路の構成を示し、図8はその回路動作を示すタイミングチャートである。図7において、複数の遅延回路2a,2b,……,2nが一つの遅延回路群を構成しており、これらの遅延回路2a,2b,……,2nの出力とプリチャージ信号aの出力はすべてOR回路(論理和回路)19の入力となっている。OR回路19の出力はをラッチ回路3のクロック入力となっている。遅延時間をプリチャージ信号の“H”期間より長く取ろうとすると、図8に示すように遅延信号gは、プリチャージ信号が“H”から“L”に変化してから立ち上がることになる。

0036

もし、このような場合に本実施例の構成を使用せずに遅延信号gをそのままラッチ回路3のクロック入力として用いると、システム誤動作の原因となる。なぜなら、遅延信号gが立ち上がる前にラッチ回路3が保持しているデータは、遅延信号が以前に“H”であった時のデータであり、ROM回路1のデータ出力は以前のアドレスデータを一時的に示すこととなるからである。

0037

そこで、本実施例では遅延時間を細かく分けた遅延回路2a〜2nの各々の出力を入力とするOR回路の出力を、ラッチ回路のクロック入力とすることにより、ROM回路のデータ出力を正規のアドレス(現在のアドレス)が示す値として、安定して出力することができる。

0038

図9は第6の実施例を示し、NOR型ROM回路における低速動作保証ROMの一実施例である。

0039

図9において、20a,20b,20c,20dはPチャンネルMOS型トランジスタ(以下「PMOS」という)、21-1,21-2,……,21-nはROMメモリNチャンネルMOS型トランジスタ(以下「NMOSトランジスタ」という)、22a,22b,22c,22dはNMOSトランジスタ、23-1,……,23-kはセレクタ用NMOSトランジスタ、24-1,……,24-kはNMOSトランジスタである。ROMデータは、メモリ用NMOSトランジスタ21-1,……,21-nのドレインノードfにつなぐか、つながないかにより決定される。つなげば、ROM出力は“L”となり、つながなければ、ROM出力は“H”となる。

0040

また、遅延回路2を構成するトランジスタの配置とROM回路を構成するトランジスタの配置をほぼ等しくしており、異なるのはROM回路におけるROMメモリ用NMOSトランジスタである21-1,21-2,……,21-nを遅延回路2ではNMOSトランジスタ22b一つで構成しているところだけである。

0041

ここで、メモリトランジスタ21-1,……,21-nの各々とNMOSトランジスタ22bの駆動能力を
21>22b ……………… (3)
NMOSトランジスタ22aとNMOSトランジスタ22cの駆動能力を
22a>22c ……………… (4)
セレクタNMOSトランジスタ23-1,……,23-kとNMOSトランジスタ24-1,……,24-Kとの駆動能力を
23>24 ……………… (5)
の関係となるように設定する。駆動能力の調整するためにはトランジスタのゲート幅ゲート長さを変えればよい。このようにROM回路と遅延回路のそれぞれを構成するトランジスタの配置をほぼ等しくして、かつこれらのトランジスタの駆動能力について、ROM回路のトランジスタを遅延回路のトランジスタよりも大きくすれば、同じ信号を遅延回路とROM回路にそれぞれ入力しても必ず遅延回路の出力が遅れることになる。たとえば、“H”から“L”に変化するプリチャージ信号aを入力した場合に、遅延出力bが“H”から“L”に変化する時間はROMデータcが“H”から“L”に変化する時間よりも必ず遅くなる。したがって、本実施例の構成を用いれば容易に遅延回路を実現することができ、容易に低速動作保証ROMを提供できる。

0042

なお同図に示す回路では、プリチャージのタイミングと同時にプリチャージトランジスタ20dを介して、遅延出力bもプリチャージしているので、遅延時間を長く取ってもプリチャージ信号aの立ち上がりと同時に遅延出力cも立ち上がるので遅延信号の立ち上がりが遅くなることもなく、以前のデータを出力するような誤動作も生じない。

0043

なお、本実施例ではROM回路と遅延回路の回路配置をほぼ等しくしてトランジスタの駆動能力を異ならせることとしたが、ROM回路と遅延回路の回路配置をほぼ等しくし、かつ遅延回路の容量値をROM回路の容量値よりも大きくすることにより遅延時間を作ってもよい。容量値を調整するためには、たとえば拡散容量やトランジスタのゲート容量を変える、あるいは新たに容量を接続することにより実現できる。

0044

図10は、第7の実施例を示しており、NAND型ROM回路における低速動作保証ROMの一実施例である。

0045

図10において、ROMメモリ用NMOSトランジスタをエンハンスメント型トランジスタとするか、ディプレッション型トランジスタとするかにより、ROMデータが構成される。同図において図9と同一の機能のトランジスタや同一の構成部分には同じ符号を付けて説明を省略する。

0046

同図において、25a,25bはNMOSトランジスタ、26-1,……,26-nはROMメモリ用NMOSトランジスタ、27-1,……,27-nはNMOSトランジスタである。

0047

ここで、図10中のうちNMOSトランジスタ25aとNMOSトランジスタ25bの駆動能力を
25a>25b ……………… (6)
NMOSトランジスタ26-1,……,26-nとNMOSトランジスタ27-1,……,27-nの駆動能力を
26>27 ……………… (7)
セレクタNMOSトランジスタ23-1,……,23-kとNMOSトランジスタ24-1,……,24-kとの駆動能力を
23>24 ……………… (8)
の関係となるように設定するか、あるいは上述の第6の実施例で説明したようにROM回路値の容量を遅延回路の容量値よりも小さくすることで、遅延出力bは、ROM回路の出力cよりも必ず遅く立ち下がることとなる。したがって、容易に低速動作保証ROMを提供できるものである。

0048

なお同図に示す回路では遅延出力bも、プリチャージトランジスタ20dによりプリチャージされており、遅延時間を長く取っても、プリチャージ信号aと遅延信号bが同時に立ち上がり、誤動作の原因とならない。

発明の効果

0049

各請求項記載の発明にかかる低速動作保証ROMによれば、それぞれ下記の効果を発揮することができる。

0050

請求項1〜11記載の構成によれば、簡単な回路構成で低速動作時に安定して正確なROMデータ出力を得ることができ、遅延時間密の制御も簡単で、回路設計が容易であり、製造もしやすい利点がある。さらに、低速動作ROMの不良増加に伴うコストアップを低減できる。

0051

また、特に請求項2または3記載の構成によれば、高速動作と低速動作の両方で、安定したROMデータを出力でき、より汎用性の高いROM回路を提供することができる。

0052

また、請求項4または5記載の構成によれば、遅延時間の変更調整が容易なROM回路を提供することができる。

0053

また、請求項6記載の構成によれば、遅延時間をさらに長くとることができるので、システム誤動作をより少なくすることができる。

0054

また、請求項7〜10記載の構成によれば、NOR方式またはNAND方式のROM回路に適した遅延回路を容易に選ぶことができるので、ROM回路の製造がより容易になる。

0055

また、請求項11記載の構成によれば、ラッチ回路はクロック入力がハイレベルのときには、ROMデータ出力は、遅延なくラッチ回路を通り抜けることができるため、低速時のみならず高速時にも安定して動作が可能となり、簡単な構成で汎用性の高いROM回路を提供することができる。

図面の簡単な説明

0056

図1本発明の第1の実施例における低速動作保証ROMの構成を示す回路図
図2図1の各要部における入出力信号のタイミングチャート
図3本発明の一実施例におけるラッチ回路の構成図
図4本発明の第2の実施例における低速動作保証ROMの構成を示す回路図
図5本発明の第3の実施例における低速動作保証ROMの構成を示す回路図
図6本発明の第4の実施例における低速動作保証ROMの構成を示す回路図
図7本発明の第5の実施例における低速動作保証ROMの構成を示す回路図
図8図7の各要部における入出力信号のタイミングチャート
図9本発明の第6の実施例における低速動作保証ROMの構成を示す回路図
図10本発明の第7の実施例における低速動作保証ROMの構成を示す回路図
図11従来のROM構成の説明図
図12図11の各要部における入出力信号のタイミングチャート

--

0057

1ROM回路
2遅延回路
3ラッチ回路
3a〜3cインバータ
3d,3eトランスファゲート
4プリチャージ信号入力端子
データ出力端子
6アドレス信号入力端子
a プリチャージ信号
b遅延信号
c ROM出力
dROMデータ出力
eアドレス信号
7マルチプレクサ
8抵抗
9 容量
10グラウンド
11 インバータ
19OR回路
20a〜d PMOS
21-1〜nROMメモリ用NMOSトランジスタ
22-1〜n NMOSトランジスタ
23-1〜kセレクタ用NMOSトランジスタ
24-1〜k NMOSトランジスタ
25a,b NMOSトランジスタ
26-1〜n ROMメモリ用NMOSトランジスタ
27-1〜n NMOSトランジスタ

ページトップへ

この技術を出願した法人

この技術を発明した人物

ページトップへ

関連する挑戦したい社会課題

関連する公募課題

ページトップへ

技術視点だけで見ていませんか?

この技術の活用可能性がある分野

分野別動向を把握したい方- 事業化視点で見る -

ページトップへ

おススメ サービス

おススメ astavisionコンテンツ

新着 最近 公開された関連が強い技術

この 技術と関連性が強い人物

関連性が強い人物一覧

この 技術と関連する社会課題

関連する挑戦したい社会課題一覧

この 技術と関連する公募課題

関連する公募課題一覧

astavision 新着記事

サイト情報について

本サービスは、国が公開している情報(公開特許公報、特許整理標準化データ等)を元に構成されています。出典元のデータには一部間違いやノイズがあり、情報の正確さについては保証致しかねます。また一時的に、各データの収録範囲や更新周期によって、一部の情報が正しく表示されないことがございます。当サイトの情報を元にした諸問題、不利益等について当方は何ら責任を負いかねることを予めご承知おきのほど宜しくお願い申し上げます。

主たる情報の出典

特許情報…特許整理標準化データ(XML編)、公開特許公報、特許公報、審決公報、Patent Map Guidance System データ