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技術 データ受信制御装置

出願人 京セラドキュメントソリューションズ株式会社
発明者 森俊浩
出願日 1994年5月27日 (26年5ヶ月経過) 出願番号 1994-115556
公開日 1995年12月8日 (24年11ヶ月経過) 公開番号 1995-321886
状態 拒絶査定
技術分野 FAX伝送制御 直流方式デジタル伝送 通信制御 デジタル伝送の保守管理
主要キーワード カウント制御回路 N端子 フォーマット検出回路 解読内容 基準発信器 サンプリングクロック発生回路 伝送速度データ ERR信号
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(1995年12月8日)のものです。
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図面 (19)

目的

受信した伝送データのエコーバック処理の迅速化を図る。

構成

通信制御部10にATコマンドが送信されると、各文字データはATコマンド受信部12により受信され、スタートビットストップビットとに挟まれた情報ビット及びパリティビットからなるデータは情報ビットからなるデータとして制御部6に読み込まれる。情報ビットとして読み込まれたデータは、パリティビットに対応するビットが「0」に修正されてデータバッファに格納される一方、該データの前後にスタートビットとストップビットとを付加して送信部13から送信元にエコーバックされる。伝送フォーマット判別することなく受信した伝送データをそのまま送信元に送信可能することにより迅速なエコーバック処理を可能にした。

概要

背景

従来、例えばATコマンドデータ伝送においては、送信元から伝送データのエコーバックの要求が出されていると、受信側で、受信したATコマンドの文字データ「A」,「T」から伝送速度と伝送フォーマットとが検出され、該伝送速度及び伝送フォーマットに従って受信したデータ(スタートビットストップビットで挟まれた領域のデータ)のエコーバックが行われるようになっている。

ATコマンドの伝送データは、先頭からスタートビット(第1ビットb0)、情報ビット(第2ビットb1〜第8ビットb7)、パリティビット(第9ビットb8)及びストップビット(第10ビットb9)の順に配列された10ビットデータからなり、上記パリティビットを、(1)偶数パリティ、(2)奇数パリティ、(3)「0(スペースビット)」に固定及び(4)「1(マークビット)」に固定のいずれかに設定することにより4種類の伝送フォーマットによる伝送が可能になっている。

上記伝送速度は、文字データ「A」のスタートビットb0のビット長から検出され、上記伝送フォーマットは、ATコマンドの文字データ「A」及び「T」の情報ビット及びパリティビットのビット配列パターンから判別される。すなわち、文字データ「A」の情報ビット及びパリティビットのビット配列をA(b1,b2,b3,b4,b5,b6,b7,b8)とし、文字データ「T」の情報ビット及びパリティビットのビット配列をT(b1,b2,b3,b4,b5,b6,b7,b8)とすると、上記伝送フォーマットは、ビット配列〔A(b1,b2,b3,b4,b5,b6,b7,b8)|T(b1,b2,b3,b4,b5,b6,b7,b8)〕のパターンから判別される。

伝送データが受信されると、上記伝送フォーマットが判別されるとともに、受信データ(情報ビットにより構成されるデータ)が抽出され、該情報ビットからなるデータは、通信処理に用いられる。また、判別された伝送フォーマットに従って上記情報ビットからなるデータにパリティビットを付加してエコーバックすべきデータが生成される。そして、このエコーバックすべきデータは、前後にスタートビットとストップビットとが付加されて送信元に送信される。

概要

受信した伝送データのエコーバック処理の迅速化を図る。

通信制御部10にATコマンドが送信されると、各文字データはATコマンド受信部12により受信され、スタートビットとストップビットとに挟まれた情報ビット及びパリティビットからなるデータは情報ビットからなるデータとして制御部6に読み込まれる。情報ビットとして読み込まれたデータは、パリティビットに対応するビットが「0」に修正されてデータバッファに格納される一方、該データの前後にスタートビットとストップビットとを付加して送信部13から送信元にエコーバックされる。伝送フォーマットを判別することなく受信した伝送データをそのまま送信元に送信可能することにより迅速なエコーバック処理を可能にした。

目的

本発明は、上記課題に鑑みてなされたものであり、迅速なエコーバック処理が可能なデータ受信制御装置を提供することを目的とする。

効果

実績

技術文献被引用数
0件
牽制数
1件

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請求項1

情報ビット及びパリティビットからなるデータの前後にスタートビットストップビットとを付加してなる調歩同期方式伝送データを受信するとともに、受信した上記データの送信元へのエコーバックを行うデータ受信制御装置おいて、上記データを情報ビットからなるデータとして取り込む情報ビット取込手段と、上記情報ビット取込手段により取り込まれたデータの前後にスタートビットとストップビットとを付加してエコーバックデータを生成するエコーバックデータ生成手段と、生成されたエコーバックデータを送信元に送信する送信手段とを備えたことを特徴とするデータ受信制御装置。

請求項2

請求項1記載のデータ受信制御装置において、上記情報ビット取込手段により取り込まれたデータの上記パリティビットに対応するビットを「0」に修正するデータ修正手段と、上記データ修正手段により修正されたデータの解読を行うデータ解読手段とを備えたことを特徴とするデータ受信制御装置。

請求項3

上記伝送データはATコマンドであることを特徴とする請求項1又は2記載のデータ受信制御装置。

技術分野

0001

本発明は、調歩同期方式により伝送されるシリアルデータの受信制御を行うデータ受信制御装置係り、特に受信したデータのエコーバック制御に関するものである。

背景技術

0002

従来、例えばATコマンドデータ伝送においては、送信元から伝送データのエコーバックの要求が出されていると、受信側で、受信したATコマンドの文字データ「A」,「T」から伝送速度と伝送フォーマットとが検出され、該伝送速度及び伝送フォーマットに従って受信したデータ(スタートビットストップビットで挟まれた領域のデータ)のエコーバックが行われるようになっている。

0003

ATコマンドの伝送データは、先頭からスタートビット(第1ビットb0)、情報ビット(第2ビットb1〜第8ビットb7)、パリティビット(第9ビットb8)及びストップビット(第10ビットb9)の順に配列された10ビットデータからなり、上記パリティビットを、(1)偶数パリティ、(2)奇数パリティ、(3)「0(スペースビット)」に固定及び(4)「1(マークビット)」に固定のいずれかに設定することにより4種類の伝送フォーマットによる伝送が可能になっている。

0004

上記伝送速度は、文字データ「A」のスタートビットb0のビット長から検出され、上記伝送フォーマットは、ATコマンドの文字データ「A」及び「T」の情報ビット及びパリティビットのビット配列パターンから判別される。すなわち、文字データ「A」の情報ビット及びパリティビットのビット配列をA(b1,b2,b3,b4,b5,b6,b7,b8)とし、文字データ「T」の情報ビット及びパリティビットのビット配列をT(b1,b2,b3,b4,b5,b6,b7,b8)とすると、上記伝送フォーマットは、ビット配列〔A(b1,b2,b3,b4,b5,b6,b7,b8)|T(b1,b2,b3,b4,b5,b6,b7,b8)〕のパターンから判別される。

0005

伝送データが受信されると、上記伝送フォーマットが判別されるとともに、受信データ(情報ビットにより構成されるデータ)が抽出され、該情報ビットからなるデータは、通信処理に用いられる。また、判別された伝送フォーマットに従って上記情報ビットからなるデータにパリティビットを付加してエコーバックすべきデータが生成される。そして、このエコーバックすべきデータは、前後にスタートビットとストップビットとが付加されて送信元に送信される。

発明が解決しようとする課題

0006

上記従来のATコマンドの受信装置においては、ATコマンドの文字データ「A」及び「T」の情報ビット及びパリティビットからなるビット配列パターンから伝送フォーマットを判別し、該伝送フォーマットに従って情報ビットからなるデータにパリティビットを付加してエコーバックすべきデータを生成しているので、文字データ「A」及び「T」を受信した後でなければ、エコーバック処理を行うことができず、迅速なエコーバック処理が困難になっている。

0007

本発明は、上記課題に鑑みてなされたものであり、迅速なエコーバック処理が可能なデータ受信制御装置を提供することを目的とする。

課題を解決するための手段

0008

本発明は、情報ビット及びパリティビットからなるデータの前後にスタートビットとストップビットとを付加してなる調歩同期方式の伝送データを受信するとともに、受信した上記データの送信元へのエコーバックを行うデータ受信制御装置おいて、上記データを情報ビットからなるデータとして取り込む情報ビット取込手段と、上記情報ビット取込手段により取り込まれたデータの前後にスタートビットとストップビットとを付加してエコーバックデータを生成するエコーバックデータ生成手段と、生成されたエコーバックデータを送信元に送信する送信手段とを備えたものである(請求項1)。

0009

また、本発明は、上記データ受信制御装置において、上記情報ビット取込手段により取り込まれたデータの上記パリティビットに対応するビットを「0」に修正するデータ修正手段と、上記データ修正手段により修正されたデータの解読を行うデータ解読手段とを備えたものである(請求項2)。

0010

なお、上記データ受信制御装置は、ATコマンドを受信するデータ受信制御装置に適用するとよい(請求項3)。

0011

請求項1記載の発明によれば、伝送データが受信されると、スタートビットとストップビットとに挟まれた情報ビット及びパリティビットからなるデータが情報ビットからなるデータとして取り込まれる。送信元から送信すべき情報ビットからなるデータにパリティビットを付加して送信されたデータ全体をパリティビットが付加されずに送信された情報ビットからなるデータとして取り込んでいるので、当該データの前後に直接スタートビットとストップビットとが付加されて所定の伝送速度で送信元に送信(エコーバック)される。

0012

また、請求項2記載の発明によれば、情報ビットからなるデータとして取り込まれたデータD′は、受信すべき真のデータD(データD′より1ビット分少ないビット数で構成されたデータ)と内容が異なっているので、当該データD′の上記パリティビットPAに対応するビットが「0」に修正された後、その内容が解読される。パリティビットPAに対応するビットを「0」に修正することにより上記データD′の解読結果は、情報ビット及びパリティビットからなるデータDの解読結果に一致し、送信元から送信された情報が正常に受信される。

0013

また、請求項3記載の発明によれば、ATコマンドの伝送データは、先頭からスタートビット(第1ビットb0)、情報ビット(第2ビットb1〜第8ビットb7)、パリティビット(第9ビットb8)及びストップビット(第10ビットb9)の順に配列された10ビットデータからなる。ATコマンドが受信されると、情報ビット(第2ビットb1〜第8ビットb7)+パリティビット(第9ビットb8)からなるデータが情報ビット(第2ビットb1〜第9ビットb8)からなる8ビットデータD′として受信される。

0014

上記8ビットデータD′は、前後にスタートビットとストップビットが付加されて送信元にエコーバックされる。また、上記8ビットデータD′は、パリティビットに相当するビットb8が「0」に修正されて、その内容が解読される。ビットb8が「0」に修正されるので、ビットb1〜b8からなる8ビットデータD′の解読内容は、ビットb1〜b7からなる7ビットデータDの解読内容と一致し、送信元から送信され情報が正常に受信される。

0015

図1は、本発明に係るデータ受信制御装置を備えたファクシミリ装置ブロック構成図である。

0016

ファクシミリ装置1は、暗号化したデータの送受信(以下、暗号通信という)が可能、かつ、高速伝送が可能なG3タイプのファクシミリである。また、ファクシミリ装置1は、パーソナルコンピュータPC(以下、パソコンPCという)が外部接続可能になされ、通常のファクシミリ機能のほか、上記パソコンPCから送信されるATコマンドに従って通信処理を行うパソコン通信機能を備えている。なお、ファクシミリ装置1は、G3タイプのものに限定されるものではなく、G4タイプその他任意の規格に対応したタイプのファクシミリであってもよい。

0017

ファクシミリ装置1は、送信先のファクシミリFXに送信すべき原稿を読み取るスキャナ部2、該スキャナ部2で読み取られたデータ(以下、送信データ)、ファクシミリFXから送信されたデータ(以下、受信データという)及び上記パソコンPCから送信されたデータ(以下、伝送データという)等を記録紙にプリントするプリンタ部3、上記送受信データ及び伝送データに所定のデータ処理を施すデータ処理部4、電話回線TCを介して上記送受信データの伝送を行うデータ伝送部5、上記スキャナ部2〜上記データ伝送部5の駆動を制御する制御部6から構成されている。

0018

上記制御部6はRS−232C規格のインターフェースを有する通信制御部(データ受信制御装置)10を備え、該通信制御部10を介して上記パソコンPCがファクシミリ装置1に通信可能に接続される。なお、インターフェースは、パソコンPCが通信可能に接続できるものであれば、RS−232C規格のインターフェースに限定されるものではない。

0019

制御部6には上記パソコンPCから送信される伝送データを受信するためのデータバッファ601が内蔵されるとともに、上記ファクシミリ機能及びパソコン通信機能を行うための処理プログラムや各種の処理用データ(例えばスキャナ部2の光源発光量やプリンタ部3の現像濃度等の駆動条件に関するデータ、警告、操作手順等のメッセージに関するデータ等)が記録されたROM(Read OnlyMemory)602及び上記処理プログラムに従って所定の演算処理を行うためのRAM(Random Access Memory)603が内蔵されている。

0020

上記ROM602にはATコマンド体系を解釈し得る通信プログラムが搭載され、ファクシミリ装置1は、上記パソコンPCから送信されるATコマンドにより制御されるようになっている。

0021

また、ファクシミリ装置1は、テンキーワンタッチキー等のキースイッチからなる操作部7、LCD(Liquid Crystal Display)又はLED(Light Emitted Diode)からなる表示部8及びスピーカ9を備えている。

0022

上記スキャナ部2は、セットされた原稿を搬送する自動原稿搬送部、CCD(Charge Coupled Device)ラインイメージセンサからなる撮像部及び画像処理部を備え、上記撮像部を原稿に対し相対走査スキャン)させて原稿像ライン単位で搬送方向(原稿の行方向)に読み取り、読み取ったデータをレベル補正γ補正、A/D変換等の所定の画像処理を行った後、データ処理部4に出力する。

0023

上記プリンタ部3は、プリントすべき画像(以下、プリント画像という)の構成データに基づいて生成された変調信号レーザ光に変換して出力する発光部、上記発光部から照射されるレーザ光によりプリント画像の潜像を形成する感光部、該感光部に形成されたプリント画像の潜像を顕在化する現像部、顕在化されたプリント画像を記録紙に転写して像形成する転写部及び記録紙に転写形成されたプリント画像を定着する定着部を備えたレーザプリンタから構成されている。

0024

上記データ処理部4は、データを記憶するメモリ401、データの圧縮及び伸長を行う圧縮/伸長回路402、送信データの暗号化及び受信データの平文化を行う暗号化/平文化回路403、データの上記圧縮/伸長及び暗号化/平文化の処理を制御するデータ処理回路404から構成されている。

0025

メモリ401は、例えばA4サイズの標準原稿が100枚程度記憶可能な大容量メモリで、代行受信親展受信及び予約送信等を可能にするためのものである。

0026

圧縮/伸長回路402は、ITU−T(国際電信通信連合)のT.4勧告データ圧縮方式に基づいて送信データの圧縮及び受信データの伸長を行うものである。圧縮/伸長回路402は、例えばMMR(Modified Modified READ(Relative Element Adress Designate))符号化方式により送受信データの圧縮及び伸長を行う。なお、MH(Modified Huffman)符号化方式又はMR(Modified READ)符号化方式により送受信データの圧縮及び伸長を行ってもよい。

0027

暗号化/平文化回路403は、予め設定された所定の暗号鍵を用いてデータの暗号化及び平文化を行うものである。ファクシミリ装置1は、換字式暗号形式によりデータを暗号化して送受信する暗号通信機能を有している。上記暗号化/平文化回路403は、暗号通信すべくデータ処理回路404から送受信データ及び暗号鍵が入力されると、該暗号鍵を用いて送信データを単語単位で暗号に変換し、また、単語単位で暗号化された受信データを平文に変換する。なお、上記暗号鍵は、ユーザにより制御部6内のRAM603に設けられた暗号鍵テーブル登録されるようになっている。

0028

データ処理回路404は、上記制御部6の制御信号に基づき送受信データ及び伝送データに所定のデータ処理を施し、当該データの伝送又は記録紙へのプリントアウトを行う。

0029

例えば原稿内容ファクシミリ送信する場合、データ処理回路404は、上記スキャナ部2により読み取られた原稿像のデータを、一旦、メモリ401に記憶する。制御部6により送信開始タイミング信号が入力されると、データ処理回路404は、メモリ401から送信データを読み出し、圧縮/伸長回路402により所定の圧縮率で圧縮する。そして、制御部6からの暗号指示に応じて送信データを暗号化/平文化回路403により暗号化した後、データ伝送部5に出力する。

0030

パソコンPCから送信された伝送データをファクシミリ送信する場合は、上記伝送データは制御部6を介してデータ処理回路404に送出され、データ処理回路404は、制御部6からの暗号化指示に応じてこの伝送データを暗号化/平文化回路403により暗号化した後、データ伝送部5に出力する。

0031

また、ファクシミリ受信を行う場合、データ処理回路404は、上記データ伝送部5により受信されたデータを、一旦、メモリ401に記憶する。制御部6により記録開始のタイミング信号が入力されると、データ処理回路404は、メモリ401から受信データを読み出し、制御部6からの平文化指示に応じてこの受信データが暗号化/平文化回路403により平文化し、更に圧縮/伸長回路402により所定の伸長率で伸長した後、プリンタ部3に出力する。

0032

パソコンPCから送信された伝送データを記録紙にプリントアウトする場合は、上記伝送データは制御部6及びデータ処理回路404を介してプリンタ部3に出力される。

0033

上記データ伝送部5は、デジタルデータをアナログデータに相互変換するモデム(MODEM(modulator/demodulator))501と相手局の選択、回線接続等を行うNCU(network control unit)502とから構成されている。

0034

上記操作部7は、ファクシミリ送信を行う際の送信相手FAXNo.の入力、ファクシミリ送信の開始/停止の指示、上記暗号鍵の登録/変更/削除、ワンタッチキー又は短縮No.の登録、親展受信の設定、その他各種のモードや条件の設定を行うものである。

0035

上記表示部8は、ファクシミリ送信における送信相手の名称、FAXNo.、暗号通信の有無、回線接続状態及び送信状態の情報、パソコンPCとの通信状態等の各種情報文字情報で表示するとともに、通信エラーの有無、設定モード、受信画質メモリ代行受信及びメンテナンスの要否等をインジケータで表示するものである。また、スピーカ9は、警報を発したり、上記文字情報の一部を音声で伝えるものである。

0036

通信制御部10は、パソコンPCとの間で調歩同期方式によりシリアルデータの通信を制御するものである。

0037

図2は、上記通信制御部10のブロック構成図である。通信制御部10は、RS−232Cインターフェース部11、ATコマンド受信部12、送信部13、アドレスレコード部14及び基準発振器15から構成されている。上記各部の駆動は、基準発振器15により生成された基準クロックRCLK(周波数f=9.8304MHz)に基づいて制御される。

0038

上記RS−232Cインターフェース部11は、伝送データの信号レベルと通信制御部10内で処理される信号レベルとのレベル変換を行うものである。ATコマンド受信部12は、パソコンPCから送信されるATコマンドの受信を行うものである。送信部13は、上記ATコマンドに応答して所定のデータをパソコンPCに送信するものである。アドレスレコード部14は、制御部6に対するインターフェースで、該アドレスレコード部14を介して伝送データ、アドレスデータ、各種制御信号及び割込信号交信される。

0039

上記制御信号は、受信データの読込みを指示するデータリード信号CSD、受信データの伝送フォーマットの読込みを指示するフォーマットリード信号RFT、受信データのオーバーランの有無を示すオーバーランフラグの読込みを指示するオーバーランリード信号ROR及びチップセレクト信号等で制御部6から通信制御部10に送信される。また、割込信号INTはパソコンPCから送信された伝送データの受信を示す信号で、通信制御部10から制御部6に送信される。

0040

上記割込信号INTは、ATコマンドを構成する各文字データが受信される毎に制御部6に送信され、制御部6は、この割込信号INTにより文字データが受信されたことを認識し、通信制御部10にデータリード信号CSD及び所定のアドレスデータを送出して当該文字データの読込みを行う。読み込まれた各文字データは、上記データバッファ601の所定の記憶領域に格納される。

0041

図3は、ATコマンド受信部のブロック構成図である。ATコマンド受信部12は、シフトレジスタ16、データラッチ回路17、フォーマット検出回路18、データ立上/立下検出回路19、伝送速度検出回路20、サンプリングクロック選択回路21、サンプリングクロック発生回路22、カウント範囲設定回路23、文字データ終了検出回路24、オーバーランエラー検出回路25及び割込信号発生回路26から構成されている。

0042

上記シフトレジスタ16は、パソコンPCから送信されるシリアルの伝送データを1文字単位で受信するものである。ATコマンドは、文字データが10ビットで構成され、先頭からスタートビットST(第1ビットb0)、情報ビットD(第2ビットb1〜第8ビットb7)、パリティビットPA(第9ビットb8)及びストップビットSP(第10ビットb9)の順に配列されている(図4、参照)。従って、シフトレジスタ16は、10ビットシフトレジスタから構成されている。

0043

上記データラッチ回路17は、上記シフトレジスタ16に1文字分のデータDTが格納される毎に当該データDTをラッチし、文字データとして読み出すものである。上記フォーマット検出回路18は、受信したデータDTから(情報ビットD+パリティビットPA)のビット構成(以下、伝送フォーマットという)を検出するものである。

0044

上記データDTのうち、上記(情報ビットD+パリティビットPA)からなるデータ(以下、8ビットデータという)が実質的に伝送すべきデータで、文字データ「A」及び「T」のパリティビットPAの設定の仕方により表1に示す4種類の伝送フォーマットが選択可能になっている。

0045

0046

文字データは、ASCII(American Standard Cord for Information Interchange)コードで表され、列番号I(上位3ビット)及び行番号J(下位4ビット)からなるコード番号(IJ)で特定されるようになっている。文字データ「A」及び「T」のコード番号は「A」=(41),「T」=(54)で、7ビットデータで表示すると、A(b1,b2,b3,b4,b5,b6,b7)=A(1000001)、T(b1,b2,b3,b4,b5,b6,b7)=T(0010101)となっている。

0047

従って、上記4種類の伝送フォーマットにより上記8ビットデータを表すと、表2のようになる。

0048

0049

上記フォーマット検出回路18は、ATコマンドが受信されると、文字データ「A」及び「T」のビットパターン(表2、参照)から伝送フォーマットF(i)(i=1,2,3,4)を判別する。

0050

制御部6は、割込信号INTが入力されると、上記フォーマット検出回路18にフォーマットリード信号RFTを送出して伝送フォーマットの判別結果を読み込み、文字データ「T」に続くデータDTを該伝送フォーマットF(i)に従って解読するとともに、受け取った情報ビットDからなるデータをデータバッファ601の所定の記憶領域に格納する。

0051

一方、パソコンPCからデータDTのエコーバックが要求されているときは、制御部6は、上記フォーマット検出回路18により伝送フォーマットを判別することなく、後述する所定の受信フォーマットにより上記データDTを受信し、該データDTをそのままパソコンPCにエコーバックするとともに、受信したデータDTの情報ビットDTからなるデータと等価なデータをデータバッファ601の所定の記憶領域に格納する。

0052

エコーバックの要求があるとき、受信したデータDTの伝送フォーマットF(i)を判別しないのは、データDTのエコーバックを迅速に行うためである。上記表2に示すように、伝送フォーマットF(i)は4種類あり、受信したデータDTの伝送フォーマットF(i)を確定するには「A」及び「T」の両方の文字データを受信し、両文字データの8ビットデータのビットパターンから伝送フォーマットF(i)を判別する必要がある。このため、データDTを受信してから当該データDTのエコーバックが可能になるまで比較的長時間を要することになる。

0053

本実施例では受信したデータDTの伝送フォーマットF(i)の判別を行わないで、当該データDTをそのままパソコンPCに送信することによりエコーバックの迅速化を図っている。

0054

図5は、エコーバックが要求されているときのデータの受信制御のフローチャートである。

0055

通信制御部10によりATコマンドが受信されると、割込信号発生回路26から割込信号INTがファクシミリ装置1の制御部6に送出される(ステップS1)。制御部6は、この割込信号INTによりパソコンPCからのデータDTの受信を認識し、通信制御部10にデータリード信号CSDを送出して当該データDTの読込みを行う(ステップS2)。

0056

データDTの読込みは、図6に示す受信フォーマットに基づいて行われる。この受信フォーマットではデータDTの(情報ビットD+パリティビットPA)からなるデータが情報ビットからなる8ビットデータとして扱われる。このように8ビット全てを情報ビットとして扱うことにより伝送フォーマットF(i)の判別が不要になり、直接8ビットデータの前後にスタートビットSTとストップビットSPとを付加してパソコンPCにエコーバックすることが可能になる。

0057

続いて、データDTが先頭の文字データ「A」であるか否かが判別され(ステップS3)、データDTが先頭の文字データ「A」であれば(ステップS3でYES)、該先頭の文字データ「A」のスタートビットSTのビット長を検出することにより伝送速度が判別され(ステップS4)、更に判別された伝送速度がエコーバック用の送信速度として送信部13に設定される(ステップS5)。なお、伝送速度の判別方法の詳細は後述する。

0058

続いて、送信フォーマットが送信部13に設定される(ステップS6)。送信フォーマットは、受信フォーマットと同一で、(スタートビットST+8ビットデータ+ストップビットSP)である。

0059

続いて、上記送信フォーマットに基づきエコーバック用の伝送データが設定され、該伝送データが通信制御部10からパソコンPCに送信(エコーバック)される(ステップS7)。

0060

続いて、8ビットデータの最後尾のビットb8(パリティビットPAに相当するビット)が「0」に変更された後(ステップS8)、データバッファ601の所定の記憶領域に格納される(ステップS9)。

0061

上記データDTの第9ビットb8を「0」に変更しているのは、受信フォーマットにより読み取られた8ビットデータを正しいコード番号に修正するためである。

0062

図7は、受信フォーマットにより受信された文字データ「A」及び「T」のビット構成及びコード番号を示す図である。

0063

エコーバックの要求がなければ、文字データ「A」及び「T」は所定の伝送フォーマットF(i)に従って受信されるため、コード番号はそれぞれ「A」=41、「T」=54となるが、エコーバックの要求があるときは、情報ビットDの列番号が4ビットで表示されるから、上記文字データ「A」又は「T」のコード番号が伝送フォーマットF(i)による場合と異なる。

0064

例えば伝送フォーマットF(1)で送信された文字データ「A」及び「T」を受信フォーマットにより受信した場合は、文字データ「A」のコード番号は変わらないが、文字データ「T」のコード番号は(D4)となる。また、伝送フォーマットF(2)で送信された文字データ「A」及び「T」を受信フォーマットにより受信した場合は、文字データ「T」のコード番号は変わらないが、文字データ「A」のコード番号は(C1)となる。

0065

従って、第9ビットb8を「0」に変更して該第9ビットb8が7ビットからなる情報ビットDの列番号Iに関係しないようにすることにより、8ビットデータの内容が本来の7ビットデータの内容に一致するようにしている。

0066

図5戻り、受信したデータDTが先頭の文字データ「A」でなければ(ステップS3でNO)、既に伝送速度及び送信フォーマットは設定されているので、上記ステップS4〜S6の処理を行うことなく、ステップS7に移行してデータDTのエコーバックが行われる。

0067

図3に戻り、データ立上/立下検出回路19は、データDTの信号レベルの立下りタイミング及び立上りタイミングを検出する回路である。

0068

図8は、データ立下/立上検出回路の一実施例を示す図である。データ立上/立下検出回路19は、データDTの立下り及び立上りのタイミングを検出する立下/立上検出回路19Aと、立下り及び立上りのタイミングの検出状態RESET信号よりリセットされるまで保持するホールド回路19Bとから構成されている。

0069

上記立上/立下検出回路19Aは、セット端子/PRE及びリセット端子CLRを備えた2個のD−フリップフロップ(以下、D-FFという)27,28と2個のNAND回路31,32とから構成されている。

0070

D−FF27,28はカスケード接続され、前段のD−FF27のD端子に受信したデータDTが入力され、CLK端子に基準クロックRCLKが入力されている。また、後段のD−FF28のD端子に前段のD−FF27のQ端子の出力(以下、Q出力という)が入力され、CLK端子に基準クロックRCLKとが入力されている。また、NAND回路31にD−FF28のQ出力とD−FF27の/Q端子の出力(以下、/Q出力という)とが入力され、NAND回路32にD−FF28の/Q出力とD−FF27のQ出力とが入力されている。

0071

なお、D−FF27,28のCLR端子及び/PRE端子は、非能動状態ハイレベル)にセットされている。

0072

そして、上記NAND回路31からデータDTの立下りタイミングを検出したTRIG信号(立下検出パルス)が出力され、上記NAND回路32からデータDTの立上りタイミングを検出したパルス信号が出力されるようになっている。

0073

ホールド回路19Bは、データDTの最初の立下りタイミングの検出をホールドする第1ホールド回路HD1とデータDTの最初の立上りタイミングの検出をホールドする第2のホールド回路HD2とからなり、第1ホールド回路HD1はAND回路33及びD−FF29により構成され、第2ホールド回路HD1はAND回路34及びD−FF30により構成されている。

0074

第1ホールド回路HD1のAND回路33には上記NAND回路31の出力(TRIG信号)とD−FF29のQ出力が入力され、該AND回路33の出力はD−FF29のD端子に入力されている。また、第2ホールド回路HD2のAND回路34には上記NAND回路32の出力(立上検出パルス)とD−FF30のQ出力が入力され、該AND回路34の出力はD−FF30のD端子に入力されている。

0075

そして、D−FF29の/Q端子からデータDTの最初の立下りタイミングの検出を保持するUP信号が出力され、D−FF30のQ端子からデータDTの最初の立上りタイミングの検出を保持するDOWN信号が出力される。

0076

なお、D−FF29,30のCLR端子は非能動状態(ハイレベル)にセットされている。また、D−FF29,30の/PRE端子にRESET信号が入力され、該RESET信号によりD−FF29の/Q出力及びD−FF30のQ出力がリセットされるようになっている。

0077

上記RESET信号は、ATコマンド受信部12の各回路を初期リセットする信号で、制御部6から入力される。ATコマンドは、コマンド毎に伝送速度及び伝送フォーマットが異なる場合があるので、制御部6は、通常、ATコマンドを受信する毎にRESET信号を送信し、ATコマンド受信部12の各回路をリセットする。

0078

次に、上記データ立上/立下検出回路19の動作を図16タイムチャートを参照しつつ説明する。

0079

図16は、伝送フォーマットF(1)により送信されたATコマンドの先頭の文字データ「A」及び2番目の文字データ「T」が受信される際のデータDT、TRIG信号、サンプリングクロックSCLK、UP信号、DOWN信号、STON信号、CLR−A信号等のタイムチャートである。

0080

D−FF27,28のQ出力は、基準クロックRCLKの立上りでD入力をラッチしたものであり、それぞれD入力より基準クロックRCLKの1パルス分だけ遅延している。また、/Q出力は、上記Q出力の反転信号で、上記D入力より基準クロックRCLKの1パルス分だけ遅延している。

0081

データDTがハイレベルの状態では、NAND回路31にローレベルのD−FF27の/Q出力とハイレベルのD−FF28のQ出力とが入力されるから、NAND回路31の出力(TRIG信号)はハイレベルになっている。また、第1ホールド回路HD1のD−FF29のD入力はハイレベルになっているので、該D−FF29の/Q出力(UP信号)は、ローレベルに保持されている。

0082

一方、NAND回路32にハイレベルのD−FF27のQ出力とローレベルのD−FF28の/Q出力とが入力されるから、NAND回路32の出力もハイレベルになっている。また、第2ホールド回路HD2のD−FF30のD入力はハイレベルになっているので、該D−FF30のQ出力(DOWN信号)は、ハイレベルに保持されている。

0083

データDTがハイレベルからローレベルに立ち下がると(図16、参照)、NAND回路31に入力されたD−FF27の/Q出力がローレベルからハイレベルに反転するとともに、該D−FF27の/Q出力の反転タイミングから基準クロックRCLKの1パルス分だけ遅延してD−FF28のQ出力がハイレベルからローレベルに反転し、これによりNAND回路31からローレベルのパルス信号(TRIG信号)が出力される。このTRIG信号は、データDTがハイレベルからローレベルに立ち下がる毎に出力される(図16、TRIG信号参照)。

0084

また、第1ホールド回路HD1に上記TRIG信号が入力されると、該TRIG信号がAND回路33を介してD−FF29のD端子に入力される。TRIG信号のローレベルがラッチされてD−FF29のQ端子から出力されると、このQ出力は上記AND回路33を介してD−FF29のD端子に帰還されるので、Q出力はローレベルに保持される。

0085

従って、D−FF29のQ出力(UP信号)は、データDTの立下りに同期してローレベルからハイレベルに立ち上がる(図16、UP信号参照)。これによりUP信号は、先頭の文字データ「A」のスタートビットSTの立下りタイミングが検出されると、この検出状態をホールドする。

0086

一方、NAND回路32に入力されたD−FF27のQ出力及びD−FF28の/Q出力もデータDTの立下りに同期してレベルが反転するが、D−FF27のQ出力がハイレベルからローレベルに反転するタイミングがD−FF28の/Q出力がローレベルからハイレベルに反転するタイミングよりも早いので、NAND回路32の出力は変化しない。従って、第2ホールド回路HD2のDOWN信号は変化しない(図16、DOWN信号参照)。

0087

データDTがローレベルからハイレベルに立ち上がると(図16、参照)、NAND回路32に入力されたD−FF27のQ出力がローレベルからハイレベルに立ち上がるとともに、該D−FF27のQ出力の立上りタイミングから基準クロックRCLKの1パルス分だけ遅延してD−FF28の/Q出力がハイレベルからローレベルに立ち下がり、これによりNAND回路32からローレベルのパルス信号(立上検出信号)が出力される。

0088

また、第2ホールド回路HD2に上記立上検出信号が入力されると、該立上検出信号がAND回路34を介してD−FF30のD端子に入力される。立上検出信号のローレベルがラッチされてQ端子から出力されると、該Q出力(DOWN信号)は上記AND回路34を介してD−FF30のD端子に帰還されるので、DOWNはローレベルに保持される。

0089

従って、DOWN信号は、データDTの立上りタイミングでハイレベルからローレベルに立ち下がる(図16、DOWN信号参照)。これによりDOWN信号は、先頭の文字データ「A」のスタートビットSTの立上りタイミングが検出されると、この検出状態をホールドする。

0090

一方、NAND回路31に入力されたD−FF27の/Q出力及びD−FF28のQ出力もデータDTの立上りに同期してレベルが反転するが、D−FF27の/Q出力がハイレベルからローレベルに反転するタイミングがD−FF28のQ出力がローレベルからハイレベルに反転するタイミングよりも早いので、NAND回路31の出力は変化しない。従って、第1ホールド回路HD1のUP信号は変化しない(図16、UP信号参照)。

0091

図3に戻り、上記伝送速度検出回路20は、受信したデータDTの伝送速度を検出するものである。データDTは、予め設定された300bps、600bps、1200bps、2400bps、4800bps、9600bps及び19200bpsの7種類の伝送速度のいずれかの速度で伝送されるようになされ、先頭の文字データ「A」のスタートビットSTのビット長を検出することにより判別されるようになっている。

0092

上記伝送速度検出回路20は、先頭の文字データ「A」のスタートビットSTに含まれる基準クロックRCLKのクロックパルス数カウントすることにより伝送速度を検出するものである。

0093

伝送速度をN(bps)、基準クロックRCLKの周波数をf(Hz)とすると、上記スタートビットSTのビット長τは1/N、基準クロックRCLKのクロックパルスパルス幅tは1/fである。従って、上記ビット長τに含まれる基準クロックRCLKのクロック数をCとすると、C=f/Nとなるから上記伝送速度Nはf/Cで算出される。

0094

伝送速度Nは、300(bps)〜19200(bps)の予め離散的に設定された速度であり、上記カウント値Cと一対一に対応するから、上記伝送速度検出回路20は、基準クロックRCLKのクロックパルスのカウント値Cを伝送速度Nの検出値として出力する。

0095

図9は、伝送速度検出回路の一実施例を示す図である。伝送速度検出回路20は、IC(IntegratedCircuit)で構成された4個の4ビットバイナリ2進16進カウンタ36〜39をカスケード接続してなるカウント回路で構成されている。

0096

伝送速度検出回路20は、16桁のバイナリカウンタで、上位10桁のカウントデータがカウンタ37のQC端子,QD端子及びカウンタ38,39のQA端子〜QD端子から出力されるようになっている。カウント値CをC=a15×215+a14×214+……+a6×26+a5×25+……+a1×21+a0×20で表すと、バイナリカウンタ39のQA出力〜QD出力はそれぞれa15,a14,a13,a12に対応し、バイナリカウンタ38のQA出力〜QD出力はそれぞれa11,a10,a9,a8に対応し、バイナリカウンタ37のQC出力,QD出力はそれぞれa7,a6に対応している。従って、伝送速度検出回路20は、基準クロックRCLKのクロックパルスを64個単位でカウントしたカウント値Cをカウントデータとして出力する。

0097

バイナリカウンタ36〜39のCLR端子は、全出力をリセットする端子で、ローレベルにセットされると、RC端子及びQA端子〜QD端子はローレベルにリセットされる。各CLR端子には制御部6から送出されるRESET信号が入力される。

0098

バイナリカウンタ36〜39のLOAD端子は、QA端子〜QD端子の出力状態を制御する端子で、ハイレベルにセットされると、QA端子〜QD端子からカウントデータが出力される。LOAD端子はハイレベルにセットされている。

0099

バイナリカウンタ36〜39のCLK端子は、カウントすべきクロックが入力される端子であり、基準クロックRCLKが入力されている。また、バイナリカウンタ36〜39のENT端子及びENP端子は、上記基準クロックRCLKのカウント動作を制御する端子である。

0100

上記ENT端子及びENP端子がハイレベルにセットされると、カウント可能状態となり、上記CLK端子から入力された基準クロックRCLKのクロックパルスのカウント値がQA端子〜QD端子から出力される。

0101

上記ENP端子にはAND回路35によりデータDT、上記データ立上/立下検出回路19から出力されるUP信号及びDOWN信号の論理積信号が入力されている。上記AND回路35は、ATコマンドの文字データ「A」のスタートビットSTを検出し、該スタートビットSTの期間だけ基準クロックRCLKのカウントを行わせる制御信号ENPを出力するものである。なお、上記スタートビットSTはローレベル信号であるので、データDTは、インバータ40によりレベル反転されて上記AND回路35に入力されている。

0102

バイナリカウンタ36のENT端子はハイレベルにセットされ、バイナリカウンタ37〜39のENT端子には前段のRC端子の出力信号(以下、RC出力という)が入力されている。

0103

RC出力は、QA出力〜QD出力の全出力がハイレベルになると(カウント値が15になると)、ハイレベルになる出力で、2進化16進の桁上りオーバーフロー)を示す出力である。4個のバイナリカウンタ36〜39は、前段のRC出力が後段のENT端子に入力されるようにカスケード接続され、これによりバイナリカウンタ37〜39で基準クロックRCLKがそれぞれ1/16,1/162,1/164に分周されるようになっている。

0104

上記構成により、ATコマンドの先頭の文字データ「A」が受信されると、AND回路35からバイナリカウンタ36〜39に該文字データ「A」のスタートビットSTの期間だけハイレベルとなるENP信号が入力され(図16、ENP信号参照)、この期間に発生する基準クロックRCLKのクロックパルス数がカウントされる。そして、このカウントデータは、伝送速度データとしてサンプリングクロック選択回路21に入力される。

0105

ATコマンド受信部12によりATコマンドの文字データ「A」が受信されると、上記伝送速度検出回路20により伝送速度が検出され、該伝送速度に基づいて当該ATコマンドを構成する全文字データが受信される。

0106

そして、ATコマンドを構成する全文字データの受信が完了すると、制御部6からRESET信号がATコマンド受信部12に送出され、上記伝送速度検出回路20のカウント値がリセットされ、次のATコマンドの文字データ「A」が受信されると、上記伝送速度検出回路20により再度伝送速度が検出される。すなわち、ATコマンドの文字データ「A」が受信される毎に当該ATコマンドの伝送速度が検出される。

0107

ところで、ファクシミリ装置1とパソコンPC間のATコマンドによるデータ通信においては、ATコマンドによりCLASS1のファクシミリモード(以下、CLASS1通信モードという)を設定し、該CLASS1通信モードによりデータ通信が行われる。

0108

CLASS1通信モードにおいては、パソコンPCからATコマンドと「AT」で始まらないコマンドが混在して通信制御部10に送信されるが、CLASS1通信モードでは伝送速度が19200(bps)に固定されるので、例えばCLASS1通信モードを設定するATコマンドにより検出された伝送速度を保持することにより、或いは「AT」で始まらないコマンドに対しては当該コマンドの直前のATコマンドにより検出された伝送速度を保持することにより、「AT」で始まらないコマンドについてもATコマンド受信部12により受信可能になっている。

0109

図10は、ATコマンドを用いたCLASS1通信の通信手順の一例を示す図である。

0110

同図において、No.(4)のATコマンド「AT+FCLASS=1」は、CLASS1による通信を指示するコマンドであり、No.(11)のATコマンド「AT+FCLASS=0」は、CLASS1による通信の解除を指示するコマンドである。

0111

No.(1)〜(4)の通信及びNo.(12)以降の通信においては、伝送速度がコマンドによって異なる可能性があるが、No.(5)〜(11)の通信はCLASS1通信モードによる通信であるから、各コマンドは、「AT」で始まるコマンドであるか否かに拘らず、19200(bps)の伝送速度で通信される。

0112

上記CLASS1通信モードにおいては、ATコマンド「AT+FCLASS=1」のコマンドが受信され、該ATコマンドから伝送速度が検出されると、通信制御部10へのRESET信号の送出を禁止し、ATコマンド「AT+FCLASS=0」のコマンドが受信されると、上記RESET信号送出の禁止を解除するようにすれば、No.(5)〜(11)の通信がATコマンド「AT+FCLASS=1」で検出された伝送速度(=19200bps)で行われ、「AT」で始まらない手順信号DCS及びトレーニング信号TCFもATコマンド受信部12で受信することが可能になる。

0113

尤も、上記のようにATコマンドに内容によってATコマンドについて伝送速度を検出したり、検出しなかったりすることは制御を煩雑にするから、ATコマンドに対しては常に伝送速度を検出し、「AT」で始まらないコマンドに対しては直前のATコマンドで検出された伝送速度で受信することが好ましい。

0114

CLASS1通信モードにおいては、「AT」で始まらないコマンドの直前に送信されるATコマンドの種類が特定されている。例えば図10において、手順信号DCSの前には必ず「AT+FTH=3」のATコマンドが送信され、トレーニング信号TCFの前には必ず「AT+FTM=…」のATコマンドが送信される。

0115

従って、受信したATコマンドの内容を解析し、受信したATコマンドが所定のATコマンドであるときは、当該ATコマンドで検出された伝送速度をホールドすることにより次に送信される「AT」で始まらないコマンドをATコマンド受信部12で受信することが可能になる。

0116

ここで、図11のフローチャートを用いてATコマンドを用いたCLASS1通信におけるデータ受信の制御について簡単に説明する。

0117

ATコマンドが受信されると(ステップS10)、制御部6により当該ATコマンドの内容が解析される(ステップS11)。続いて、受信されたATコマンドが「AT+FTH=…」、「AT+FTM=…」、ATA又は非最終フレームの手順信号であるか否かが判別され(ステップS12)、ATコマンドが上記4種類のコマンドのいずれでもなければ、制御部6から通信制御部10にRESET信号が出力され、伝送速度検出回路20がリセットされる(ステップS13)。

0118

一方、受信したATコマンドが上記4種類のコマンドのいずれかであれば、上記ステップS13をスキップし、制御部6からRESET信号は出力されない。

0119

続いて、受信したATコマンドの内容に従って所定の処理が行われた後(ステップS14)、制御部6から通信制御部10を介してパソコンPCに「OK」等の所定の応答コードが送信され(ステップS15)、ATコマンドの受信処理が終了する。

0120

なお、本実施例では、回路構成上、コマンドが受信されると、伝送速度検出回路20が常に動作し、伝送速度が検出するようになされ、「AT」で始まらないコマンドの直前のATコマンドが受信されたときは、制御部6から通信制御部10にRESET信号を出力して当該ATコマンドで検出された伝送速度が次の「AT」で始まらないコマンドの受信時にも保持されるようにしているが、「AT」で始まらないコマンドの直前のコマンドの受信が終了すると、伝送速度検出回路20を停止させて伝送速度検出動作中止する一方、後述するサンプリングクロック発生回路22から所定周波数のサンプリングクロックSCLKを発生させて「AT」で始まらないコマンドの受信を行うようにしてもよい。

0121

上記のようにATコマンドを用いたCLASS1通信モードによるデータ通信においては、ATコマンドの種類から次に送信されるコマンドが当該ATコマンドと同一速度で伝送される「AT」で始まらないコマンドであるか否かを判別し、同一速度で伝送されるコマンドであれば、当該ATコマンドで検出された伝送速度で次の「AT」で始まらないコマンドを受信するようにしているので、コマンドが「AT」で始まるか否かに拘らず全てのコマンドをATコマンド受信用のATコマンド受信部12のみで受信でき、コマンド受信部の回路構成の簡素化が可能になる。

0122

図3に戻り、上記サンプリングクロック選択回路21は、上記伝送速度検出回路20から出力されるカウントデータに基づき所定の伝送速度のクロック選択信号CSを出力するものである。

0123

上述したようにパソコンPCから送信されるATコマンドは、19200bps、9600bps、4800bps、2400bps、1200bps、600bps及び300bpsのいずれかの伝送速度で伝送されるようになっている。

0124

上記伝送速度19200bps、9600bps、4800bps、2400bps、1200bps、600bps及び300bpsをそれぞれN0,N1,…,N6と表示し、これらに対応する基準クロックRCLKのクロックパルスのカウント値をそれぞれC0,C1,…,C6とすると、基準クロックRCLKの周波数fを9.8304MHzとしたときの上記各伝送速度Ni(i=0,1,…,6)に対応するカウント値Ci(i=0,1,…,6)は、表3のようになる。

0125

0126

上記伝送速度検出回路20のDT入力に入力される信号がデータDTであれば、伝送速度検出回路20から出力されるカウント値Cは、上記表3に示すカウント値Ci又はそのカウント値Ciの近傍値Ci′(≒Ci)となる。

0127

しかし、ノイズ等により文字データ「A」のスタートビットSTと異なるローレベルのパルスがDT入力に入力されると、上記カウント値Ci,Ci′とは異なるカウント値C″が伝送速度検出回路20から出力されることになる。このため、伝送速度検出回路20のカウント値CからDT入力に入力された信号の真偽を判別する判別回路と、DT入力の入力信号がデータDTでない場合に伝送速度検出回路20のカウント動作をリセットするリセット回路とが必要になる。

0128

本実施例では、表4に示すように基準クロックRCLKの全てのカウント値Cに上記伝送速度Niのいずれかの速度を割り当て、伝送速度検出回路20から出力されるカウント値Cに対して所定の伝送速度Niのクロック選択信号CSi(i=0,1,…,6)がサンプリングクロック選択回路21から出力されるようにしている。これにより上記判別回路及びリセット回路が不要になり、伝送速度検出回路20の簡素化が可能になっている。

0129

なお、表4では各伝送速度Niに対応するカウント範囲の境界値Cki(i=1,2,…,6)を隣り合う伝送速度Ni,N(i+1)に対応するカウント値Ci,C(i+1)間の中間値Cm(=(Ci+C(i+1)/2)に設定しているが、上記境界値Ckiは、上記中間値Cmに限定されるものではなく、カウント値Ci,C(i+1)間の任意のカウント値Cを境界値Ckiに設定することができる。

0130

例えば伝送速度N0(=19200bps)及び伝送速度N1(=9600bps)に対応するカウント値Cの境界値Ck1は、伝送速度N0,N1に対応するカウント値C0(=512),C1(=1024)の中間値Cm=(C0+C1)/2=768に設定されているが、513〜1023の任意のカウント値Cを境界値Ck1とすることができる。

0131

0132

図12は、サンプリングクロック選択回路の一実施例である。サンプリングクロック選択回路21は、ICからなる2個のラッチ回路41,42及びプログラマブル論理回路43から構成されている。ラッチ回路41及び42は並列接続され、ラッチ回路41の入力端子D1〜D8には上記伝送速度検出回路20のバイナリカウンタ37のQC出力,QD出力、バイナリカウンタ38のQA出力,QB出力及びバイナリカウンタ39のQA出力〜QD出力がそれぞれ入力され、ラッチ回路42の入力端子D1,D2にはバイナリカウンタ39のQC出力,QD出力がそれぞれ入力されている。

0133

ラッチ回路41,42のOC端子は出力制御端子で、ローレベルにセットされると、QA端子〜QD端子が出力可能状態になる。また、EN端子イネーブル入力端子で、ハイレベルにセットされると、入力端子D1〜D8に入力されたデータがラッチされ、これらのラッチされたデータがそれぞれ出力端子Q1〜出力端子Q8から出力される。

0134

EN端子には上記データ立上/立下検出回路19から出力されるDOWN信号が入力され、文字データ「A」のスタートビットSTの立上りタイミング(図16、参照)における基準クロックRCLKのカウントデータがラッチされ、このカウントデータがQ1端子〜Q8端子から出力される。

0135

プログラマブル論理回路43は、上記カウントデータからクロック選択信号CSiを生成する回路である。プログラマブル論理回路43の入力端子P1〜P8にラッチ回路41のQ1出力〜Q8出力がそれぞれ入力され、入力端子P9,P10にラッチ回路42のQ1出力,Q2出力がそれぞれ入力されている。

0136

プログラマブル論理回路43のQ1端子〜Q6端子はそれぞれ上記クロック選択信号CS0〜CS6に対応する出力端子で、表4に示すカウント値Cとクロック選択信号CSiとの関係に従い入力端子P1〜P10に入力されるカウントデータに対応する所定のクロック選択信号CSi(i=0,1,…,6)が出力されるようになっている。

0137

例えば(P1,P2,P3,P4,P5,P6,P7,P8,P9,P10)=(0000001011)の場合、カウント値Cは704であるから、Q1端子〜Q6端子の出力CS(Q0,Q1,Q2,Q3,Q4,Q5,Q6)はCS(1000000)となり、Q1端子からハイレベルのクロック選択信号CS0が出力される。また、(P1,P2,P3,P4,P5,P6,P7,P8,P9,P10)=(0000001100)の場合、カウント値Cは768であるから、CS(Q0,Q1,Q2,Q3,Q4,Q5,Q6)=(0100000)となり、出力端子Q2からクロック選択信号CS1が出力される。

0138

図3に戻り、上記サンプリングクロック発生回路22は、基準クロックRCLKから上記伝送速度Niに対応する7種類のサンプリングクロックSCLK(周波数fs=19200Hz,9600Hz,4800Hz,2400Hz,1200Hz,600Hz,300Hz)を発生し、クロック選択信号CSにより選択された所定のサンプリングクロックSCLKを出力する回路である。

0139

図13は、サンプリングクロック発生回路の一実施例を示す図である。サンプリングクロック発生回路22は、伝送速度検出回路20を構成するバイナリカウンタ36〜39と同一の4個の4ビットバイナリカウンタ45〜48とサンプリングクロック選択回路21を構成するプログラマブル論理回路43と同一の2個のプログラマブル論理回路49,50とから構成されている。

0140

4個のバイナリカウンタ45〜48は、伝送速度検出回路20と同様に前段のRC出力が後段のENT端子に入力されるようにカスケード接続され、バイナリカウンタ47のQA端子〜QD端子からそれぞれ19200Hz,9600Hz,4800Hz,2400HzのサンプリングクロックSCLKが出力され、バイナリカウンタ48のデータ出力QA端子〜QC端子からそれぞれ1200Hz,600Hz,300HzのサンプリングクロックSCLKが出力されるようになっている。

0141

バイナリカウンタ45〜48の各CLR端子には後述する文字データ終了位置検出回路24から出力されるCLR−A信号が入力され、各LOAD端子は、ハイレベルにセットされている。なお、上記CLR−A信号は各文字データのストップビットSPの検出信号(文字データの終了を示す信号)で、このCLR−A信号により文字データが終了する毎にサンプリングクロックSCLKがリセットされるようになっている。

0142

また、バイナリカウンタ45〜48の各CLK端子には基準クロックRCLKが入力され、各ENT端子には後述する上記カウント範囲設定回路23から出力されCONTROLL信号が入力されている。このCONTROLL信号は、サンプリングクロックSCLKを発生させる期間を制御する信号で、サンプリングクロック発生回路22の動作(基準クロックRCLKの分周動作)を制御するものである。

0143

プログラマブル論理回路49,50は、選択端子S1〜S4、入力端子P1〜P4及び出力端子OUTを備え、選択端子Si(i=1,2,3,4)が能動状態(ここではハイレベル)になると、これに対応する入力端子Pi(i=1,2,3,4)に入力された信号が出力端子OUTから出力されるように設定されている。

0144

なお、プログラマブル論理回路49,50の各OUT端子から出力される信号はOR回路51に入力され、該OR回路51を介して選択されたサンプリングクロックSCLKが外部回路に出力されるようになっている。

0145

プログラマブル論理回路49の選択端子S1〜S4に上記サンプリングクロック選択回路21から出力されるクロック選択信号CS0〜CS3がそれぞれ入力され、プログラマブル論理回路50の選択端子S1〜S3に上記サンプリングクロック選択回路21から出力されるクロック選択信号CS4〜CS6がそれぞれ入力されている。

0146

また、プログラマブル論理回路49の入力端子P1〜P4にバイナリカウンタ47のQA出力〜QD出力がそれぞれ入力され、プログラマブル論理回路50の入力端子P1〜P3にバイナリカウンタ48のQA出力〜QC出力がそれぞれ入力されている。

0147

上記構成により、例えば上記サンプリングクロック選択回路21からクロック選択信号CS(1000000)が入力されると、プログラマブル論理回路49のP1端子に入力されたサンプリングクロックSCLK(周波数fs=19200Hz)がOUT端子から出力され、OR回路51を介してカウント範囲設定回路23及び文字データ終了位置検出回路24に出力される。

0148

また、例えば上記サンプリングクロック選択回路21からクロック選択信号CS(0000100)が入力されると、プログラマブル論理回路50のP1端子に入力されたサンプリングクロックSCLK(周波数fs=1200Hz)がOUT端子から出力され、OR回路51を介してカウント範囲設定回路23及び文字データ終了位置検出回路24に出力される。

0149

図3に戻り、上記カウント範囲設定回路23は、上記サンプリングクロックSCLKのクロックパルスのカウント範囲を設定する回路である。また、上記文字データ終了位置検出回路24は、サンプリングクロックSCLKのクロックパルスを所定数だけカウントして受信した各文字データの第8ビットb7(情報ビットDの最後のビット)及び第10ビットb9(ストップビットSP)とを検出する回路である。

0150

パソコンPCからATコマンドの各文字データが正確に一定の時間間隔を設けて送信されていれば、先頭の文字データ「A」に同期して所定周波数のサンプリングクロックSCLKを発生させれば、2番目以降の文字データに対しても該サンプリングクロックSCLKを正確に同期させることができるが、調歩同期方式によるシリアルデータ伝送では受信側で受信したデータのスタートビットST及びストップビットSPを参照して同期を取り、当該データの受信を行うようになっているので、上記ATコマンドの各文字データは、必ずしも正確に一定の時間間隔で送信されているとは限らない。

0151

本実施例では文字データを受信する毎に当該文字データのスタートビットSTに同期してサンプリングクロックSCLKを発生させるとともに、該サンプリングクロックSCLKのクロックパルスをカウントして当該文字データのストップビットSP(文字データの終了位置)を検出すると、サンプリングクロックSCLKを停止させて各文字データに対してサンプリングクロックSCLKを正確に同期させるようにしている。

0152

図14は、カウント範囲設定回路の一実施例を示す図である。また、図15は、文字データ終了位置検出回路の一実施例を示す図である。

0153

図14において、カウント範囲設定回路23は、先頭の文字データ「A」に対するサンプリングクロックSCLKのカウント期間を制御する第1カウント制御回路23Aと2文字目以降の文字データに対するサンプリングクロックSCLKのカウント期間を制御する第2カウント制御回路23Bとから構成されている。

0154

第1カウント制御回路23Aは、2個のD−FF53,54及びAND回路52から構成されている。AND回路52の一方入力に上記TRIG信号(図8、参照)が入力され、他方入力にD−FF53のQ出力が入力され、該AND回路52の出力はD−FF53のD端子に入力されている。上記D−FF53のQ出力は、上記CONTROLL信号であり、D−FF54のD端子に入力されるとともに、上記サンプリングクロック発生回路22に入力されている。

0155

また、D−FF53のCLK端子に基準クロックRCLKが入力され、D−FF54のCLK端子にサンプリングクロックSCLKが入力されている。また、D−FF53,54のCLR端子は非能動状態(ハイレベル)にセットされ、/PRE端子には上記CLR−A信号(図15、参照)が入力されるようになっている。

0156

第2カウント制御回路23Bは、3個のD−FF55,56,57、NAND回路58及びAND回路59から構成され、上記データ立上/立下検出回路19のデータDTの立上りタイミングを検出する回路及び該立上タイミングの検出を保持する第2ホールド回路19Bと同一の回路構成を有している(図8、参照)。すなわち、D−FF55,56,57はそれぞれ図8のD−FF27,22,24に対応し、NAND回路58及びAND回路59はそれぞれ同図のNAND回路32とAND回路34とに対応している。

0157

なお、D−FF54のD入力に上記UP信号が入力され、D−FF54〜57のCLK端子に基準クロックRCLKが入力されている。また、D−FF57の/PRE端子に上記CLR−B信号(図15、参照)が入力されている。

0158

また、D−FF54の/Q出力(以下、ST1信号という)及びD−FF57の/Q出力(以下、ST2信号という)はOR回路60に入力され、該OR回路60からサンプリングクロックSCLKの発生期間を制御するSTON信号が出力されている。なお、上記サンプリングクロックSCLKは、STON信号がハイレベルの期間にカウントされる。

0159

図15において、文字データ終了位置検出回路24は、上記サンプリングクロックSCLKのクロックパルスをカウントするバイナリカウンタ61、該バイナリカウンタ61のカウント値「9」を検出する第1検出回路24A、バイナリカウンタ61のカウント値「7」を検出する第2検出回路24B及び第1,第2検出回路24A,24Bによる検出信号をサンプリングクロックSCLKのカウント停止制御信号CLR−A,CLR−Bとして出力する制御信号出力回路24Cから構成されている。

0160

上記バイナリカウンタ61は、上記伝送速度検出回路20を構成する4ビットバイナリカウンタ36〜39と同一のバイナリカウンタにより構成されている。また、第1検出回路24Aは、2個のインバータ64,65とNAND回路62とから構成され、第2検出回路24Bは、インバータ66とNAND回路63とから構成されている。また、制御信号出力回路24Cは2個のOR回路67,68から構成されている。

0161

上記バイナリカウンタ61のLOAD端子及びENT端子はハイレベルにそれぞれ設定されている。また、ENP端子に上記STON信号が入力され、CLK端子にサンプリングクロックSCLKが入力されている。

0162

第1検出回路24AのNAND回路62にはバイナリカウンタ61のQA出力〜QD出力が入力されている。QA出力及びQD出力は直接入力され、QB出力及びQC出力はインバータ64,65によりレベル反転されて入力されている。

0163

また、第2検出回路24BのNAND回路63にもバイナリカウンタ61のQA出力〜QD出力が入力されている。QA出力〜QC出力は直接入力され、QD出力はインバータ66によりレベル反転されて入力されている。

0164

制御信号出力回路24CのOR回路67,68の一方入力にRESET信号が入力され、OR回路67の他方入力にNAND回路62の出力信号が、また、OR回路68の他方入力にNAND回路68の出力信号が入力されている。

0165

上記構成において、カウント範囲設定回路23のAND回路52にTRIG信号が入力されると、該TRIG信号がD−FF53のD端子に入力され、該D−FF53のQ出力(CONTROLL信号)はローレベルに反転する。すなわち、データDTのスタートビットSTの立下りタイミング(図16、参照)でローレベルのCONTROLL信号が出力される。このローレベルのQ出力は、AND回路52を介してD−FF53のD端子に帰還されるから、D−FF53のQ出力(CONTROLL信号)は、上記CLR−A信号が入力されるまで(ストップビットSPが検出されるまで)ローレベルに保持される。

0166

また、D−FF53のQ出力がハイレベルからローレベルに立ち下がると、D−FF54によりサンプリングクロックSCLKの立上りタイミングでD入力(ローレベル)がラッチされ、D−FF54の/Q端子から出力されるST1信号がローレベルからハイレベルに反転し、上記CLR−A信号が入力されるまでハイレベルが保持される。すなわち、サンプリングクロックSCLKの最初の立上りタイミング(図16、参照)でハイレベルのST1信号が出力される。

0167

一方、UP信号がローレベルからハイレベルに立ち上がると、D−FF54,56及びNAND回路58によりUP信号の立上りタイミングが検出され、NAND回路58からローベルのパルス信号が出力される。また、NAND回路58から上記パルス信号が出力されると、D−FF57の/Q出力(ST2信号)はハイレベルからローレベルに反転し、上記CLR−B信号によりリセットされるまでローレベルが保持される。すなわち、先頭の文字データ「A」の立下りタイミング(図16、参照)でハイレベルのST2信号が出力される。

0168

従って、上記STON信号は、先頭の文字データ「A」を受信したときは、上記スタートビットSTの立下がりタイミング図16、参照)でローレベルからハイレベルに反転し、2文字目以降の文字データを受信したときは、サンプリングクロックSCLKの最初の立上りタイミング(図16、参照)でローレベルからハイレベルに反転する。これにより、先頭の文字データ「A」については、サンプリングクロックSCLKの最初のクロックパルスからカウントが開始され、2文字目以降の文字データについてはサンプリングクロックSCLKの最初のクロックパルスはカウントされず、2番目のクロックパルスからカウントが開始される。

0169

文字データ終了位置検出回路24にハイレベルのSTON信号が入力されると、バイナリカウンタ61によりサンプリングクロックSCLKのクロックパルスのカウントが開始され、このカウント値が「9」になると、バイナリカウンタ61のQA端子〜QD端子から「1001」の4ビット信号が出力される。

0170

QB出力及びQC出力は、上記インバータ64,65により「1」に反転されるから、NAND回路62には「1111」の4ビット信号が入力され、該NAND回路62からハイレベルの検出信号が出力される。そして、この検出信号は、上記OR回路67を介して上記カウント停止制御信号CLR−Aとして出力され、上記バイナリカウンタ61のCLR端子に入力されるとともに、上記サンプリングクロック発生回路22のバイナリカウンタ45〜48及びカウント範囲設定回路23のD−FF53,54の/PRE端子に入力される。従って、上記ST1信号は、各文字データのストップビットSが検出されると、ローレベルにリセットされる。

0171

また、バイナリカウンタ61によるサンプリングクロックSCLKのクロックパルスのカウント値が「7」になると、該バイナリカウンタ61のQA端子〜QD端子から「0111」の4ビット信号が出力される。QD出力は、上記インバータ66により「1」に反転されるから、NAND回路63には「1111」の4ビット信号が入力され、該NAND回路68からハイレベルの検出信号が出力される。そして、この検出信号は、上記OR回路68を介して上記カウント停止制御信号CLR−Bとして出力され、カウント範囲設定回路23のD−FF57の/PRE端子に入力される。

0172

なお、RESET信号が入力されると、該RESET信号もカウント停止制御信号CLR−A及びCLR−Bとして出力される。

0173

上記カウント停止制御信号CLR−Bは、先頭の文字データ「A」と2番目以降の文字データとでサンプリングクロックSCLKのクロックパルスのカウント開始タイミングを異ならせるためのものである。

0174

上記サンプリングクロックSCLKは、先頭の文字データ「A」に対してはスタートビットSTの立上がりタイミング、すなわち、第2ビットb1の開始点図16、参照)で発生され、2文字目以降の文字データに対してはスタートビットSTの立下りタイミング(図16、参照)で発生されるようになっている。

0175

従って、図16に示すように、2文字目以降の文字データについては当該文字データのスタートビットSTにサンプリングクロックSCLKの最初のクロックパルスが対応するが、先頭の文字データ「A」についてはサンプリングクロックSCLKの最初のクロックパルスは当該文字データの第2ビットb1に対応し、スタートビットSTに対応しない。

0176

このため、本実施例では全ての文字データについてサンプリングクロックSCLKのクロックパルスを9個カウントすることによりストップビットSPを検出し得るように、先頭の文字データ「A」についてはサンプリングクロックSCLKの最初のクロックパルスからカウントを開始させ、2番目以降の文字データについてはサンプリングクロックSCLKの2番目のクロックパルスからカウントを開始させるようにしている。

0177

上記カウント停止制御信号CLR−Bは、先頭の文字データ「A」の読込みが終了すると、サンプリングクロックSCLKの最初のクロックパルスからカウントを開始させる制御を停止させる制御信号で、このカウント停止制御信号CLR−Bにより2番目以降の文字データについてはサンプリングクロックSCLKの2番目のクロックパルスからカウントが開始されるようになっている。

0178

すなわち、先頭の文字データ「A」の読込み時にCLR−B信号が出力され、ST2信号がローレベルにリセットされると、この後はST2信号をハイレベルにセットするUP信号が第2検出回路24Bに入力されないから(図16、UP信号参照)、2文字目以降の文字データに対するサンプリングクロックSCLKのクロックパルスのカウント範囲を制御するSTON信号は、実質的にST1信号となる。従って、2文字目以降の文字データについてはサンプリングクロックSCLKの最初のクロックパルスからカウントを開始させる制御は行われなくなる。

0179

次に、図16に示すタイムチャートを用いて送信された文字データの受信制御について簡単に説明する。

0180

文字データ「A」がデータ立上/立下検出回路19に入力されると、文字データ「A」のスタートビットSTの立下りタイミングが検出され、TRIG信号が出力される。また、UP信号がローレベルからハイレベルに反転するとともに、CONTROLL信号がハイレベルからローレベルに反転する。また、文字データ「A」のスタートビットSTの立上りタイミングが検出され、DOWN信号がハイレベルからローレベルに反転する。

0181

上記UP信号がハイレベルに反転すると、カウント範囲設定回路23から出力されるSTON信号がハイレベルに反転し、サンプリングクロックSCLKのクロックパルスのカウントが可能になる。

0182

一方、伝送速度検出回路20において、上記UP信号及びDOWN信号から上記スタートビットSTのビット長τに相当する期間(との期間)がENP信号により検出され、当該スタートビットSTに含まれる基準クロックRCLKのクロックパルス数Cから伝送速度Niが判別される。そして、DOWN信号の立下りタイミングでクロック選択信号CSが出力されて所定周波数のサンプリングクロックSLKが発生される。

0183

サンプリングクロックSCLKが発生されると、文字データ終了位置検出回路24により該サンプリングクロックSCLKのクロックパルスのカウントが開始される。上記STON信号は、サンプリングクロックSCLKの発生前にハイレベルになっているので、サンプリングクロックSCLKは、最初のクロックパルスからカウントされる。

0184

そして、サンプリングSCLKの7個目のクロックパルスがカウントされると、文字データ「A」の情報ビットDの最後尾のビットの立下りタイミングで文字データ終了位置検出回路24からCLR−B信号が出力され、これによりST2信号がローレベルに反転する。また、サンプリングSCLKの9個目のクロックパルスがカウントされると、文字データ「A」のストップビットSPが検出された(文字データ「A」が終了した)と判断して該9個目のクロックパルスの立上りタイミングで文字データ終了位置検出回路24からCLR−A信号が出力され、これによりCONTROLL信号がハイレベルに反転し、サンプリングクロックSCLKの発生が停止される。

0185

続いて、文字データ「T」がデータ立上/立下検出回路19に入力されると、文字データ「T」のスタートビットSTの立下りタイミングでCONTROLL信号がローレベルに反転し、サンプリングクロックSCLKが発生される。

0186

サンプリングクロックSCLKが発生すると、該サンプリングクロックSCLKの最初のクロックパルスの立上りタイミングでSTON信号がローレベルからハイレベルに反転し、サンプリングクロックSCLKのクロックパルスのカウントが開始される。上記STON信号は、サンプリングクロックSCLKの最初のクロックパルスでハイレベルになるので、サンプリングクロックSCLKの最初のクロックパルスはカウントされず、2番目のクロックパルスからカウントが開始される。

0187

そして、サンプリングSCLKの9個目のクロックパルスがカウントされると、文字データ「T」のストップビットSPが検出された(文字データ「T」が終了した)と判断して該9個目のクロックパルスの立上りタイミングで文字データ終了位置検出回路24からCLR−A信号が出力され、これによりCONTROLL信号がハイレベルに反転し、サンプリングSCLKの発生が停止される。

0188

3文字目以降の文字データについては、2文字目の文字データ「T」の場合と同様の信号波形とになり、各文字データのスタートビットSTの立下りタイミングでサンプリングクロックSCLKが発生され、該サンプリングクロックSCLKの2番目のクロックパルスからカウントが開始され、9個目のクロックパルスがカウントされた時点でストップビットSPが検出されたと判断してサンプリングSCLKが停止される。

0189

上記のように各文字データのスタートビットSPを検出すると、サンプリングクロックSCLKの発生を停止し、次の文字データのスタートビットSTの立下りタイミングでサンプリングクロックSCLKを発生させるようにしているので、文字データの各ビットに対してサンプリングクロックSCLKのクロックパルスが正確に同期し、各文字データを確実に受信することができる。

0190

また、先頭の文字データ「A」に対してはサンプリングクロックSCLKの最初のクロックパルスからカウントを開始し、2文字目以降の文字データに対してはサンプリングクロックSCLKの2番目のクロックパルスからカウントを開始するようにしているので、先頭の文字データであるか否かに拘らず、サンプリングクロックSCLKのクロックパルスを文字データを構成するビット数nよりも1個少ない(n−1)個(上記実施例では9個)カウントすることにより当該文字データのストップビットSPを検出することができる。これにより文字データ終了位置検出回路24内のサンプリングクロックSCLKのカウンタ回路が簡単になる。

0191

図3に戻り、オーバーランエラー検出回路25は、シフトレジスタ16に格納された先の文字データがデータラッチ回路17によりラッチされる(読み込まれる)前に後の文字データがシフトレジスタ16に格納され、後の文字データのオーバーランにより先の文字データが受信できなかったこと(以下、オーバーランエラーという)を検出する回路である。

0192

上記オーバーランエラー検出回路25は、上記オーバーランエラーが発生すると、当該オーバーランエラーとなった文字データについてのみオーバーランエラーの検出信号を出力する(オーバーラン検出フラグをセットする)。

0193

図17は、オーバーランエラー検出回路の一実施例を示す図である。オーバーランエラー検出回路25は、文字データの終了位置を検出する終了位置検出回路25Aとオーバーランエラーを検出するオーバーラン検出回路25Bとから構成されている。

0194

上記終了位置検出回路25Aは2個のD−FF69,70及びAND回路71により構成され、該AND回路71から文字データの終了位置を検出した信号(以下、NINT信号という)が出力される。D−FF69,70はカスケード接続され、前段のD−FF69のD端子に上記STON信号が入力され、後段のD−FF70のD端子に前段のD−FF69のQ出力が入力されている。また、D−FF69,70のCLK端子に基準クロックRCLKが入力され、D−FF69の/Q出力及びD−FF70のQ出力がAND回路71に入力されている。なお、D−FF69,70の/PRE端子及びCLR端子は、非能動状態(ハイレベル)に設定されている。

0195

上記オーバーラン検出回路25Bは、3個のD−FF71〜74、2個のAND回路75,76、NAND回路77、インバータ78及びOR回路79により構成され、D−FF74のQ端子からオーバーラン検出信号OERRが出力される。

0196

D−FF72のD端子にAND回路75によりデータリード信号CSDと該D−FF72のQ出力(以下、A信号という)との論理積を取った信号が入力され、D−FF73のD端子に、AND回路76により上記A信号と上記NINT信号がインバータ78によりレベル反転された信号(以下、/NINT信号という)との論理積が取られた信号が入力されている。

0197

また、D−FF72,73のCLK端子に基準クロックRCLKが入力され、D−FF72の/PRE端子には上記/NINT信号が入力され、D−FF72のCLR端子にはRESET信号が入力されている。また、D−FF73のCLR端子及び/PRE端子は非能動状態(ハイレベル)に設定されている。

0198

更に、NAND回路77により上記NINT信号と上記D−FF73のQ出力(以下、B信号という)との論理積が取られた信号(以下、SET信号という)がD−FF74の/PRE端子に入力され、OR回路79によりRESET信号とCLR−A信号との論理和が取られた信号(以下、CLEAR信号という)がD−FF74のCLR端子に入力されている。

0199

上記SET信号は、オーバーラン検出信号OERRを発生させる(オーバーラン検出フラグをセットする)制御信号であり、上記CLEAR信号は、オーバーラン検出信号OERRを停止させる(オーバーラン検出フラグをリセットする)制御信号である。なお、D−FF74のD端子及びCLK端子は、非能動状態(ハイレベル)に設定されている。

0200

次に、図18のタイムチャートを用いて上記オーバーランエラー検出回路25の動作について説明する。

0201

図18は、連続して送信された文字データ「A」,「T」,「E」を受信する際に文字データ「T」がオーバーランとなったときのSTON信号、NINT信号、CSD信号、SET信号、OERR信号及びその他関連する信号の波形図である。

0202

CSD信号は、各文字データ「A」,「T」,「E」,…が正常に読み込まれる場合は各文字データの伝送間隔の期間に制御部6から出力されるが、図18では文字データ「A」と文字データ「T」との伝送間隔の期間にデータリード信号CSD(同図、S1参照)が出力されず、文字データ「A」を読み込まれなかったため、文字データ「T」がオーバーランとなっている。

0203

最初の文字データ「A」のストップビットSPが検出されると、STON信号がハイレベルからローレベルに立ち下がり、この立下りタイミングでNINT信号(ハイレベルのパルス)が出力される(図18、)。また、このNINT信号は、文字データ「T」,「E」,…のストップビットSPが検出される毎に出力される(同図、,参照)。

0204

上記NINT信号が出力されると、D−FF72の/PRE端子にセット信号(/NINT信号)が入力され、該D−FF72のQ出力がハイレベルに設定される。D−FF72のQ出力がハイレベルに設定されると、データリード信号CSDは入力されていないから(データリード信号CSDはハイレベルになっているから)、AND回路75の出力、すなわち、D−FF72のD入力がハイレベルに反転し、該D−FF72のQ出力はハイレベルに保持される。

0205

そして、2文字目の文字データ「T」を読み込むべくデータリード信号CSDが入力されると(同図、参照)、D−FF72のQ出力はローレベルに反転される。この後、A信号は、3文字目の文字データ「E」のストップビットSPの検出タイミング及びデータリード信号CSDの入力タイミング(同図、,参照)で交互にレベルが反転される。

0206

文字データ「A」のストップビットSPの検出タイミングでD−FF72のQ出力がハイレベルに反転すると、NINT信号がローレベルに立ち下がるタイミングでAND回路76の出力、すなわち、D−FF73のD入力がローレベルからハイレベルに反転し、該D−FF73のQ出力(B信号)がローレベルからハイレベルに反転する。

0207

AND回路76の出力は、D−FF72のQ出力がローレベルに反転するか或いはNINT信号が出力されると、ローレベルに反転するから、上記ハイレベルに反転したD−FF73のQ出力は、2文字目の文字データ「T」のストップビットSPの検出タイミングで一瞬、ローレベルに立ち下がり(同図、参照)、該文字データ「T」を読み込むべくデータリード信号CSDが入力されると、再度ローレベルに立ち下がり、3文字目の文字データ「T」のストップビットSPの検出タイミングでハイレベルに反転される。この後、B信号はA信号と同様に3文字目の文字データ「E」のストップビットSPの検出タイミング及びデータリード信号CSDの入力タイミングで交互にレベルが反転される。

0208

SET信号は、上記B信号とNINT信号の論理積であるから、2文字目の文字データ「T」のストップビットSPが検出されたときだけNINT信号の出力タイミングで出力され、これによりD−FF74のQ出力、すなわち、オーバーラン検出信号OERRがハイレベルにセットされる(同図、参照)。

0209

そして、3文字目の文字データ「E」のストップビットSPの検出されると、CLR−A信号がOR回路79を介してD−FF74のCLR端子に入力されるから、上記オーバーラン検出信号OERRは、3文字目の文字データ「E」のストップビットSPの検出タイミングでローレベルにリセットされる。

0210

なお、文字データ「E」もオーバーランとなった場合は、データリード信号CSD(同図、S2参照)が入力されないから、A信号は該文字データ「E」に対するデータリード信号CSD(同図、S3参照)が入力されるまでハイレベルが保持され、B信号は3文字目の文字データ「E」のストップビットSPの検出タイミングで一瞬、ローレベルに立ち下がり、該文字データ「E」に対するデータリード信号CSDが入力されると、再度ローレベルに反転する。

0211

このため、上記オーバーラン検出信号OERRは、文字データ「E」のストップビットSPの検出タイミングで一旦、ローレベルにリセットされた後、直ちにハイレベルにセットされ、4番目の文字データのストップビットSPの検出タイミングでローレベルにリセットされる。すなわち、オーバーランが連続して発生すると、上記オーバーラン検出信号OERRは、最初にオーバーランが発生した文字データのストップビットSPの検出タイミングでハイレベルにセットされ、等価的に最後にオーバーランが発生した文字データの次の文字データのストップビットSPの検出タイミングでローレベルにリセットされる。

0212

上記のようにシフトレジスタ16に格納された文字データが制御部6に読み込まれる前に次の文字データがシフトレジスタ16に格納されると、オーバーランが発生したとして当該次の文字データの受信完了時(ストップビットSPの検出時)にオーバーラン検出フラグをセットし、この後、先の文字データが制御部6に読み込まれた後、次の文字データの受信されると、当該次の文字データの受信完了時(ストップビットSPの検出時)に自動的に上記オーバーラン検出フラグをリセットするようにしているので、オーバーラン検出フラグのセット/リセットが容易になる。

0213

なお、上記実施例では、ファクシミリ装置1に設けられた通信制御部10について説明したが、本発明は、ファクシミリ装置1に設けられたものに限定されるものではなく、例えばパソコンやプリンタ等の他の通信可能な装置やモデム等のデータ受信制御装置に適用することができる。

発明の効果

0214

以上説明したように、本発明によれば、情報ビット及びパリティビットの前後にスタートビットとストップビットとを付加してなる調歩同期方式の伝送データを受信するとともに、受信した上記データの送信元へのエコーバックを行うデータ受信制御装置おいて、受信した伝送データの情報ビット及びパリティビットからなるデータを情報ビットからなるデータとして受信し、該データの前後にスタートビットとストップビットとを付加して送信元にエコーバックを行うようにしたので、受信した伝送データから伝送フォーマットを判別する処理が不要になり、該受信したデータを迅速にエコーバックすることができる。

0215

また、本発明によれば、情報ビットからなるデータとして取り込まれた情報ビット及びパリティビットからなるデータの当該パリティビットに対応するビットを「0」に修正した後、データの解読を行うようにしたので、この解読結果が情報ビット及びパリティビットからなるデータの当該情報ビットを解読した結果と一致し、送信元から送信された情報を正常に受信することができる。

図面の簡単な説明

0216

図1本発明に係るデータ受信制御装置を備えたファクシミリ装置のブロック構成図である。
図2通信制御部(データ受信制御装置)のブロック構成図である。
図3ATコマンド受信部のブロック構成図である。
図4ATコマンドの各文字データのビット構成を示す図である。
図5エコーバックが要求されているときの伝送データの受信制御のフローチャートである。
図6受信フォーマットにより受信された伝送データのビット構成を示す図である。
図7受信フォーマットにより受信された文字データのビット構成及びコード番号を示す図である。
図8データ立上/立下検出回路の一実施例を示す図である。
図9伝送速度検出回路の一実施例を示す図である。
図10ATコマンドを用いたCLASS1通信の通信手順の一例を示す図である。
図11ATコマンドを用いたCLASS1通信におけるコマンドの受信制御のフローチャートである。
図12サンプリングクロック選択回路の一実施例を示す図である。
図13サンプリングクロック発生回路の一実施例を示す図である。
図14カウント範囲設定回路の一実施例を示す図である。
図15文字データ終了位置検出回路の一実施例を示す図である。
図16文字データ「A」,「T」が入力されたときのデータ受信に関する各回路の出力のタイムチャートである。
図17オーバーランエラー検出回路の一実施例を示す図である。
図18オーバーランエラー検出回路の動作を説明するためのタイムチャートである。

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0217

1ファクシミリ装置
2スキャナ部
3プリンタ部
4データ処理部
5データ伝送部
6 制御部
7 操作部
8 表示部
9スピーカ
10通信制御部
11 RS−232Cインターフェース部
12ATコマンド受信部
13 送信部
14アドレスレコード部
15基準発信器
16シフトレジスタ
17データラッチ回路
18 データ立上/立下検出回路
19フォーマット検出回路
20伝送速度検出回路
21サンプリングクロック選択回路
22サンプリングクロック発生回路
23カウント範囲設定回路
24文字データ終了位置検出回路
25オーバーランエラー検出回路
26割込信号発生回路
27〜30,53〜57,69,70,72〜74 D−フリップフロップ
31,32,58,62,63,77NAND回路
33,34,35,52,59,71,75,76AND回路
36〜39,45〜48,61バイナリカウンタ
40,44,64〜66,78インバータ
41,42ラッチ回路
43,49,50プログラマブル論理回路
51,60,67,68,79OR回路
PCパソコン
TC電話回線
FX ファクシミリ

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