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技術 半導体集積回路

出願人 富士通株式会社
発明者 久保田幹
出願日 1994年5月30日 (25年8ヶ月経過) 出願番号 1994-117239
公開日 1995年12月8日 (24年2ヶ月経過) 公開番号 1995-321639
状態 特許登録済
技術分野 接合型電界効果トランジスタ 論理回路II
主要キーワード 被駆動回路 電流下限値 レベルシフトダイオード 接続個数 FET回路 MESFET 直列結合 マスク位置合わせ
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(1995年12月8日)のものです。
また、この項目は機械的に抽出しているため、正しく解析できていない場合があります

図面 (6)

目的

歩留りを低下させることなく、低消費電力化を行う。

構成

低速動作部22と高速動作部21とを有する。低速動作部22は、負荷FET回路12Aとエンハンスメント型FET11とが直列接続された論理ゲート10Aを含み、負荷FET回路12Aは、デプレッション型FET121と122とが直列接続され、各デプレッション型FETのゲートが、該直列結合の一端かつソース短絡されている。高速動作部21は、1個のデプレッション型FET12のゲートとソースとが結合された負荷とエンハンスメント型FETとが直列接続された論理ゲート10を含む。

概要

背景

図5は、従来の、負荷FETを用いた論理ゲート10を示す。この論理ゲート10は、nチャンネルMESFETで構成されており、E(エンハンスメント型)−FET11のソース低電位側の電源配線Vssに接続され、ドレインがD(デプレッション型)−FET12を介して高電位側の電源配線Vddに接続されている。D−FET12は、ゲートとソースとが短絡されて負荷FETを構成しており、抵抗素子を用いるよりも占有面積を狭くすることができる。

論理ゲート10は、入力端INが高レベルのとき、E−FET11がオンになって出力端UT低レベルとなり、入力端INが低レベルのとき、E−FET11がオフになって出力端OUTが高レベルとなって、インバータとして動作する。分周器等のような高速動作部と低速動作部とを有する半導体集積回路に論理ゲート10を使用する場合、高速動作部では、高速動作のためにD−FET12のドレイン電流dsを大きくする必要があるが、低速動作部では、D−FET12のドレイン電流Idsを小さくして消費電流を低減させた方が好ましい。

ドレイン電流Idsは、0≦Vgs−Vth≦Vdsなる飽和領域において、次式
Ids=αW/L(Vth−Vgs)2
で表される。ここに、Vgsはゲート・ソース間電圧、Vthは閾値電圧、Vdsはドレイン・ソース間電圧、αはチャンネル中キャリア移動度等による定数である。

この式から、低速動作部においてドレイン電流Idsを小さくするには、D−FET12について以下のようにすればよい。
(1)ゲート電圧Vgsを0Vに近づける。
(2)チャンネル幅Wを小さくする。
(3)チャンネル長Lを大きくする。

(4)ソースとドレインの間隔を大きくする。

概要

歩留りを低下させることなく、低消費電力化を行う。

低速動作部22と高速動作部21とを有する。低速動作部22は、負荷FET回路12Aとエンハンスメント型FET11とが直列接続された論理ゲート10Aを含み、負荷FET回路12Aは、デプレッション型FET121と122とが直列接続され、各デプレッション型FETのゲートが、該直列結合の一端かつソースに短絡されている。高速動作部21は、1個のデプレッション型FET12のゲートとソースとが結合された負荷とエンハンスメント型FETとが直列接続された論理ゲート10を含む。

目的

本発明の目的は、このような問題点に鑑み、歩留りを低下させることなく、低消費電力化を行うことができる半導体集積回路を提供することにある。

効果

実績

技術文献被引用数
1件
牽制数
1件

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請求項1

複数個デプレッション型FET(121〜12n)が直列結合され、各デプレッション型FETのゲートが該直列結合の一端かつソースに結合されている負荷FET回路を含む低速動作部(22)と、1個のデプレッション型FET(12)のゲートとソースとが結合された負荷を含み、該低速動作部より動作速度が大きい高速動作部(21)と、を有することを特徴とする半導体集積回路

請求項2

ゲートとソースとが結合されたデプレッション型FET(121〜12n)が複数個直列結合されている負荷FET回路を含む低速動作部(22)と、1個のデプレッション型FET(12)のゲートとソースとが結合された負荷を含み、該低速動作部より動作速度が大きい高速動作部(21)と、を有することを特徴とする半導体集積回路。

請求項3

前記低速動作部(22)は、ドレイン側一端が第1電源供給線(Vdd)に結合された前記負荷FET回路(12B)と、1個又は結合された複数個のFETであり、一端が該負荷FET回路のソース側他端に結合され、他端が、該第1電源供給線より電位が低い第2電源供給線(Vss)に結合された論理部(11)と、を有する論理ゲートを含むことを特徴とする請求項1又は2記載の半導体集積回路。

請求項4

前記低速動作部(22)は、スイッチング用FET(32)と、被駆動回路(40、41)と該スイッチング用FETとの間に結合された前記負荷FET回路(12X)と、を有することを特徴とする請求項1又は2記載の半導体集積回路。

請求項5

前記低速動作部(22)の負荷FET回路のデプレッション型FET(121、122)のチャンネル長及びソースとドレインの間隔はそれぞれ、前記高速動作部(21)のデプレッション型FETのチャンネル長及びソースとドレインの間隔に略等しいことを特徴とする請求項1乃至4のいずれか1つに記載の半導体集積回路。

技術分野

0001

本発明は、分周回路等のように低速動作部と高速動作部とを有し、かつ、両部で負荷FETを用いた半導体集積回路に関する。

背景技術

0002

図5は、従来の、負荷FETを用いた論理ゲート10を示す。この論理ゲート10は、nチャンネルMESFETで構成されており、E(エンハンスメント型)−FET11のソース低電位側の電源配線Vssに接続され、ドレインがD(デプレッション型)−FET12を介して高電位側の電源配線Vddに接続されている。D−FET12は、ゲートとソースとが短絡されて負荷FETを構成しており、抵抗素子を用いるよりも占有面積を狭くすることができる。

0003

論理ゲート10は、入力端INが高レベルのとき、E−FET11がオンになって出力端UT低レベルとなり、入力端INが低レベルのとき、E−FET11がオフになって出力端OUTが高レベルとなって、インバータとして動作する。分周器等のような高速動作部と低速動作部とを有する半導体集積回路に論理ゲート10を使用する場合、高速動作部では、高速動作のためにD−FET12のドレイン電流dsを大きくする必要があるが、低速動作部では、D−FET12のドレイン電流Idsを小さくして消費電流を低減させた方が好ましい。

0004

ドレイン電流Idsは、0≦Vgs−Vth≦Vdsなる飽和領域において、次式
Ids=αW/L(Vth−Vgs)2
で表される。ここに、Vgsはゲート・ソース間電圧、Vthは閾値電圧、Vdsはドレイン・ソース間電圧、αはチャンネル中キャリア移動度等による定数である。

0005

この式から、低速動作部においてドレイン電流Idsを小さくするには、D−FET12について以下のようにすればよい。
(1)ゲート電圧Vgsを0Vに近づける。
(2)チャンネル幅Wを小さくする。
(3)チャンネル長Lを大きくする。

0006

(4)ソースとドレインの間隔を大きくする。

発明が解決しようとする課題

0007

しかし、(1)の場合、閾値電圧Vthにプロセス上のばらつきがあるため、Vth>0となってD−FET12に電流が流れなくなり負荷素子として機能しなくなるものがでるので、歩留りが低下する。(2)の場合、チャンネル幅Wを小さくし過ぎると、プロセス時のマスク位置合わせ精度等に起因する不確定な電流成分のドレイン電流Idsに対する割合が増加し、電圧電流特性を設計で定めることが困難となるので、歩留りが低下する。現在のところ、チャンネル幅Wは3μm程度が下限である。

0008

(3)及び(4)の場合、高速動作部では、チャンネル幅Wを大きくする必要があるが、他の場合に比し、同一消費電流に対する論理ゲート10のスイッチング速度が低下する。また、高速動作部と低速動作部とで(1)、(3)又は(4)の値を変えると、プロセスで制御しなければならない項目が増大し、制御可能なパラメータマージンが小さくなるので、歩留りが低下する。

0009

本発明の目的は、このような問題点に鑑み、歩留りを低下させることなく、低消費電力化を行うことができる半導体集積回路を提供することにある。

0010

本発明に係る半導体集積回路を、実施例図中の対応する構成要素の符号を引用して説明する。第1発明の半導体集積回路では、例えば図2に示す如く、複数個デプレッション型FET121、122が直列結合され、各デプレッション型FETのゲートが該直列結合の一端かつソースに結合されている負荷FET回路12Aを含む低速動作部22と、1個のデプレッション型FET12のゲートとソースとが結合された負荷を含み、該低速動作部より動作速度が大きい高速動作部21と、を有する。

0011

第2発明の半導体集積回路では、例えば図3において、第1ゲートとソースとが結合されたデプレッション型FET121、122が複数個直列結合されている負荷FET回路12Cを含む低速動作部と、1個のデプレッション型FETのゲートとソースとが結合された負荷を含み、該低速動作部より動作速度が大きい高速動作部と、を有する。

0012

これら第1及び第2の発明のいずれによっても、低速動作部の負荷FET回路の端子間電圧が複数のデプレッション型FETで分圧されるため、低速動作部の消費電流を高速動作部のそれよりも小さくすることができ、また、半導体集積回路の製造プロセスにおいて、高速動作部及び低速動作部のデプレッション型FETを、互いに同一条件で製造可能となるので、歩留りの低下が防止される。

0013

第1発明に用いられる負荷FET回路12Aは、ソース側一端の電位が各デプレッション型FETのゲートへ直接伝達するので、第1発明に用いられる負荷FET回路12Aの方が第2発明に用いられる負荷FET回路12Cよりも動作速度が速いという効果を奏する。第1発明又は第2発明の第1態様では、例えば図2に示す如く、低速動作部22は、ドレイン側一端が第1電源供給線Vddに結合された上記負荷FET回路12Bと、1個又は結合された複数個のFETであり、一端が負荷FET回路12Bのソース側他端に結合され、他端が、第1電源供給線Vddより電位が低い第2電源供給線Vssに結合された論理部11と、を有する論理ゲートを含む。

0014

第1発明又は第2発明の第2態様では、例えば図4において、上記低速動作部は、スイッチング用FET32と、被駆動回路40、41とスイッチング用FET32との間に結合された上記負荷FET回路12Xと、を有する。この第2態様によれば、スイッチング用FET32がオフのときに、スイッチング用FET32に流れるリーク電流を低減又は阻止することができ、かつ、スイッチング用FET32の端子間電圧がその耐圧以上になるのを防止することができる。

0015

第1発明又は第2発明の第3態様では、例えば図2において、低速動作部22の負荷FET回路12Aのデプレッション型FET121、122のチャンネル長及びソースとドレインの間隔はそれぞれ、高速動作部21のデプレッション型FET11のチャンネル長及びソースとドレインの間隔に略等しい。この第3態様によれば、第1又は第2の発明の効果が確実となる。

0016

以下、図面に基づいて本発明の実施例を説明する。
[第1実施例]図1は、第1実施例の、負荷FET回路を用いた論理ゲートを示す。この論理ゲートは、nチャンネルMESFET、例えばGaAsFETで構成されている。

0017

図1(A)に示す論理ゲート10Aは、E−FET11のソースが低電位側の電源配線Vssに接続され、ドレインが負荷FET回路12Aを介して高電位側の電源配線Vddに接続されている。負荷FET回路12Aは、D−FET121とD−FET122とが直列接続され、D−FET121及びD−FET122の各ゲートがD−FET122のソースに短絡されている。

0018

論理ゲート10Aの入力端IN及び出力端OUTはそれぞれ、E−FET11のゲート及びドレインとなっている。出力端OUTは、次段の論理ゲートのE−FET13のゲートに接続されている。電源配線VddとVssとの間の電圧は、高速動作のため通常、1〜1.5Vの範囲内の値にされる。

0019

入力端INが高レベル、例えばVss+0.6Vのとき、E−FET11がオンになって負荷FET回路12AからE−FET11へ電流が流れ、出力端OUTが電源配線Vss付近の低レベルとなり、E−FET13がオフとなる。入力端INが低レベル、例えば電位Vssのとき、E−FET11がオフになって出力端OUTが高レベルとなる。このとき、E−FET13がオンになってそのゲートとソース間が順方向ショットキーダイオードとして機能するので、出力端OUTがVss+0.6Vとなり、負荷FET回路12Aに電流が流れる。

0020

負荷FET回路12Aは、端子間電圧の変化に対する電流の変化が小さく、定電流源としても機能する。このため、入力端INが高レベルのときと低レベルのときとで、負荷FET回路12Aに流れる電流は略一定となり、入力端INが高レベルから低レベルに遷移するときに負荷FET回路12Aに流れる電流が小さくなってE−FET13をオンにする動作が遅くなり過ぎるのを防止することができる。

0021

負荷FET回路12Aは、その端子間電圧がD−FET121及びD−FET122で分圧されるため、図5の場合よりも電流を小さくすることができる。負荷FET回路12Aに流す所望の電流値は、D−FET121及びD−FET122の各チャンネル幅Wを、上述の問題が無視できる下限値以上、例えば3μm以上の値のパラメータとして、シミュレーションにより決定することができる。負荷FET回路12Aの電流下限値は、論理ゲート10Aの必要な動作速度で定められる。

0022

図1(B)は、負荷FET回路12Bを用いた論理ゲート10Bを示す。この負荷FET回路12Bは、n個のD−FET121〜12nが直列接続され、D−FET121〜12nの各ゲートがD−FET12nのソースに短絡されている。nが3以上の場合の動作は、n=2の上述の場合と同様である。nの値を2以上とすることにより、設計上の自由度が増す。

0023

図2に示す半導体集積回路20は、例えば分周回路のように、高速動作部21と、低速動作部22とを有している。高速動作部21の論理ゲート10には、1個のD−FET12を用いた負荷が用いられており、低速動作部22には、図1(A)に示す論理ゲート10Aが用いられている。高速動作部21のD−FET12のチャンネル幅、チャンネル長及びソースとドレインの間隔は、高速動作部21の要求仕様に基づいて定められる。低速動作部22のD−FET121及びD−FET122のチャンネル長及びソースとドレインの間隔は、高速動作部21のD−FET12のそれらに等しくされる。低速動作部22のD−FET121及びD−FET122のチャンネル幅は、高速動作部21のD−FET12のチャンネル幅と独立に、低速動作部22の要求仕様に基づいて定められる。

0024

このような構成によれば、半導体集積回路20の製造プロセスにおいて、高速動作部21のD−FET12、低速動作部22のD−FET121及びD−FET122を、互いに同一条件で製造することができる。したがって、製造プロセスで制御しなければならない項目の増大を避けることができ、歩留りの低下が防止される。また、低速動作部22で負荷FET回路12Aを用いているので、半導体集積回路20の低消費電流化を図ることができる。

0025

なお、図1及び図2においては、簡単化のために、論理ゲートがインバータの場合のみ示しているが、E−FET11を複数個並列接続すればノアゲートとなり、E−FET11を複数個直列接続すればナンドゲートとなる(DCFL:ダイレクトカップルド・FETロジック)。この点は、後述する図3についても同様である。

0026

[第2実施例]図3は、第2実施例の、負荷FET回路を用いた論理ゲート10C及び10Dを示す。論理ゲート10C又は10Dは、図2に示す半導体集積回路の低速動作部22に用いられる。論理ゲート10Cは、図1(A)の負荷FET回路12Aの代わりに、負荷FET回路12Cを用いている。負荷FET回路12Cは、D−FET121とD−FET122とが直列接続され、D−FET121及びD−FET122の各々について、ゲートとソースとが短絡されている。

0027

D−FET121のオン抵抗は、そのゲート電位図1のD−FET121の場合よりも高いので、図1のD−FET121の場合よりも大きい。したがって、負荷FET回路12Aと負荷FET回路12Cとで同一サイズのD−FET121及びD−FET122を用いた場合には、負荷FET回路12Cの方が消費電流が小さくなる。しかし、負荷FET回路12Aは出力端OUTの電位がD−FET121のゲートへ直接伝達するので、負荷FET回路12Aの方が12Cよりも動作速度が速いという利点を有する。

0028

図3(B)は、負荷FET回路12Dを用いた論理ゲート10Dを示す。負荷FET回路12Dは、n個のD−FET121〜12nが直列接続され、D−FET121〜12nの各々について、ゲートとソースとが短絡されている。nが3以上の場合の動作は、n=2の上述の場合と同様である。nの値を2以上とすることにより、設計上のパラメータが増えるので、より消費電流を低減することが可能となる。

0029

他の点は、上記第1実施例と同様である。
[第3実施例]図4は、第1又は第2実施例の負荷FET回路を用いた第3実施例の駆動回路30を示す。この駆動回路30は、例えば、レーザダイオード40に抵抗41が並列接続された被駆動回路を駆動するためのものである。駆動回路30は半導体集積回路の出力段かつ低速動作部であり、この半導体集積回路には不図示の、図2と同様の高速動作部を有する。レーザダイオード40及び抵抗41は、この半導体集積回路に対する外付け回路である。

0030

駆動回路30は、高速動作が可能な差動増幅回路であり、一対のD−FET31とD−FET32の各ソースが共に、定電流源としてのD−FET33を介して電源配線Vssに接続されている。D−FET33のゲートには定電圧Vccが印加される。この回路の電源配線VddとVssとの間の電圧は、例えば5.2Vであり、D−FET31の端子間電圧が耐圧以上になるのを防止するために、D−FET31のドレインが、順方向に直列接続されたレベルシフトダイオード34及び35を介して電源配線Vddに接続されている。

0031

一方、D−FET32のドレインは、上記第1又は第2実施例の論理ゲート10A〜10Dのいずれか1つである負荷FET回路12Xを介して、レーザダイオード40のカソードに接続されている。レーザダイオード40のアノードは、電源配線Vddに接続されている。駆動回路30の一対の相補的な入力端IN及び−INはそれぞれ、D−FET32及びのゲートである。

0032

入力端INが高レベルで入力端−INが低レベルの場合には、D−FET32がオン、D−FET31がオフとなってレーザダイオード40が発光し、逆の場合には、D−FET32がオフ、D−FET31がオンとなってレーザダイオード40が消灯する。本第4実施例では、レーザダイオード40とD−FET32との間に負荷FET回路12Xを接続しているので、D−FET32がオフのときにD−FET32に流れるリーク電流を低減又は阻止することができ、かつ、D−FET32の端子間電圧がD−FET32の耐圧以上になるのを防止することができる。

0033

負荷FET回路12Xは、レーザダイオード40の出力が低くなり過ぎないように、かつ、上記効果が得られるように、D−FETの接続個数及びチャンネル幅が選定される。なお、本発明には外にも種々の変形例が含まれる。例えば、上記実施例ではFETがMES型の場合を説明したが、MIS型であってもよい。

発明の効果

0034

以上説明した如く、本第1及び第2の発明のいずれの半導体集積回路によっても、低速動作部の負荷FET回路の端子間電圧が複数のデプレッション型FETで分圧されるため、低速動作部の消費電流を高速動作部のそれよりも小さくすることができ、また、半導体集積回路の製造プロセスにおいて、高速動作部及び低速動作部のデプレッション型FETを、互いに同一条件で製造可能となるので、歩留りの低下が防止されるという効果を奏し、半導体集積回路の低消費電流化及び製造コスト低減に寄与するところが大きい。

0035

また、第1発明に用いられる負荷FET回路は、ソース側一端の電位が各デプレッション型FETのゲートへ直接伝達するので、第1発明に用いられる負荷FET回路の方が第2発明に用いられる負荷FET回路よりも動作速度が速いという効果を奏する。本第1又は第2の発明の第2態様によれば、スイッチング用FETがオフのときに、スイッチング用FETに流れるリーク電流を低減又は阻止することができ、かつ、スイッチング用FETの端子間電圧がその耐圧以上になるのを防止することができるという効果を奏する。

0036

本第1又は第2の発明の第3態様によれば、第1又は第2の発明の効果が確実となる。

図面の簡単な説明

0037

図1本発明の第1実施例の、負荷FET回路を用いた論理ゲートを示す回路図である。
図2高速動作部と低速動作部とを有する半導体集積回路の概略図である。
図3本発明の第2実施例の、負荷FET回路を用いた論理ゲートを示す回路図である。
図4第1又は第2実施例の負荷FET回路を用いた駆動回路図である。
図5従来の、負荷FET回路を用いた論理ゲートの回路図である。

--

0038

10、10A〜10D論理ゲート
12、121〜12n、31〜33 D−FET
11 E−FET
12A〜12D、12X負荷FET回路
20半導体集積回路
21高速動作部
22低速動作部
30駆動回路
34、35レベルシフトダイオード
40 レーザダイオード

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