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技術 データ処理装置

出願人 株式会社メガチップス
発明者 松岡茂樹鵜飼幸弘古都哲生
出願日 1994年5月30日 (26年7ヶ月経過) 出願番号 1994-116878
公開日 1995年12月8日 (25年0ヶ月経過) 公開番号 1995-319685
状態 拒絶査定
技術分野 ストアードプログラム制御 ストアードプログラム ストアードプログラム
主要キーワード 出力信号発生回路 修正コスト 入力アドレス値 比較アドレス CNT端子 チップセレクタ DATA端子 パッチアドレス
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(1995年12月8日)のものです。
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図面 (11)

目的

メモリ修正が必要な場合に、最初に組み込まれたメモリを入れ替えることなしに修正する。

構成

データ修正時にはメモリ1を入れ替えずに、データ処理部2に読み換え制御回路3を装脱自在に接続いる。メモリ1の所定アドレスが指定されたとき、読み換え制御回路3はメモリ1の読み出し禁止するとともに対応する修正データを出力する。

効果

メモリ1を設置した後にデータ修正する再の修正コスト下げ得る。

概要

背景

一般にデータ処理装置は、データ格納用記憶部を持ち、これを参照することにより動作するものであり、通常デジタル式のものが使用されることが多い。従来例のデータ処理装置は、データ格納用記憶部内の内容に修正・変更があった場合、新たにデータ格納用記憶部を入れ替えることにより対応していた。ここで、図10において、1はデータ格納用記憶部、2はデータ格納用記憶部1を参照することにより処理を行うデータ処理部2である。データ格納用記憶部1において誤り、変更があり、一部分の修正が必要な場合、データ格納用記憶部1の一部または全部を入れ替えることにより対応していた。

概要

メモリの修正が必要な場合に、最初に組み込まれたメモリを入れ替えることなしに修正する。

データ修正時にはメモリ1を入れ替えずに、データ処理部2に読み換え制御回路3を装脱自在に接続いる。メモリ1の所定アドレスが指定されたとき、読み換え制御回路3はメモリ1の読み出し禁止するとともに対応する修正データを出力する。

メモリ1を設置した後にデータ修正する再の修正コスト下げ得る。

目的

本発明は、上記課題に鑑み、データ格納用記憶部の修正・変更が必要な場合に、最初に組み込まれたデータ格納用記憶部を入れ替えることなしに変更データを追加することで、データ変更・修正のコストおよび手間を大幅に軽減し得るデータ処理装置を提供することを目的とする。

効果

実績

技術文献被引用数
0件
牽制数
1件

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請求項1

予め設置されたデータ格納用記憶部と、該データ格納用記憶部にアドレス指定を行ないそのデータを読み出すデータ処理部と、該データ処理部に装脱自在に接続され前記データ格納用記憶部の所定のアドレスが指定されたときに該所定のアドレスに対応する前記データ格納用記憶部内のデータに代えて修正データを前記データ処理部へ出力するデータ読換え制御部とを備えるデータ処理装置

請求項2

前記データ読み換え制御部は、前記データ処理部からの出力制御信号を受ける出力制御入力端子と、前記データ処理部からのアドレス信号を受けるアドレス入力端子と、前記データ処理部へ前記修正データを出力するデータ出力端子と、前記データ格納用記憶部の動作を禁止するための出力制御出力信号を出力する出力制御出力端子と、受けた前記出力制御信号をそのまま出力制御出力端子から前記出力制御出力信号として前記データ格納用記憶部に出力する出力制御出力手段と、前記アドレス入力端子で受けたアドレス信号が所定のアドレスと等しくまたは所定のアドレス範囲内である場合に、前記データ格納用記憶部のデータ出力を抑制する信号を前記出力制御出力端子から前記データ格納用記憶部に出力し、かつ前記データ格納用記憶部内のデータに代わる修正データを前記データ処理部へ出力する修正データ提供手段とを備える、請求項1記載のデータ処理装置。

請求項3

前記修正データ提供手段は、前記アドレス入力端子で受けたアドレス信号が所定のアドレスと等しくまたは所定のアドレス範囲内であるか否かを比較判断する比較回路と、該比較回路にて前記アドレス入力端子で受けたアドレス信号が所定のアドレスと等しくまたは所定のアドレス範囲内であると比較判断したときに、前記データ格納用記憶部のデータ出力を抑制する信号を前記出力制御出力信号として発生させる出力制御出力信号発生回路と、前記比較回路にて前記アドレス入力端子で受けたアドレス信号が所定のアドレスと等しくまたは所定のアドレス範囲内であると比較判断したときに、前記データ格納用記憶部内のデータに代わる修正データを発生させる修正データ発生回路とを備える、請求項2記載のデータ処理装置。

請求項4

前記修正データ提供手段は、前記データ格納用記憶部内のデータに代わる修正データが記憶され所定の読み出し信号に基づいて前記データ処理部へ前記修正データを出力する複数個の読み換えメモリと、前記アドレス入力端子で受けたアドレス信号が所定のアドレスと等しくまたは所定のアドレス範囲内であるか否かを比較判断する比較回路と、該比較回路にて前記アドレス入力端子で受けたアドレス信号が所定のアドレスと等しくまたは所定のアドレス範囲内であると比較判断したときに、前記データ格納用記憶部のデータ出力を抑制する信号を前記出力制御出力信号として発生させる出力制御出力信号発生回路と、前記比較回路にて前記アドレス入力端子で受けたアドレス信号が所定のアドレスと等しくまたは所定のアドレス範囲内であると比較判断したときに、前記アドレス信号に対応する前記読み換えメモリに前記所定の読み出し信号を出力するメモリ特定回路とを備える、請求項2記載のデータ処理装置。

技術分野

0001

本発明は、文字データ、絵データパラメータ・データ、またはプログラム・コード等のデータがUVEP−ROM、EEPROM、Mask−ROM、またはRAM等の記憶装置に格納され、それを用いて動作するデータ処理装置に関し、特に、特定アドレスまたは特定アドレス領域のデータ変更に係る。

背景技術

0002

一般にデータ処理装置は、データ格納用記憶部を持ち、これを参照することにより動作するものであり、通常デジタル式のものが使用されることが多い。従来例のデータ処理装置は、データ格納用記憶部内の内容に修正・変更があった場合、新たにデータ格納用記憶部を入れ替えることにより対応していた。ここで、図10において、1はデータ格納用記憶部、2はデータ格納用記憶部1を参照することにより処理を行うデータ処理部2である。データ格納用記憶部1において誤り、変更があり、一部分の修正が必要な場合、データ格納用記憶部1の一部または全部を入れ替えることにより対応していた。

発明が解決しようとする課題

0003

従来例のデータ処理装置では、データ格納用記憶部1の修正・変更のための入れ替えは、多大なコストを要し、かつ作業に時間がかかるものとなっていた。

0004

本発明は、上記課題に鑑み、データ格納用記憶部の修正・変更が必要な場合に、最初に組み込まれたデータ格納用記憶部を入れ替えることなしに変更データを追加することで、データ変更・修正のコストおよび手間を大幅に軽減し得るデータ処理装置を提供することを目的とする。

課題を解決するための手段

0005

本発明の請求項1に係る課題解決手段は、予め設置されたデータ格納用記憶部と、該データ格納用記憶部にアドレス指定を行ないそのデータを読み出すデータ処理部と、該データ処理部に装脱自在に接続され前記データ格納用記憶部の所定のアドレスが指定されたときに該所定のアドレスに対応する前記データ格納用記憶部内のデータに代えて修正データを前記データ処理部へ出力するデータ読換え制御部とを備える。

0006

本発明の請求項2に係る課題解決手段は、前記データ読み換え制御部は、前記データ処理部からの出力制御信号を受ける出力制御入力端子と、前記データ処理部からのアドレス信号を受けるアドレス入力端子と、前記データ処理部へ前記修正データを出力するデータ出力端子と、前記データ格納用記憶部のデータ出力を制御するための出力制御出力信号を出力する出力制御出力端子と、受けた前記出力制御信号をそのまま出力制御出力端子から前記出力制御出力信号として前記データ格納用記憶部に出力する出力制御出力手段と、前記アドレス入力端子で受けたアドレス信号が所定のアドレスと等しくまたは所定のアドレス範囲内である場合に、前記データ格納用記憶部のデータ出力を抑制する信号を前記出力制御出力端子から前記データ格納用記憶部に出力し、かつ前記データ格納用記憶部内のデータに代わる修正データを前記データ処理部へ出力する修正データ提供手段とを備える。

0007

本発明の請求項3に係る課題解決手段は、前記修正データ提供手段は、前記アドレス入力端子で受けたアドレス信号が所定のアドレスと等しくまたは所定のアドレス範囲内であるか否かを比較判断する比較回路と、該比較回路にて前記アドレス入力端子で受けたアドレス信号が所定のアドレスと等しくまたは所定のアドレス範囲内であると比較判断したときに、前記データ格納用記憶部のデータ出力を抑制する信号を前記出力制御出力信号として発生させる出力制御出力信号発生回路と、前記比較回路にて前記アドレス入力端子で受けたアドレス信号が所定のアドレスと等しくまたは所定のアドレス範囲内であると比較判断したときに、前記データ格納用記憶部内のデータに代わる修正データを発生させる修正データ発生回路とを備える。

0008

本発明の請求項4に係る課題解決手段は、前記修正データ提供手段は、前記データ格納用記憶部内のデータに代わる修正データが記憶され所定の読み出し信号に基づいて前記データ処理部へ前記修正データを出力する複数個の読み換えメモリと、前記アドレス入力端子で受けたアドレス信号が所定のアドレスと等しくまたは所定のアドレス範囲内であるか否かを比較判断する比較回路と、該比較回路にて前記アドレス入力端子で受けたアドレス信号が所定のアドレスと等しくまたは所定のアドレス範囲内であると比較判断したときに、前記データ格納用記憶部のデータ出力を抑制する信号を前記出力制御出力信号として発生させる出力制御出力信号発生回路と、前記比較回路にて前記アドレス入力端子で受けたアドレス信号が所定のアドレスと等しくまたは所定のアドレス範囲内であると比較判断したときに、前記アドレス信号に対応する前記読み換えメモリに前記所定の読み出し信号を出力するメモリ特定回路とを備える。

0009

発明請求項1に係るデータ処理装置では、データ格納用記憶部内のデータを修正したい場合、データ格納用記憶部を交換せずにデータ読み換え制御部をデータ処理部に装脱自在に接続し、かかるデータ読み換え制御部にて、データ格納用記憶部内のデータに代わる修正データをデータ処理部へ出力する。そうすると、データ処理装置の搬出段階で備え付けのデータ格納用記憶部をデータ処理部に離脱不能に接続した場合にも、その後にユーザーが使用する当の際にデータ修正を容易に行うことができる。

0010

本発明請求項2に係るデータ処理装置では、データ読み換え制御部が出力制御出力手段から出力制御信号を受けると、これをそのまま出力制御出力端子からデータ格納用記憶部に出力する。また、データ読み換え制御部がアドレス入力端子からアドレス信号を受けると、修正データ提供手段は、受けたアドレス信号が所定のアドレスと等しくまたは所定のアドレス範囲内であるか否かを判断する。そして、受けたアドレス信号が所定のアドレスと等しくまたは所定のアドレス範囲内である場合には、データ格納用記憶部の出力を抑制する出力制御出力信号を出力するとともに、データ格納用記憶部内のデータに代わる修正データをデータ処理部へ出力する。そうすると、データ格納用記憶部を交換しなくても、装脱自在なデータ読み換え制御部にて容易にデータ修正を行い得る。

0011

本発明請求項3に係るデータ処理装置では、修正データの提供時に、アドレス入力端子で受けたアドレス信号が所定のアドレスと等しくまたは所定のアドレス範囲内であるか否かを比較回路で比較判断し、アドレス信号が所定のアドレスと等しくまたは所定のアドレス範囲内であると比較判断したときに、出力制御出力信号発生回路にてデータ格納用記憶部の出力を抑制する出力制御出力信号を発生させる。同時に、データ格納用記憶部内のデータに代わる修正データを修正データ発生回路にて発生させる。そうすると、データ格納用記憶部を交換しなくても、装脱自在なデータ読み換え制御部にて容易にデータ修正を行い得る。

0012

本発明請求項4に係るデータ処理装置では、修正データの提供時に、アドレス入力端子で受けたアドレス信号が所定のアドレスと等しくまたは所定のアドレス範囲内であるか否かを比較回路で比較判断し、アドレス信号が所定のアドレスと等しくまたは所定のアドレス範囲内であると比較判断したときに、出力制御出力信号発生回路にてデータ格納用記憶部の出力を抑制する出力制御出力信号を発生させる。同時に、メモリ特定回路は受けたアドレス信号に対応する読み換えメモリへ所定の読み出し信号を出力し、当該読み換えメモリ内の修正データをデータ処理部へ出力させる。そうすると、データ格納用記憶部を交換しなくても、装脱自在なデータ読み換え制御部にて容易にデータ修正を行い得る。

0013

{第1の実施例}
<構成>図1は本発明の第1の実施例のデータ処理装置を示す概略図である。本実施例のデータ処理装置は、例えば一般の家庭用・事務用のコンピュータ家庭用電化製品等に組み込まれるもので、予め設置されたMaskROM等のデータ格納用記憶部に1ワードだけデータ修正する必要が生じた場合に、当該データ格納用記憶部を交換することなく容易に1ワード読み換えを行うものである。図1中の1はデータ格納用記憶部であり、2はデータ処理部であり、これらは図10に示した従来例と同様の機能を有するため、同一符号を付している。また、3はデータ読み換え制御部、4は変更データ格納用記憶部である。前記データ読み換え制御部3は、前記変更データ格納用記憶部4の内容に応じて前記データ格納用記憶部1の指定アドレスまたは指定アドレス範囲のデータ読み換えを行う機能を有する。前記データ格納用記憶部1および前記変更データ格納用記憶部4と、前記データ読み換え制御部3との接続は、装着が容易な一般に使用されるICソケットにて装脱自在に取り付けられる。

0014

ここで、図2は1ワードのデータ読み換えを達成するための構成を示すブロック図である。図2の如く、前記データ格納用記憶部1(Memory)はシステム動作に必要なメモリであり、出力制御(アウトプットイネーブル:OE)入力端子(以下、OE入力端子と称す)、チップセレクト(CS)端子(以下、CS端子と称す)、アドレス入力(ADDR)端子(以下、ADDR端子と称す)、およびデータ出力(DATA)端子(以下、DATA端子と称す)を備え、予め設置された状態で供される。なお、7は前記データ格納用記憶部1をアドレスバス(ADDRESS)から選択するためのデコード回路であり、前記データ格納用記憶部1のCS端子に接続されている。

0015

また、前記データ読み換え制御部3(Patch LSI)は、予め設置された前記データ格納用記憶部1にデータ修正の必要が生じた場合に、当該データ格納用記憶部1内のデータに代えて修正データを提供するためのもので、OE入力端子、CS端子、ADDR端子、DATA端子、および出力制御(アウトプットイネーブル)出力(OEOUT)端子(以下、OEOUT端子と称す)を備えている。該データ読み換え制御部3は、通常のアドレスバス(ADDRESS)、出力制御(アウトプットイネーブル:OE)信号(以下、OE信号と称す)によるメモリアクセスの場合に入力されたOE信号をそのままOEOUT端子から出力制御(アウトプットイネーブル)出力信号として前記データ格納用記憶部1のOE入力端子に配給する出力制御(アウトプットイネーブル)出力手段11と、記憶しているアドレスが選択された場合に前記OEOUT端子から前記データ格納用記憶部1のOE入力端子に非選択の信号(OE信号)を出力し、かつ前記データ格納用記憶部1内のデータに代わる修正データをアドレスバス(ADDRESS)へ提供する修正データ提供手段12とを備える。

0016

図3は1ワード読み換えを行うデータ読み換え制御部3の内部構成を示したものである。図3中の21は1単位のアドレス比較、読み換えデータ生成を行う読み換えデータ生成ブロックであり、データ読み換え制御部3の中では複数個存在する。22は比較するアドレスを格納するレジスタ(Patch Address REG)である。23は入力されたアドレスとレジスタ22とを比較する比較器(比較回路)である。24はレジスタ22で示されるアドレスが入力された場合に置き換えデータ(Patch Data)を格納する置き換えデータレジスタである。25は比較器23の比較結果が「一致している」とされたときに前記置き換えデータレジスタ24の置き換えデータのデータ送出を行う機能を持つデータセレクタ(修正データ発生回路)である。26は読み換えデータ生成ブロック21のいずれかが一致したことを検出する機能を持つ論理演算器である。27はOE信号およびチップセレクト(CS)信号からOEOUT端子を通じて新たなOE信号を出力する制御信号生成部(CONTROL)(出力制御(アウトプットイネーブル)出力信号発生回路)であり、出力制御(アウトプットイネーブル)出力手段11を構成する。そして、前記読み換えデータ生成ブロック21、論理演算器26および制御信号生成部(CONTROL)27は、前記修正データ提供手段12を構成する。なお、図2中の29はデータ読み換え領域を選択するためのデコード回路であり、前記データ読み換え制御部3のCS端子に接続されている。

0017

<動作>上記構成のデータ処理装置において、製品の出荷時には、データ読み換え制御部3は省略し、データ格納用記憶部1をデータ処理部2に接続した状態で出荷する。そして、その後、データの修正を行いたいときは、データ格納用記憶部1を取り外さずに、データ読み換え制御部3を取り付ける。以後、データ読み出しを行う場合、データ格納用記憶部1の全てのデータを用いのではなく、1ワードのデータ読み換えを行いながらデータ読み出しを行う。このときの動作を説明する。まず、アドレスバス(ADDRESS)からアドレス指定のためのアドレス信号が送られてくると、対応する一のデータ格納用記憶部1およびこれに対応するデータ読み換え制御部3が指定される。そうすると、図3中の比較器23が受けたアドレス信号のアドレスとレジスタ22内に予め格納したパッチアドレス(Patch Address)とを比較する。そして、これらが一致したとき、論理演算器26に信号を送信し、制御信号生成部(CONTROL)27を通じて出力制御(アウトプットイネーブル)出力(OEOUT)信号を出力する。同時に、置き換えデータレジスタ24からパッチデータ(Patch Data)をデータ送出し、これを図2に示したデータバスに出力する。そうすると、データ格納用記憶部1を組み込んだ後でも、データ格納用記憶部1を交換することなく、データ格納用記憶部1のデータの一部を修正することができる。また、変更データ格納用記憶部4を必要に応じて変更すれば、データ格納用記憶部1のデータの修正を必要に応じて何度も繰り返すことが可能となる。

0018

{第2の実施例}
<構成>図4は本発明の第2の実施例のデータ処理装置を示す概略図である。本実施例のデータ処理装置は、nワードのデータ読み換えを行うものであって、データ格納用記憶部1およびデータ処理部2は第1の実施例と同様の機能を有するため、同一符号を付し、その説明を省略する。本実施例のように、nワードのデータ読み換えを行う場合、一個のデータ読み換え制御部内に修正データを格納しきれない可能性がある。そこで、本実施例のデータ処理装置は、データ読み換え制御部3において、第1の実施例のように変更データ格納用記憶部4を読み換え制御回路3aの内部に実装した形で組み込む(図1参照)のではなく、複数個の読み換えメモリとしての変更データ格納用記憶部4を読み換え制御回路3aの外部に接続し、読み換え制御回路3aからのアドレス指定によっていずれかの変更データ格納用記憶部4を特定するような構成となっている。

0019

図5は本実施例の一部の概略構成を示すブロック図である。図5中のデコード回路7,29は第1の実施例で説明したのと同様である。図5中の読み換え制御回路3a内のアドレス出力(ADDROUT)端子(以下、ADDROUT端子と称す)、チップセレクタ出力(OSOUT)端子(OSOUT端子)、および出力制御(アウトプットイネーブル)コントロール(OECNT)端子(OECNT端子)は、変更データ格納用記憶部4のOE入力端子、CS端子、およびADDR端子に夫々対応している。また、読み換え制御回路3aにはDATA端子が省略されているか、またはDATA端子を有しているがデータバス(DATA)には接続されない。そして、指定された変更データ格納用記憶部4のDATA端子からのみ、データ格納用記憶部1内のデータに代わる修正データを出力する。なお、図5では便宜上変更データ格納用記憶部4を単一のもののように図示しているが、実際には単一の読み換え制御回路3aに対して複数個の変更データ格納用記憶部4が接続される。

0020

図6にデータ読み換え制御部3の内部構成を示したブロック図である。図6中の41は1単位のアドレス範囲比較、読み換えメモリ用のアドレス生成を行う読み換えデータ生成ブロックであり、読み換え制御回路3aの中では複数個存在する。42は比較する開始アドレスを格納するレジスタ(Patch Address REG)である。43は入力されたアドレスがレジスタ42内の値以上(≧)であるか否かを検出する比較器である。44はレジスタ42の比較開始アドレスから比較ワード数を記憶するレジスタ(Word Count)である。45はレジスタ42の比較ワード数を加算(+)する加算器である。46は入力されたアドレスが加算器45で加算されたアドレス値未満(<)であるか否かを検知する比較器である。47は前記比較器43,46の比較結果が同時に成立したかどうかを判定する論理演算器である。ここで、前記比較器43、前記加算器45、前記比較器46および前記論理演算器47から、前記アドレス入力端子で受けたアドレス信号が所定のアドレス範囲内であるか否かを比較判断する比較回路が構成される。48は変更データ格納用記憶部4のためのアドレスと比較アドレスの差分を記憶するレジスタ(Change Address)である。49はレジスタ48の差分アドレス値と入力されたアドレスとを加算(+)する加算器である。50は前記両比較器43,46が同時に条件を満たした場合に変更データ格納用記憶部4へのアドレス送出を行う機能を有するデータセレクタである。51はブロック41のいずれかが一致したことを検出する機能を持つ論理演算器である。52はOE信号、チップセレクト(CS)信号から新たな制御信号であるチップセレクタ出力(OSOUT)信号、出力制御(アウトプットイネーブル)コントロール(OECNT)信号および出力制御(アウトプットイネーブル)出力(OEOUT)信号を生成する制御信号生成部(CONTROL)(出力制御(アウトプットイネーブル)出力信号発生回路)であり、第1の実施例で説明したのと同様の出力制御(アウトプットイネーブル)出力手段11を構成する。そして、前記読み換えデータ生成ブロック41、論理演算器51、制御信号生成部(CONTROL)52および複数個の変更データ格納用記憶部4は、第1の実施例で説明したのと同様の前記修正データ提供手段12を構成する。また、前記レジスタ48、前記加算器49および前記データセレクタ50は、受けたアドレス信号が所定のアドレス範囲内である場合にいずれかの変更データ格納用記憶部4を特定するメモリ特定回路を構成する。

0021

<動作>上記構成において、ADDR端子から入力されたアドレスが、レジスタ42内のアドレス値からレジスタ44内のワード数の範囲内である場合、レジスタ48の読み換えメモリ用差分アドレス値が入力アドレスに加算され、その値がデータセレクタ50を経由してADDROUT端子に出力される。また、指定アドレス範囲内の場合、接続されているデータ格納用記憶部1のOEを非選択にする信号と、変更データ格納用記憶部4を読み出すためのOSOUT信号、OECNT信号を制御信号生成部(CONTROL)52が生成する。

0022

本実施例によると、指定されたアドレスがnワードの一定範囲内にある場合に、かかるアドレスに対応した変更データ格納用記憶部4を特定し、夫々に対応する修正データをデータ処理部2に出力できる。

0023

{第3の実施例}
<構成>本発明の第3の実施例のデータ処理装置は、図4および図5に示した第2の実施例の概略と同様の配線構成とされるが、読み換え制御回路3aの内部構成が図6に示した第2の実施例の構成と異なっている。本実施例の読み換え制御回路3aの構成を図7に示す。本実施例の読み換え制御回路3aは、指定されたアドレスのうち上位の数ビット(例えば、4ビットアドレスの場合、上位2ビットアドレス:以下、アドレス上位ビットと称す)のみが一致した場合、その限りにおいて全てのアドレスの読み出し換えを行うよう構成されたものである。図7中の61は1単位のアドレス範囲比較、読み換えメモリ用のアドレス生成を行う読み換えデータ生成ブロックであり、読み換え制御回路3aの中では複数個存在する。62は比較する前記アドレス上位ビットを格納するレジスタ(Patch Address REG)である。63は入力されたアドレスの比較対象ビット選定を行うマスクデータを記憶する比較対象ビットレジスタである。64は入力されたアドレスを比較対象ビットレジスタ63の値をマスクするための論理演算器である。65はレジスタ62の比較するアドレス上位ビットと論理演算器64で演算された入力アドレス値とを比較する比較器(比較回路)である。66は比較対象ビットレジスタ63のマスクデータをビット反転させる論理演算器である。67は入力されたアドレスを論理演算器66で演算された値でマスクするための論理演算器である。68は変更データ格納用記憶部4のためのアドレスを記憶するレジスタ(Change Addr.)である。69は前記レジスタ68のアドレス値と論理演算器67で演算されたアドレス値とを加算する加算器である。70は前記比較器65での比較結果によって一致していることを検出した場合に変更データ格納用記憶部4へのアドレス送出を行うデータセレクタである。71は前記ブロック61のいずれかが一致したことを検出する機能を持つ論理演算器である。72はOE信号、チップセレクト(CS)信号から新たな制御信号であるチップセレクタ出力(OSOUT)信号、出力制御(アウトプットイネーブル)コントロール(OECNT)信号および出力制御(アウトプットイネーブル)出力(OEOUT)信号を生成する制御信号生成部(CONTROL)(出力制御(アウトプットイネーブル)出力信号発生回路)であり、第1の実施例および第2の実施例で説明したのと同様の出力制御(アウトプットイネーブル)出力手段11を構成する。そして、前記読み換えデータ生成ブロック61、前記論理演算器71、前記制御信号生成部(CONTROL)72および複数個の変更データ格納用記憶部4は、第1の実施例および第2の実施例で説明したのと同様の前記修正データ提供手段12を構成する。また、前記論理演算器66、前記レジスタ68、前記加算器69および前記データセレクタ70は、受けたアドレス信号が所定のアドレス範囲内である場合にいずれかの変更データ格納用記憶部4を特定するメモリ特定回路を構成する。

0024

<動作>上記構成において、ADDR端子から入力されたアドレスが、レジスタ63内のマスクデータのビット範囲でレジスタ62の比較アドレスと一致した場合、入力アドレスの比較対象とならなかったビット範囲の値とレジスタ68の読み換えメモリ用アドレス値が加算され、その値がデータセレクタ70を経由してADDROUT端子に出力される。また、指定アドレス範囲内の場合、接続されているデータ格納用記憶部1のOEを非選択にする信号と、変更データ格納用記憶部4を読み出すためのOSOUT信号、OECNT信号を制御信号生成部(CONTROL)72が生成する。

0025

本実施例によると、ビットマスクを用いているので、変更データ格納用記憶部4の単位は2のべき乗(すなわち、2,4,8,16,…)のブロックサイズの指定に適している。本実施例によっても第2の実施例と同様の作用および効果を得ることができる。加えて、本実施例のデータ処理装置では、アドレス上位ビットの比較だけで変更データ格納用記憶部4のアドレス範囲を特定することができるので、複数個の加算器を用いていた第2の実施例に比べて、処理速度を速めることができる。

0026

{第4の実施例}
<構成>図8は本発明の第4の実施例のデータ処理装置を示す図である。読み換え制御回路3aの内部に揮発性メモリ(レジスタ)を含んでいる場合、変更データ格納用記憶部4内の全てのデータを読み換え制御回路3aの揮発性メモリ(レジスタ)内に一度に取り込み、修正データへのランダムアクセス時には、変更データ格納用記憶部4に対して行うのではなく、読み換え制御回路3aの内部の揮発性メモリ(レジスタ)に対して行う。そうすると、処理速度を飛躍的に向上させることができる。この場合、電源立ち上げ時ごとに変更データ格納用記憶部4からの全データを読み換え制御回路3a内にローディングすればよい。

0027

{第5の実施例}
<構成>図9は本発明の第5の実施例のデータ処理装置を示す図である。本実施例のデータ処理装置は、読み換え制御回路3aの内部にPROM、EPROM、EEPROMまたはフラッシュメモリ等の不揮発性メモリを含んでいる場合、変更データ格納用記憶部4(読み換えデータ更新装置)内の全てのデータを読み換え制御回路3aの不揮発性メモリ内に一度に取り込み、修正データへのランダムアクセス時には、変更データ格納用記憶部4に対して行うのではなく、読み換え制御回路3aの内部の不揮発性メモリに対して行う。そうすると、第4の実施例と同様、処理速度を飛躍的に向上させることができる。この場合、変更データ格納用記憶部4の設置時に一回だけローディングすれば、以後はローディングする必要がないため、第4の実施例に比べて、電源立ち上げ時の処理時間を短縮できる。

発明の効果

0028

本発明請求項1によると、データ格納用記憶部内のデータを修正したい場合、データ格納用記憶部を交換せずにデータ読み換え制御部をデータ処理部に装脱自在に接続し、かかるデータ読み換え制御部にて、データ格納用記憶部内のデータに代わる修正データをデータ処理部へ出力するよう構成しているので、データ処理装置の搬出段階で備え付けのデータ格納用記憶部をデータ処理部に離脱不能に接続した場合にも、その後にユーザーが使用する当の際にデータ修正を容易に行うことができるという効果がある。

0029

本発明請求項2によると、データ読み換え制御部の出力制御出力手段を、出力制御信号を受けた際にこれをそのまま出力制御出力端子から出力制御出力信号としてデータ格納用記憶部に出力するよう構成し、また、修正データ提供手段を、アドレス入力端子からアドレス信号を受けた際に修正データ提供手段にて所定のアドレス範囲内であるか否かを判断して出力制御出力信号をデータ格納用記憶部に出力するとともに、データ格納用記憶部内のデータに代わる修正データをデータ処理部へ出力するよう構成しているので、データ格納用記憶部を交換しなくても、装脱自在なデータ読み換え制御部にて容易にデータ修正を行い得るという効果がある。

0030

本発明請求項3によると、受けたアドレス信号が所定のアドレスと等しくまたは所定のアドレス範囲内であるか否かを比較回路で比較判断して、出力制御出力信号発生回路にて出力制御出力信号を発生させるとともに、データ格納用記憶部内のデータに代わる修正データを修正データ発生回路にて発生させるよう構成しているので、データを修正する必要が生じたときに、データ格納用記憶部を交換しなくても、装脱自在なデータ読み換え制御部にて容易にデータ修正を行い得るという効果がある。

0031

本発明請求項4によると、受けたアドレス信号が所定のアドレスと等しくまたは所定のアドレス範囲内であるか否かを比較回路で比較判断して、出力制御出力信号発生回路にて出力制御出力信号を発生させるとともに、メモリ特定回路にて受けたアドレス信号に対応する読み換えメモリを特定し、当該読み換えメモリ内の修正データをデータ処理部へ出力させるよう構成しているので、データ格納用記憶部を交換しなくても、装脱自在なデータ読み換え制御部にて容易にデータ修正を行い得るという効果がある。

図面の簡単な説明

0032

図1本発明の第1の実施例のデータ処理装置を示す概略図である。
図2本発明の第1の実施例のデータ処理装置の一部の概略構成を示すブロック図である。
図3本発明の第1の実施例のデータ読み換え装置の内部構成を示したブロック図である。
図4本発明の第2の実施例のデータ処理装置を示す概略図である。
図5本発明の第2の実施例のデータ処理装置の一部の概略構成を示すブロック図である。
図6本発明の第2の実施例のデータ処理装置のデータ読み換え装置の内部構成を示したブロック図である。
図7本発明の第3の実施例のデータ処理装置のデータ読み換え装置の内部構成を示したブロック図である。
図8本発明の第4の実施例のデータ処理装置を示す概略図である。
図9本発明の第5の実施例のデータ処理装置を示す概略図である。
図10従来例のデータ処理装置を示す図である。

--

0033

1データ格納用記憶部
2データ処理部
3データ読み換え制御部
3a 読み換え制御回路
4変更データ格納用記憶部
11出力制御出力手段
12修正データ提供手段
21データ生成ブロック
22レジスタ
23比較回路
24 置き換えデータレジスタ
25 修正データ発生回路
26論理演算器
27制御信号生成部
41 データ生成ブロック
42 レジスタ
43比較器
44 レジスタ
45加算器
46 比較器
47 論理演算器
48 レジスタ
49 加算器
50データセレクタ
51 論理演算器
52 出力制御出力信号発生回路
61 データ生成ブロック
62 レジスタ
63比較対象ビットレジスタ
64 論理演算器
65 比較回路
66 論理演算器
67 論理演算器
68 レジスタ
69 加算器
70 データセレクタ
71 論理演算器
72 出力制御出力信号発生回路

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