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図面 (5)

目的

ビデオ信号の水平方向に拡大された画像の色を自然なものにする。

構成

ビットカウンタ101,D−FF103,セレクタ104,ANDゲート105の構成は、間引き信号111が極性LOWの期間はラインメモリ102の読み出しクロック114を間引くことにより、ラインメモリ102から読み出されるビデオ信号(Y信号118,CR信号119,CB信号120)を水平方向に拡大するが、この場合に、入力された間引き信号111の極性LOW部分の両端を、ビデオ信号の読み出し開始信号であるスタート信号113を受けてからラインメモリから読み出される偶数番目色差信号(CR/CB)に同期させる調整機能を有する。

概要

背景

図3(a)は、従来技術の代表例として示したものであって、公開公報(特開平2−2040号)に記載されたディジタル画像拡大回路を示すブロック図である。図に於いて、補正メモリ(10)を構成する水平補正メモリ部(11)は、倍率情報Xのうちの水平倍率情報X1を格納し、同様に補正メモリ(10)を構成する垂直補正メモリ部(12)は倍率情報Xのうちの垂直倍率情報X2を格納し、それぞれ水平補正クロックCX1及び垂直補正クロックCX2を補正クロックCとして出力する。

又、アドレス回路(20)はクロックCのうちの水平クロックC1及び垂直クロックC2をそれぞれ反転するインバータ(20),(21)と、インバータ(21)を介した水平クロックC1に基づいて読み出しアドレスA1を生成する水平カウンタ(23)と、インバータ(22)を介した垂直クロックC2に基づいて読み出しアドレスA2を生成する垂直カウンタ(24)と、格納アドレスAXのうちの水平格納アドレスAx1と読み出しアドレスA1との一方をアドレスAX1として水平補正メモリ部(11)に出力するセレクタ(25)と、垂直格納アドレスAx2と読み出しアドレスA2との一方をアドレスAX2として垂直補正メモリ部(12)出力するセレクタ(26)から構成されている。

カウンタ回路(30)は水平補正クロックCX1及び垂直補正クロックCX2をそれぞれ反転するインバータIN1及びIN2と、水平クロックC1とインバータIN1を介した補正クロックCX1との論理積をとるANDゲート(31)と、垂直クロックC2とインバータIN2を介した補正クロックCX2との論理積をとるANDゲート(32)と、補正アドレスACを生成する2つのカウンタであって1ビットのLSB(33L)にANDゲート(31)からのゲート出力D1が入力される水平カウンタ(33)および1ビットのLSB(34L)にANDゲート(32)からのゲート出力D2が入力される垂直カウンタ(34)と、倍率情報Xに応じて開閉されるスイッチであって水平倍率情報X1が拡大を表すときに開放され且つ縮小を表すときに閉成されるスイッチS1と、水平クロックC1とスイッチS1を介した補正クロックCX1との論理積をとるANDゲート(35)と、垂直クロックC2とスイッチS2を介した補正クロックCX2との論理積をとるANDゲート(36)と、水平カウンタ(33)のLSB(33L)の出力L1とANDゲート(35)のゲート出力E1との論理和をとりその出力をカウンタ33のMSB側(33M)の最下位ビットに入力するオアゲート(37)と、垂直カウンタ(34)のLSB(34L)の出力L2とANDゲート(36)のゲート出力E2との論理和をとりその出力をカウンタ34のMSB側(34M)の最下位ビットに入力するオアゲート(38)とから構成されている。

次に図に示した一実施例の動作について説明する。

まず、イメージメモリ(9)に画像データGを格納する。このとき、セレクタ(40)はCPUバス(4)を選択しているため、画像データGは格納アドレスAGに従って格納される。

続いて、画像データGを出力する前に、補正メモリ(10)内の各補正メモリ部(11)及び(12)に対し、それぞれ水平倍率情報X1及び垂直倍率情報X2を格納する。このとき、各セレクタ(25)及び(26)はCPUバス(4)を選択しているため、各倍率情報X1及びX2は各格納アドレスAX1及びAX2に従って格納される。

例えば、画像データGを水平方向及び垂直方向にそれぞれ4/3倍に拡大する場合、拡大を表す倍率情報Xのフラグを「1」とし、画像データGのうち繰り返すラインに対応するデータが「1」、繰り返さないラインに対応するデータが「0」となるように、各補正メモリ部(11)及び(12)内の4nのアドレスに「1」、4n+1、4n+2及び4n+3のアドレスに「0」を書き込む(但し、n=0,1,2,・・・)。

次に、イメージメモリ(9)から画像データGを読み出す場合、セレクタ(40)はカウンタ回路(30)を選択し、各セレクタ(25)及び(26)は各カウンタ(23)及び(24)を選択する。従って、画像データ転送用タイミング信号となるクロックCと同期をとりながら、補正メモリ(10)から倍率情報Xに基づく補正クロックCXが読み出され、カウンタ回路(30)に入力される。

このとき拡大を表すフラグ「1」により、図示したようにスイッチS1及びS2が開放されているため、ANDゲート(35)及び(36)は禁止されている。一方、ANDゲート(31)及び(32)には、インバータIN1及びIN2で反転された各補正クロックCX1及びCX2が入力される。従って、補正クロックCXが「1」のときにはゲート出力Dが「0」となり、4nのアドレスに対応する各クロックC1及びC2が間引かれたパルス波形のゲート出力Dとして得られる(図3(b)に示すタイムチャートを参照)。

これらゲート出力D1及びD2は、水平カウンタのLSB(33L)及び垂直カウンタのLSB(34L)に入力されるためカウンタ回路(30)からは、3Gに対応するアドレスが繰り返された補正アドレスAC(図3(b))が出力される。

この補正アドレスACにより、イメージメモリ(9)内の画像データGは、3回に1回の割合で同じラインを繰り返して読み出されることになり、画像データGは4/3倍に拡大される。

概要

ビデオ信号の水平方向に拡大された画像の色を自然なものにする。

ビットカウンタ101,D−FF103,セレクタ104,ANDゲート105の構成は、間引き信号111が極性LOWの期間はラインメモリ102の読み出しクロック114を間引くことにより、ラインメモリ102から読み出されるビデオ信号(Y信号118,CR信号119,CB信号120)を水平方向に拡大するが、この場合に、入力された間引き信号111の極性LOW部分の両端を、ビデオ信号の読み出し開始信号であるスタート信号113を受けてからラインメモリから読み出される偶数番目色差信号(CR/CB)に同期させる調整機能を有する。

目的

本発明は上記のような問題点を解決するためになされたもので、1ビットカウンタからの信号より、間引き信号が常にスタート信号からの色差信号の偶数番目のデータの時アクティブになるように調整し、メモリの読み出しクロックを作り出すことで、奇数番目のデータと偶数番目のデータとの色差ビデオデータ幅を一致させた水平方向拡大回路を得ることを目的とする。

効果

実績

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請求項1

ビデオ信号色差信号と前記ビデオ信号の輝度信号を対応させて格納するラインメモリから読み出しクロックに基き読み出された前記色差信号と前記輝度信号を前記輝度信号に対して前記色差信号を1/2または1/4にサブサンプリングして出力するNTSC方式ディジタル画像拡大回路にあって、予め決められた周期で入力される間引き信号の有効期間は前記ラインメモリの前記読み出しクロックを間引くことにより前記ラインメモリから読み出される前記ビデオ信号を水平方向に拡大する前記ビデオ信号の水平方向拡大回路において、入力された前記間引き信号の前記有効部分の両端を前記ラインメモリにおける前記ビデオ信号の読み出し開始信号であるスタート信号を受けてから前記ラインメモリから読み出される偶数番目の前記色差信号に同期させる調整回路を備えたことを特徴とするビデオ信号の水平方向拡大回路。

請求項2

前記スタート信号を受けると基本クロック信号に基き前記間引き信号の前記有効部分でない非有効部分を論理値1としてカウントアップデータ判定信号として出力する1ビットカウンタと、入力された前記データ判定信号が論理値0の場合は前記間引き信号をそのままクロック間引き信号として出力し前記データ判定信号が論理値1の場合は前記間引き信号を前記基本クロックを基準として予め定められた時間だけ遅延させた遅延信号を前記クロック間引き信号として出力するセレクタと、前記間引き信号の前記非有効部分を論理値1とした場合の前記クロック間引き信号の論理値と前記基本クロックの論理値との論理積をとり前記読み出しクロックとして出力するANDゲートとから構成される前記調整回路を備えたことを特徴とする請求項1記載のビデオ信号の水平方向拡大回路。

技術分野

0001

本発明は、輝度に対して色差信号が1/2または1/4にサブサンプリングされたビデオ信号(以降、4:2:2または4:1:1ビデオ信号と称す)を出力するNTSC方式ディジタル画像拡大回路に関し、特に、当該ビデオ信号の水平方向拡大回路に関する。

背景技術

0002

図3(a)は、従来技術の代表例として示したものであって、公開公報(特開平2−2040号)に記載されたディジタル画像拡大回路を示すブロック図である。図に於いて、補正メモリ(10)を構成する水平補正メモリ部(11)は、倍率情報Xのうちの水平倍率情報X1を格納し、同様に補正メモリ(10)を構成する垂直補正メモリ部(12)は倍率情報Xのうちの垂直倍率情報X2を格納し、それぞれ水平補正クロックCX1及び垂直補正クロックCX2を補正クロックCとして出力する。

0003

又、アドレス回路(20)はクロックCのうちの水平クロックC1及び垂直クロックC2をそれぞれ反転するインバータ(20),(21)と、インバータ(21)を介した水平クロックC1に基づいて読み出しアドレスA1を生成する水平カウンタ(23)と、インバータ(22)を介した垂直クロックC2に基づいて読み出しアドレスA2を生成する垂直カウンタ(24)と、格納アドレスAXのうちの水平格納アドレスAx1と読み出しアドレスA1との一方をアドレスAX1として水平補正メモリ部(11)に出力するセレクタ(25)と、垂直格納アドレスAx2と読み出しアドレスA2との一方をアドレスAX2として垂直補正メモリ部(12)出力するセレクタ(26)から構成されている。

0004

カウンタ回路(30)は水平補正クロックCX1及び垂直補正クロックCX2をそれぞれ反転するインバータIN1及びIN2と、水平クロックC1とインバータIN1を介した補正クロックCX1との論理積をとるANDゲート(31)と、垂直クロックC2とインバータIN2を介した補正クロックCX2との論理積をとるANDゲート(32)と、補正アドレスACを生成する2つのカウンタであって1ビットのLSB(33L)にANDゲート(31)からのゲート出力D1が入力される水平カウンタ(33)および1ビットのLSB(34L)にANDゲート(32)からのゲート出力D2が入力される垂直カウンタ(34)と、倍率情報Xに応じて開閉されるスイッチであって水平倍率情報X1が拡大を表すときに開放され且つ縮小を表すときに閉成されるスイッチS1と、水平クロックC1とスイッチS1を介した補正クロックCX1との論理積をとるANDゲート(35)と、垂直クロックC2とスイッチS2を介した補正クロックCX2との論理積をとるANDゲート(36)と、水平カウンタ(33)のLSB(33L)の出力L1とANDゲート(35)のゲート出力E1との論理和をとりその出力をカウンタ33のMSB側(33M)の最下位ビットに入力するオアゲート(37)と、垂直カウンタ(34)のLSB(34L)の出力L2とANDゲート(36)のゲート出力E2との論理和をとりその出力をカウンタ34のMSB側(34M)の最下位ビットに入力するオアゲート(38)とから構成されている。

0005

次に図に示した一実施例の動作について説明する。

0006

まず、イメージメモリ(9)に画像データGを格納する。このとき、セレクタ(40)はCPUバス(4)を選択しているため、画像データGは格納アドレスAGに従って格納される。

0007

続いて、画像データGを出力する前に、補正メモリ(10)内の各補正メモリ部(11)及び(12)に対し、それぞれ水平倍率情報X1及び垂直倍率情報X2を格納する。このとき、各セレクタ(25)及び(26)はCPUバス(4)を選択しているため、各倍率情報X1及びX2は各格納アドレスAX1及びAX2に従って格納される。

0008

例えば、画像データGを水平方向及び垂直方向にそれぞれ4/3倍に拡大する場合、拡大を表す倍率情報Xのフラグを「1」とし、画像データGのうち繰り返すラインに対応するデータが「1」、繰り返さないラインに対応するデータが「0」となるように、各補正メモリ部(11)及び(12)内の4nのアドレスに「1」、4n+1、4n+2及び4n+3のアドレスに「0」を書き込む(但し、n=0,1,2,・・・)。

0009

次に、イメージメモリ(9)から画像データGを読み出す場合、セレクタ(40)はカウンタ回路(30)を選択し、各セレクタ(25)及び(26)は各カウンタ(23)及び(24)を選択する。従って、画像データ転送用タイミング信号となるクロックCと同期をとりながら、補正メモリ(10)から倍率情報Xに基づく補正クロックCXが読み出され、カウンタ回路(30)に入力される。

0010

このとき拡大を表すフラグ「1」により、図示したようにスイッチS1及びS2が開放されているため、ANDゲート(35)及び(36)は禁止されている。一方、ANDゲート(31)及び(32)には、インバータIN1及びIN2で反転された各補正クロックCX1及びCX2が入力される。従って、補正クロックCXが「1」のときにはゲート出力Dが「0」となり、4nのアドレスに対応する各クロックC1及びC2が間引かれたパルス波形のゲート出力Dとして得られる(図3(b)に示すタイムチャートを参照)。

0011

これらゲート出力D1及びD2は、水平カウンタのLSB(33L)及び垂直カウンタのLSB(34L)に入力されるためカウンタ回路(30)からは、3Gに対応するアドレスが繰り返された補正アドレスAC(図3(b))が出力される。

0012

この補正アドレスACにより、イメージメモリ(9)内の画像データGは、3回に1回の割合で同じラインを繰り返して読み出されることになり、画像データGは4/3倍に拡大される。

発明が解決しようとする課題

0013

上述した従来の4:2:2または4:1:1ビデオ信号の水平方向拡大回路においては、ある拡大パラメータから、拡大を表すフラグによってクロックの間引きを行うと、色差信号の奇数番目のデータと偶数番目のデータとがバス共有化を行っているため、色差信号の奇数番目のデータと偶数番目のデータのどちらかのデータの時に間引き信号アクティブになるか保証されず、従って、色差信号の奇数番目のデータ時に間引き信号がアクティブになると、奇数番目のデータと偶数番目のデータとのビデオデータ幅が一致しなくなり、色が不自然になるという問題点があった。

0014

例えば、図4は、従来例のタイムチャートを示す図であるが、本図において、イメージメモリにおけるNTSCビデオ信号(輝度データ)401、NTSCビデオ信号(色差データ)402を間引き信号404によって読み出す場合、この間引き信号404が本実施例のごとくスタート信号403から奇数番目に入力されると、出力されるY(輝度)信号405、CR信号(色差信号)406、CB信号(色差信号)407において、CR1とCB1はビデオデータ幅が一致せずこの結果出力される色が不自然になる。

0015

本発明は上記のような問題点を解決するためになされたもので、1ビットカウンタからの信号より、間引き信号が常にスタート信号からの色差信号の偶数番目のデータの時アクティブになるように調整し、メモリの読み出しクロックを作り出すことで、奇数番目のデータと偶数番目のデータとの色差ビデオデータ幅を一致させた水平方向拡大回路を得ることを目的とする。

課題を解決するための手段

0016

第1の発明は、ビデオ信号の色差信号と前記ビデオ信号の輝度信号を対応させて格納するラインメモリから読み出しクロックに基き読み出された前記色差信号と前記輝度信号を前記輝度信号に対して前記色差信号を1/2または1/4にサブサンプリングして出力するNTSC方式のディジタル画像拡大回路にあって、予め決められた周期で入力される間引き信号の有効期間は前記ラインメモリの前記読み出しクロックを間引くことにより前記ラインメモリから読み出される前記ビデオ信号を水平方向に拡大する前記ビデオ信号の水平方向拡大回路において、入力された前記間引き信号の前記有効部分の両端を前記ラインメモリにおける前記ビデオ信号の読み出し開始信号であるスタート信号を受けてから前記ラインメモリから読み出される偶数番目の前記色差信号に同期させる調整回路を備えたことを特徴とする。

0017

また、第2の発明は、前記調整回路が前記スタート信号を受けると基本クロック信号に基き前記間引き信号の前記有効部分でない非有効部分を論理値1としてカウントアップデータ判定信号として出力する1ビットカウンタと、入力された前記データ判定信号が論理値0の場合は前記間引き信号をそのままクロック間引き信号として出力し前記データ判定信号が論理値1の場合は前記間引き信号を前記基本クロックを基準として予め定められた時間だけ遅延させた遅延信号を前記クロック間引き信号として出力するセレクタと、前記間引き信号の前記非有効部分を論理値1とした場合の前記クロック間引き信号の論理値と前記基本クロックの論理値との論理積をとり前記読み出しクロックとして出力するANDゲートとから構成されることを特徴とする。

0018

次に、本発明について図面を参照して説明する。

0019

図1は本発明のビデオ信号の水平拡大回路の一実施例を示すブロック図、図2は本実施例のタイムチャートである。

0020

図1に示す水平拡大回路は、従来例で示した図3のディジタル画像拡大回路におけるカウンタ回路30およびイメージメモリ9の具体化した図であり、1ビットカウンタ101は、クロック間引き信号121、クロック信号112、スタート信号113を入力して色差データの奇数番目のデータ/偶数番目のデータを判定するデータ判定信号117を出力する。

0021

セレクタ104は、データ判定信号117に基づいて、色差データが偶数番目のデータの場合は間引き信号111を選択し、奇数番目のデータの場合には間引き信号111をD−FF103によって1/2クロック遅延させたデータを選択し、クロック間引き信号121として出力する。

0022

ANDゲート105は、データ判定信号117によって調整された間引き信号と、クロック112を入力する事によって、読み出しクロック114を生成する。

0023

ラインメモリ102(図3のイメージメモリ9)は、NTSCビデオ信号115を書き込み、読み出しクロック114によって、表示用ビデオ信号116として出力される。

0024

ラッチ106は、表示用ビデオ信号116の色差データと、データ判定信号117を入力し、CR信号119、CB信号120を二層展開して出力する。

0025

図1図2を参照すると、1ビットカウンタ101がスタート信号113を受けるとクロック信号112によりクロック間引き信号121をカウントアップしカウンタ出力としてデータ判定信号117を出力する。セレクタ104は、このデータ判定信号117のパルスが偶数番目(論理0)の場合は、間引き信号111をそのまま読み出しクロック間引き信号121として出力し、このパルスが奇数番目(論理1)の場合は、図2に示すごとく間引き信号111をD−FF103によって1クロック遅延させたデータをクロック間引き信号121として出力する。

0026

ANDゲート105は、このクロック間引き信号121とクロック112とのアンドを取り読み出しクロック114として出力する。ラインメモリ102からは、読み出しクロック114により、NTSCビデオ信号115が表示用ビデオ信号116として出力される。

0027

表示用ビデオ信号116のうち、輝度データはY信号118としてそのまま出力され、色差データは、データ判定信号117を入力クロックとしてCR信号は入力クロックの立ち上りで、CB信号は入力クロックの立ち下りで、ラッチ回路により別々にラッチされ、各々CR信号110、CB信号120として出力される。

0028

図2から判るように、間引き信号111が、色差データの奇数番目で有効即ちLOWレベルになっても、CR信号119とCB信号120各々のペア(番号の一致する信号)は、その長さを一致させることが出来、水平方向拡大によっても、自然な色で出力することが可能になる。

0029

以上に示したラインメモリでの実施例以外でも、ランダムアクセスポートと、シリアルアクセスポートを持った、デュアルポートメモリを使用しての水平方向の拡大も、シリアルポートリード時に、本発明を使用する事で実施可能である。

発明の効果

0030

以上説明したように本発明は、NTSC方式の4:2:2または4:1:1ビデオ信号の水平方向拡大において、間引き信号が奇数番目の色差データ入力時に有効となった場合に、間引き信号を1/2クロック分遅延させるようにしたことにより、水平方向拡大時における、色差信号の奇数番目のデータと偶数番目のデータとのデータ幅を同一にすることが出来、その結果拡大された画像の色を自然なものにするこが出来るという効果がある。

図面の簡単な説明

0031

図1本発明の一実施例を示すブロック図である。
図2本実施例のタイムチャートである。
図3従来例を示すディジタル画像拡大回路を示すブロック図である。
図4従来例を示すタイムチャートである。

--

0032

4CPUバス
9イメージメモリ
10補正メモリ
11水平補正メモリ部
12 垂直補正メモリ部
20アドレス回路
21,22インバータ
23水平カウンタ
24垂直カウンタ
25,26セレクタ
30カウンタ回路
31,32,35,36ANDゲート
37,38オアゲート
33 水平カウンタ
33L,34L LSB
33M,34MMSB側
40 セレクタ
101 1ビットカウンタ
102ラインメモリ
103 D−FF
104 セレクタ
105 ANDゲート
106ラッチ
111間引き信号
112クロック
113スタート信号
114読み出しクロック
115NTSCビデオ信号
116表示用ビデオ信号
117データ判定信号
118Y信号
119CR信号
120 CB信号
121クロック間引き信号
401 NTSCビデオ信号(輝度データ)
402 NTSCビデオ信号(色差データ)
403 スタート信号
404 間引き信号
405 Y信号
406 CR信号
407 CB信号

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