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技術 非可逆回路素子

出願人 株式会社村田製作所
発明者 岡田剛和長谷川隆
出願日 1994年4月7日 (23年9ヶ月経過) 出願番号 1994-069406
公開日 1995年10月27日 (22年2ヶ月経過) 公開番号 1995-283616
状態 特許登録済
技術分野 非可逆伝送装置
主要キーワード 終端ポート 入出力基板 磁気閉回路 中心電極間 インダクタンス電極 整合インピーダンス 印刷抵抗 磁性体金属

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図面 (15)

目的

印刷抵抗測定トリミングを容易に行うことができ、小型かつ安価で、信頼性が高く高品位非可逆回路素子を提供する。

構成

アイソレータ終端ポート整合回路並列容量C3と直列容量C4で構成する。この構成により中心電極で得られるインダクタンスLと終端抵抗R間は直流的にオープンとなり終端抵抗R(印刷抵抗)の測定、トリミングが可能となり、より適正な整合のアイソレータを形成することができる。また、上記整合回路にさらに直列インダクタンスを付加して構成すれば、終端抵抗をどの様な値とすることも可能となり、さらに整合条件の設定、調整を容易にでき、サーキュレータへの変更も容易にできる。

概要

背景

一般に、アイソレータサーキュレータ等の非可逆回路素子は、信号伝送方向のみに通過させ、逆方向への伝送を阻止する機能を有しており、自動車電話携帯電話等の移動体通信機器送信回路部に使用されている。

このような非可逆回路素子の従来の等価回路図を図10に示す。図10はポートP1,P2,P3に整合回路として並列容量C1,C2,C3が接続されたサーキュレータのいずれか1つのポート(図ではポートP3)に終端抵抗Rを接続したアイソレータの等価回路図である。

このようなアイソレータとして、例えば図11に示すような構造のものがある。以下の図において、各種電極パターン)形成部には点塗り潰しを施して示す。

このアイソレータは、図11に示すように、下部ヨーク21内の底壁上にフェライト22を配置し、このフェライト22を覆うように、その中央部にフェライト22が嵌合する穴が設けられた入出力基板23とこの入出力基板23と一体化された誘電体多層基板10が載置され、下面に永久磁石24が取り付けられた上部ヨーク25を下部ヨーク21に装着して磁気閉回路を形成するとともに、永久磁石24により上記フェライト22に直流磁界印加するように構成されている。

多層基板10上には終端抵抗としてチップ抵抗6がはんだ付けされ、入出力基板23には入出力電極23a,23b及びアース電極1が形成され、この入出力基板23の下面の凹部に形成されたアース電極(図示せず)と下部ヨーク21の底壁は、はんだ付けにて接続、固定されている。

入出力基板23と多層基板10は、はんだ付けあるいはグリーンシート段階で積層、焼成して一体化され、多層基板10の下面に形成されたポート電極、アース電極は入出力基板23のそれぞれの対応する電極23a,23b,1に接続されている。永久磁石24は接着剤で上部ヨークに貼着され、下部ヨーク21と上部ヨーク25は、軟鉄等の磁性体金属からなり、はんだ付けにて接続、固定されている。

そして、従来の多層基板10は、図12に示すように、厚さ数十μm程度の多数の誘電体セラミックグリーンシート11〜19の表面に各種電極をパターン印刷等により形成し、この各シートを積層して圧着し、焼成して一体化されたものであり、各シート11〜19に形成された各種電極は、スルーホールにより所定箇所で接続されて構成されている。なお、以下の図において、各ポート電極に対応するスルーホールまたはビアホール二点鎖線で接続して示す。

具体的には、最上層のシート11には終端ポート電極5c及びアース電極1が、シート12、14、16にはアース電極1が、シート13、15には容量電極3a,3b,3cが、下層を構成するシート17、18、19には中心電極2a,2b,2cが形成されている。最下層のシート19の下面にはアース電極1及び入出力ポート電極5a,5bが形成されている。

各中心電極2a,2b,2cは互いに120度の角度をなすように形成積層され、その一端部はそれぞれポート電極5a,5b,5cに、他端部はアース電極1にスルーホールで接続されている。

この構成により、図10に示す並列容量C1,C2,C3は、シート13、15に形成されたそれぞれの容量電極3a,3b,3cとシート12、14、16に形成されたアース電極1との間のそれぞれ4つの電極間容量で形成されている。なお、インダクタンスL,L,Lは、フェライトと中心電極2a,2b,2cとにより形成される等価的なインダクタンスである。

そして、従来のアイソレータでは、図11に示すように、上記多層基板10上面の終端ポート電極5cとアース電極1間に、図10に示す終端抵抗Rとして、チップ抵抗6をはんだ付けして形成している。

しかし、チップ抵抗を用いた場合、チップ抵抗の厚みのため、アイソレータのさらなる小形化(薄形化)が困難であり、また、はんだ付けにより接続されているので、はんだ付け不備等による接続の信頼性が低いという問題があった。

そこで、図13に示すように、終端ポート電極5cとアース電極1間に、印刷等により形成した抵抗7(以下、印刷抵抗と記す)を終端抵抗Rとして用いて、小形化及び接続等の信頼性の向上を図る方法が採用されている。

概要

印刷抵抗の測定トリミングを容易に行うことができ、小型かつ安価で、信頼性が高く高品位な非可逆回路素子を提供する。

アイソレータの終端ポートの整合回路を並列容量C3と直列容量C4で構成する。この構成により中心電極で得られるインダクタンスLと終端抵抗R間は直流的にオープンとなり終端抵抗R(印刷抵抗)の測定、トリミングが可能となり、より適正な整合のアイソレータを形成することができる。また、上記整合回路にさらに直列インダクタンスを付加して構成すれば、終端抵抗をどの様な値とすることも可能となり、さらに整合条件の設定、調整を容易にでき、サーキュレータへの変更も容易にできる。

目的

そこで、本発明の目的は、以上のような従来の非可逆回路素子が持つ問題点を解消し、印刷抵抗のトリミングを容易に行うことができ、小型かつ安価で、信頼性が高く高品位な非可逆回路素子を提供することにある。

効果

実績

技術文献被引用数
0件
牽制数
15件

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請求項1

複数の中心電極を交差するように配置し、該中心電極の交差部分にフェライトを当接させるとともに直流磁界印加し、前記各中心電極の一端部と各ポート間に整合回路を接続し、他端部をアースに接続してなる非可逆回路素子において、前記ポートの少なくとも1つのポートの整合回路内に直列容量を含むことを特徴とする非可逆回路素子。

請求項2

前記少なくとも1つのポートの整合回路を並列容量と直列容量で構成し、この並列容量と直列容量で構成された整合回路の1つに終端抵抗を接続したことを特徴とする請求項1に記載の非可逆回路素子。

請求項3

前記少なくとも1つのポートの整合回路を並列容量と直列容量及び直列インダクタンスで構成したことを特徴とする請求項1に記載の非可逆回路素子。

請求項4

前記並列容量と直列容量及び直列インダクタンスで構成された整合回路の1つに終端抵抗を接続したことを特徴とする請求項3に記載の非可逆回路素子。

請求項5

前記終端抵抗として印刷抵抗を用いたことを特徴とする請求項2及び請求項4に記載の非可逆回路素子。

請求項6

前記整合回路及び各中心電極の一部または全てを多層基板の内部あるいは表面に形成したことを特徴とする請求項1乃至請求項5に記載の非可逆回路素子。

技術分野

0001

本発明は、自動車電話携帯電話等の通信機器に使用される非可逆回路素子、例えばアイソレータサーキュレータに関する。

背景技術

0002

一般に、アイソレータ、サーキュレータ等の非可逆回路素子は、信号伝送方向のみに通過させ、逆方向への伝送を阻止する機能を有しており、自動車電話、携帯電話等の移動体通信機器送信回路部に使用されている。

0003

このような非可逆回路素子の従来の等価回路図図10に示す。図10ポートP1,P2,P3に整合回路として並列容量C1,C2,C3が接続されたサーキュレータのいずれか1つのポート(図ではポートP3)に終端抵抗Rを接続したアイソレータの等価回路図である。

0004

このようなアイソレータとして、例えば図11に示すような構造のものがある。以下の図において、各種電極パターン)形成部には点塗り潰しを施して示す。

0005

このアイソレータは、図11に示すように、下部ヨーク21内の底壁上にフェライト22を配置し、このフェライト22を覆うように、その中央部にフェライト22が嵌合する穴が設けられた入出力基板23とこの入出力基板23と一体化された誘電体多層基板10が載置され、下面に永久磁石24が取り付けられた上部ヨーク25を下部ヨーク21に装着して磁気閉回路を形成するとともに、永久磁石24により上記フェライト22に直流磁界印加するように構成されている。

0006

多層基板10上には終端抵抗としてチップ抵抗6がはんだ付けされ、入出力基板23には入出力電極23a,23b及びアース電極1が形成され、この入出力基板23の下面の凹部に形成されたアース電極(図示せず)と下部ヨーク21の底壁は、はんだ付けにて接続、固定されている。

0007

入出力基板23と多層基板10は、はんだ付けあるいはグリーンシート段階で積層、焼成して一体化され、多層基板10の下面に形成されたポート電極、アース電極は入出力基板23のそれぞれの対応する電極23a,23b,1に接続されている。永久磁石24は接着剤で上部ヨークに貼着され、下部ヨーク21と上部ヨーク25は、軟鉄等の磁性体金属からなり、はんだ付けにて接続、固定されている。

0008

そして、従来の多層基板10は、図12に示すように、厚さ数十μm程度の多数の誘電体セラミックグリーンシート11〜19の表面に各種電極をパターン印刷等により形成し、この各シートを積層して圧着し、焼成して一体化されたものであり、各シート11〜19に形成された各種電極は、スルーホールにより所定箇所で接続されて構成されている。なお、以下の図において、各ポート電極に対応するスルーホールまたはビアホール二点鎖線で接続して示す。

0009

具体的には、最上層のシート11には終端ポート電極5c及びアース電極1が、シート12、14、16にはアース電極1が、シート13、15には容量電極3a,3b,3cが、下層を構成するシート17、18、19には中心電極2a,2b,2cが形成されている。最下層のシート19の下面にはアース電極1及び入出力ポート電極5a,5bが形成されている。

0010

各中心電極2a,2b,2cは互いに120度の角度をなすように形成積層され、その一端部はそれぞれポート電極5a,5b,5cに、他端部はアース電極1にスルーホールで接続されている。

0011

この構成により、図10に示す並列容量C1,C2,C3は、シート13、15に形成されたそれぞれの容量電極3a,3b,3cとシート12、14、16に形成されたアース電極1との間のそれぞれ4つの電極間容量で形成されている。なお、インダクタンスL,L,Lは、フェライトと中心電極2a,2b,2cとにより形成される等価的なインダクタンスである。

0012

そして、従来のアイソレータでは、図11に示すように、上記多層基板10上面の終端ポート電極5cとアース電極1間に、図10に示す終端抵抗Rとして、チップ抵抗6をはんだ付けして形成している。

0013

しかし、チップ抵抗を用いた場合、チップ抵抗の厚みのため、アイソレータのさらなる小形化(薄形化)が困難であり、また、はんだ付けにより接続されているので、はんだ付け不備等による接続の信頼性が低いという問題があった。

0014

そこで、図13に示すように、終端ポート電極5cとアース電極1間に、印刷等により形成した抵抗7(以下、印刷抵抗と記す)を終端抵抗Rとして用いて、小形化及び接続等の信頼性の向上を図る方法が採用されている。

発明が解決しようとする課題

0015

しかしながら、上記のように印刷抵抗を用いた場合は、小形化(薄形化)には寄与できるが、精度のよい抵抗値を得ることができないという問題がある。

0016

このため、予め、小さめの抵抗値となるように印刷抵抗を形成し、印刷抵抗形成後に抵抗値を測定しながらトリミングにより抵抗値を調整することが必要であり、また、この抵抗値測定には電圧の印加が必要である。

0017

ところが、上記従来の図10に示す等価回路図、及びこの等価回路に基づいて形成される図12に示す多層基板では、終端抵抗あるいは印刷抵抗が接続される終端ポート電極とアース電極は直流的に短絡ショート)しており、抵抗値の測定ができないという問題があった。このため、図14に示すように、多層基板10(シート11)上面のアース電極1の一部1aを削り取るか、あるいは予め印刷せずに、印刷抵抗7の両端がショートしないようにして、印刷抵抗7をトリミングした後、導電ペースト等で導通する方法を用いていた。

0018

しかし、この方法では、接続の信頼性が低くなり、アース電極削除部を接続する等の作業工数が増加し製造コストが高くなるという問題があった。また、抵抗の再調整が必要となった場合、導電ペースト等を削除し抵抗トリミング後、再度導通する必要があった。

0019

そこで、本発明の目的は、以上のような従来の非可逆回路素子が持つ問題点を解消し、印刷抵抗のトリミングを容易に行うことができ、小型かつ安価で、信頼性が高く高品位な非可逆回路素子を提供することにある。

課題を解決するための手段

0020

上記目的を達成するために、本発明の請求項1に係る発明は、複数の中心電極を交差するように配置し、該中心電極の交差部分にフェライトを当接させるとともに直流磁界を印加し、前記各中心電極の一端部と各ポート間に整合回路を接続し、他端部をアースに接続してなる非可逆回路素子において、前記ポートの少なくとも1つのポートの整合回路内に直列容量を含むことを特徴とするものである。

0021

請求項2に係る発明は、請求項1に記載の非可逆回路素子において、少なくとも1つのポートの整合回路を並列容量と直列容量で構成し、この並列容量と直列容量で構成された整合回路の1つに終端抵抗を接続したことを特徴とするものである。

0022

請求項3に係る発明は、請求項1に記載の非可逆回路素子において、少なくとも1つのポートの整合回路を並列容量と直列容量及び直列インダクタンスで構成したことを特徴とするものである。

0023

請求項4に係る発明は、請求項3に記載の非可逆回路素子において、並列容量と直列容量及び直列インダクタンスで構成された整合回路の1つに終端抵抗を接続したことを特徴とするものである。

0024

請求項5に係る発明は、請求項2及び請求項4に記載の非可逆回路素子において、終端抵抗として印刷抵抗を用いたことを特徴とするものである。

0025

請求項6に係る発明は、請求項1乃至請求項5に記載の非可逆回路素子において、整合回路及び各中心電極の一部または全てを多層基板の内部あるいは表面に形成したことを特徴とするものである。

0026

上記の構成によれば、終端抵抗が接続されるポートの整合回路内に直列容量を含んで構成することができ、終端抵抗と中心電極間を直流的にオープンとすることができる。すなわち、終端抵抗として印刷抵抗を用いた場合でも、工程のどの段階においても抵抗の測定、調整(トリミング)を行うことができる。また、この直列容量が付加されたことにより、整合回路を構成するパラメータが増え、整合条件の設定、調整をより適正に行うことができる。さらに整合回路に上記直列容量に加え、直列インダクタンスを付加すれば、整合条件の設定、調整をさらに容易にかつ適正に行うことができる。また、整合回路内に直列容量と直列インダクタンスを付加した場合は、終端抵抗はどの様な値に設定することもでき、また、この場合、終端抵抗を接続せず構成すれば、容易にサーキュレータとすることができる。

0027

また、終端抵抗は、はんだ付け、導電ペースト等を用いることなく接続できる。

0028

また、中心電極、整合回路等を多層基板で形成することにより、より小型化(薄型化)が実現できる。

0029

以下、本発明をその実施例を示す図面に基づいて具体的に説明する。図において、従来例と同一部分または相当する部分については同一符号を付す。以下の実施例のアイソレータの全体構造は、従来例の図11に示したものと同様の構造であり、終端抵抗としてチップ抵抗に代えて印刷抵抗を用いたものであり、図示及びその説明を省略する。

0030

本発明の第1実施例であるアイソレータの等価回路図を図1及び図2に示す。図1及び図2の等価回路図に示すように、この実施例のアイソレータは終端ポートP3の整合回路を並列容量C3と直列容量C4で構成したものであり、終端ポートP3には終端抵抗Rが接続されている。入出力ポートP1,P2の整合回路は従来例と同様に並列容量C1,C2で構成されている。

0031

すなわち、図1に示す等価回路は、従来例の図10に示す等価回路において、中心電極を等価的に示すインダクタンスLと並列容量C3間に直列容量C4を付加して構成され、図2に示す等価回路は、並列容量C3と終端抵抗R間に直列容量C4を付加して構成されている。この場合、整合インピーダンスは従来のものより低くなり、終端抵抗Rは従来のものより低く設定される。

0032

このような回路構成にすれば、直列容量C4により終端抵抗Rの両端が直流的にオープンとなり、抵抗値の測定が可能となる。

0033

また、アイソレータの小形化にともない、一般的にアイソレータの挿入損失が大きくなると、インダクタンスLは純粋なインダクタンス成分とみなせなくなり、並列容量C3のみでは適正な整合がとれなくなる。しかし、この構成においては、終端ポートP3の整合回路が並列容量C3と直列容量C4との2つの回路素子で構成されているので、この2つの容量を適宜設定、調整することにより、適正な整合をとることができる。したがって、終端抵抗での反射を完全に打ち消し、アイソレータの性能をより向上することができる。

0034

上記図1に示す等価回路を実現する多層基板の構造を図3に示す。この実施例の多層基板10は、厚さ数十μm程度の多数の誘電体セラミックグリーンシート11〜19の表面に各種電極をパターン印刷等により形成し、この各シートを積層して圧着し、焼成して一体化されており、各シート11〜19に形成された各種電極は、スルーホールにより所定箇所で接続されて構成されている。

0035

多層基板10を構成するシート14にはアース電極1と容量電極3dが形成されている。この容量電極3dは、シート13、15の容量電極3cに対応する位置に形成され、シート17の中心電極2cにスルーホールにより接続されている。シート13の容量電極3cの両端及びこれに対応するシート14の位置であって、容量電極3d両端の外側にはスルーホールが形成され、このスルーホールによりシート13の容量電極3cとシート15の容量電極3cは接続されている。

0036

そして、シート13の容量電極3cの中央部にはスルーホールを形成せずに、シート11の終端ポート電極5cとシート17の中心電極2cが導通しないように構成されている。

0037

多層基板10の上面すなわちシート11上の終端ポート電極5cとアース電極1間には印刷抵抗7が接続されている。上記以外の構成については、従来例の図12に示したものと同様の構成であり、その説明を省略する。

0038

この構成により、図1に示す並列容量C1,C2は、シート13、15のそれぞれの容量電極3a,3bとシート12、14、16のアース電極1との間に形成されるそれぞれ4つの電極間容量で形成され、並列容量C3は、シート13、15の容量電極3cとシート12、16のアース電極1との間に形成される2つの電極間容量で形成されている。

0039

直列容量C4は、シート14の容量電極3dとシート13、15の容量電極3cとの間に形成される2つの電極間容量で形成され、インダクタンスLと並列容量C3間に直列に付加されている。

0040

次に図2に示す等価回路を実現する多層基板の構造を図4に示す。この実施例の多層基板10と図3に示す多層基板10との異なるところは、シート13の容量電極3cの中央部にこの容量電極3cと分離するスルーホールを設け、シート15の容量電極3cはスルーホールと導通するように形成され、シート14の容量電極3dにはスルーホールが形成されていないことである。つまり、シート14の容量電極3dは終端ポート電極5cと導通し、中心電極2cとは導通しないように構成されている。上記以外の構成については、図3に示したものと同一の構成であり、その説明を省略する。

0041

この構成により、図2に示す直列容量C4は、シート14の容量電極3dとシート13、15の容量電極3cとの間に形成される2つの電極間容量で形成され、終端抵抗Rと並列容量C3間に直列に付加されている。他の並列容量C1,C2,C3は図3で説明したものと同様の電極間容量で形成されている。

0042

本発明の第2実施例であるアイソレータの等価回路図を図5及び図6に示す。図5及び図6の等価回路図に示すように、この実施例のアイソレータは終端ポートP3の整合回路を並列容量C3に直列容量C4と直列インダクタンスL1を付加して構成したものであり、終端ポートP3には終端抵抗Rが接続されている。入出力ポートP1,P2の整合回路は従来例と同様に並列容量C1,C2で構成されている。

0043

すなわち、図5に示す等価回路は、従来例の図10に示す等価回路において、中心電極で得られるインダクタンスLと並列容量C3間に直列容量C4と直列インダクタンスL1を付加して構成され、図6に示す等価回路は、並列容量C3と終端抵抗R間に直列容量C4と直列インダクタンスL1を付加して構成されている。

0044

この場合、整合インピーダンスは直列容量C4と直列インダクタンスL1の値によりどの様な値にも設定でき、よって、終端抵抗Rはどの様な値にも設定することが可能となる。

0045

このような回路構成にすれば、直列容量C4により終端抵抗Rの両端が直流的にオープンとなり、抵抗値の測定が可能となる。

0046

また、この構成においては、終端ポートP3の整合回路が並列容量C3と直列容量C4と直列インダクタンスL1の3つの回路素子で構成されているので、これらの3つの値を適宜設定、調整することにより、最適な整合をとることができる。したがって、終端抵抗での反射を完全に打ち消し、アイソレータの性能をより向上することができる。

0047

さらに、この構成では、アイソレータ動作周波数で、直列容量C4と直列インダクタンスL1とを共振するように設定すれば、終端抵抗Rを従来例のものと同一の値とすることが可能となる。また、この場合、ポートP3に終端抵抗Rを接続せずにサーキュレータとして使用することもできる。

0048

また、この整合回路は、他のポートP1,P2にも適用することができる。

0049

上記図5に示す等価回路を実現する多層基板の構造を図7に示す。この実施例の多層基板10を構成するシート17には中心電極2cと導通するインダクタンス電極4cが形成されている。つまり、中心電極2cとインダクタンス電極4cとは略L字状の一体のパターンとして形成されている。

0050

インダクタンス電極4cの先端部は、シート16、15、14のスルーホールによりシート14の容量電極3dに接続されている。上記以外の構成については第1実施例の図3に示すものとほぼ同様の構成となっており、シート13、14、15、16のスルーホール形成位置、容量電極の大きさ等を若干変更して形成されている。

0051

この構成により、図5に示す直列インダクタンスL1は中心電極2cに導通するインダクタンス電極4cで形成されている。並列容量C1,C2,C3及び直列容量C4は図3で説明したものと同様の電極間容量で形成されている。

0052

次に、図6に示す等価回路を実現する多層基板の構造を図8に示す。この実施例の多層基板10を構成するシート11には終端ポート電極5cと導通するインダクタンス電極4cが形成されている。つまり、終端ポート電極5cの印刷抵抗7の反対側にインダクタンス電極4cが形成されている。

0053

インダクタンス電極4cの先端部は、シート11、12、13のスルーホールによりシート14の容量電極3dに接続されている。上記以外の構成については第1実施例の図3に示すものとほぼ同様の構成となっており、シート12、13、14、15のスルーホール形成位置、容量電極の大きさ等を若干変更して形成されている。

0054

この構成により、図6に示す直列インダクタンスL1は終端ポート電極5cに導通するインダクタンス電極4cで形成されている。並列容量C1,C2,C3及び直列容量C4は図3及び図4で説明したものと同様の電極間容量で形成されている。図7及び図8の構造においても、終端ポート電極5cと中心電極2cは導通しないように構成されている。

0055

なお、上記第2実施例では、直列容量C4及び直列インダクタンスL1を中心電極を示すインダクタンスLと並列容量C3間に、あるいは終端抵抗Rと並列容量C3間に付加したが、これに限ることはなく、図9(a)に示すように、インダクタンスLと並列容量C3間に直列容量C4を、終端抵抗Rと並列容量C3間に直列インダクタンスL1を付加するようにしてもよく、あるいは図9(b)に示すように、インダクタンスLと並列容量C3間に直列インダクタンスL1を、終端抵抗Rと並列容量C3間に直列容量C4を付加するようにしてもよい。

0056

また、上記各実施例では、より小形化を図るために多層基板で中心電極、整合回路を構成したものであるが、これに限るものではなく、中心電極を金属製の導体で形成したもの、整合回路を基板ディスクリートコンデンサコイル等を実装して構成したものでもよい。

0057

要するに、本発明は、非可逆回路素子の整合回路内に直列容量を付加して、中心電極とポート端が直流的にオープンとなるように構成したことを特徴とするものであり、他の構成、構造については、特に限定するものではない。

発明の効果

0058

以上説明したように、本発明に係る非可逆回路素子によれば、少なくとの1つのポートの整合回路内に直列容量を付加して、中心電極とポート端が直流的にオープンとなるように構成されており、この直列容量が付加されたポートに終端抵抗として印刷抵抗を接続したアイソレータにおいて、抵抗の測定が可能となり、印刷抵抗の測定、調整をすることができる。つまり、従来の印刷抵抗を使用したアイソレータにおいて必要であった印刷抵抗を調整するためのアース電極の一部削除、及び印刷抵抗調整後アース電極削除部を再び導通するための工数を不要とし、製造コストを大幅に低減できるとともに接続の信頼性の低下も起こらない。

0059

また、製造工程のどの段階においても容易に抵抗値調整が可能となり抵抗値の調整精度を向上できる。また、整合回路に直列容量が付加されたことにより、整合回路を構成するパラメータが増え、設計での整合条件の設定、調整をより容易にかつ適正に行うことができ、アイソレータの性能を向上することができる。

0060

さらに、整合回路に上記直列容量に加え、直列インダクタンスを付加すれば、整合条件の設定、調整をさらに容易にかつ適正に行うことが可能となり、最適な整合を得ることができ、アイソレータの性能をさらに向上することができる。

0061

また、整合回路内に直列容量と直列インダクタンスを付加した場合は、終端抵抗はどの様な値に設定することもでき、また、この場合、終端抵抗を接続せず構成すれば、容易にサーキュレータとすることができる。

0062

したがって、本発明によれば、印刷抵抗のトリミングを容易に行うことができ、アイソレータとサーキュレータとの変更を容易に行うことができる、小型かつ安価で、信頼性が高く高品質な非可逆回路素子を提供することができる。

図面の簡単な説明

0063

図1本発明の第1実施例に係るアイソレータの1つの等価回路図である。
図2本発明の第1実施例に係るアイソレータの他の等価回路図である。
図3図1の等価回路図に対応する多層基板の分解斜視図である。
図4図2の等価回路図に対応する多層基板の分解斜視図である。
図5本発明の第2実施例に係るアイソレータの1つの等価回路図である。
図6本発明の第2実施例に係るアイソレータの他の等価回路図である。
図7図5の等価回路図に対応する多層基板の分解斜視図である。
図8図6の等価回路図に対応する多層基板の分解斜視図である。
図9(a)及び(b)は第2実施例のアイソレータの別の等価回路図である。
図10従来のアイソレータの等価回路図である。
図11従来のアイソレータの全体構造の一例を示す分解斜視図である。
図12図10の等価回路図に対応する多層基板の分解斜視図である。
図13印刷抵抗を形成した多層基板の斜視図である。
図14従来の印刷抵抗を形成した多層基板の抵抗トリミング時の斜視図である。

--

0064

P1,P2,P3ポート
C1,C2,C3並列容量
C4直列容量
L1直列インダクタンス
R終端抵抗
1アース電極
2a,2b,2c中心電極
3a,3b,3c,3d容量電極
4cインダクタンス電極
5a,5b,5c ポート電極
7印刷抵抗
10多層基板
11〜19 セラミックシート

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