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技術 直並列変換装置

出願人 株式会社日立国際電気
発明者 森靖小澤直樹
出願日 1994年1月28日 (27年0ヶ月経過) 出願番号 1994-007999
公開日 1995年8月18日 (25年6ヶ月経過) 公開番号 1995-221749
状態 未査定
技術分野 TVの同期 映像信号回路 デジタル伝送方式における同期
主要キーワード bitパラレルデータ クロック制御データ リトリガ パラレルデータ信号 挿入間隔 検出失敗 分周カウンタ シリアルクロック信号
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(1995年8月18日)のものです。
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図面 (4)

目的

直並列変換後の低ビットレート同期検出することによって、コストおよび消費電力を低減する回路を得る。

構成

高速シリアル信号を、直並列変換してnbitのパラレル信号に変換しラッチし、ラッチ後のパラレル信号から同期検出し、その同期検出の有無の結果をもとに、上記ラッチのタイミングを制御し、同期検出していない場合は、ラッチタイミングをシリアル信号の1bit分のクロック幅で拡大または縮小して同期の位相を変化させる動作を、同期検出するまで繰り返すものである。

概要

背景

近年光ファイバケーブルの実用化および利用技術の進歩に伴い、HDTVビデオ信号伝送等に対応可能な1G(ギガbpsを超える超高速ディジタル伝送が実現している。このような光ファイバを用いてディジタル伝送を行なうには、一般に、8〜10bitに量子化されたパラレルデータ信号シリアルデータ信号に変換して伝送し、受信側で受信したシリアルデータ信号をもとのパラレルデータ信号に復元している。

従来技術でのシリアルパラレル変換直並列変換)装置の一例として、実用化されている直並列変換装置の機能ブロック図を図2に示し、以下この動作を説明する。なお、1ワードが10bitであるとして説明する。

図2において、1はシリアルデータ信号、2はシリアルデータ信号1のビットタイミングを表すシリアルクロック信号で、送信側(図示せず)から送信され、シフトレジスタ回路16に入力する。また、シリアルクロック信号2は、1/10分周カウンタ21にも入力している。

シリアルデータ信号1の中には、例えば、3ワードの3FFH(16進表記、以下同じ)、000H、000Hのように、オール1とオール0の組み合わせからなる連続した3ワードの同期コードが付加されている。なお、シリアルデータ信号1のデータ部分(同期コード以外の部分)には、ワード単位にオール1またはオール0となる信号が出現しないように、あらかじめ送信側に禁止手段が設けられている。

3×10bitのシフトレジスタ回路16は、シリアルクロック信号2の1クロックごとに、入力されたシリアルデータ信号1をシフトして出力し、3ワード分の長さのパラレルデータ信号17-1〜17-30を出力する。3ワード分の長さのパラレルデータ信号17-1〜17-30は同期検出回路18に入力するとともに、その内1ワード分のパラレルデータ信号17-21〜17-30は10bitのラッチ回路19に入力する。

同期検出回路18では、入力したパラレルデータ信号17-1〜17-30が、送信側でシリアルデータ信号1に付加された3ワードの同期コードと同じか否かを検出する。検出の結果、入力したパラレルデータ信号17-1〜17-30が3ワードの同期コードと同じになることを検出した場合は、同期検出回路18は、リセット信号15を1/10分周カウンタ21へ出力し、1/10分周カウンタ21をリセットする。

1/10分周カウンタ21は、入力されるシリアルクロック信号2をカウントして、10bit分のタイミングをカウントしたらパラレルクロック信号14を出力し、再度10bit分のタイミングのカウントを開始する。1/10分周カウンタ21は、リセット信号15が入力されない場合は、この動作を繰返し行う。リセット信号15が入力された場合には、カウントアップ中の動作を一旦中止し、その時点から10bit分のタイミングのカウントを開始しなおす。

10bitのラッチ回路19では、1/10分周カウンタ21からのパラレルクロック信号14を入力し、そのトリガで、シフトレジスタ回路16からのパラレルデータ信号17-21〜17-30をラッチし、ラッチ後の10bitパラレルデータ信号20-1〜20-10を後段(図示せず)に出力する。

以上の動作の結果、同期検出回路18が同期検出する前は、1/10分周カウンタ21はリセット動作せず、そのため、受信したデータのワードの境界とは無関係にパラレルクロック信号14を出力するので、ラッチ回路19はシフトレジスタ7の出力をワードごとにラッチしない。その後、同期検出回路18が同期検出すると、1/10分周カウンタ21のカウント動作がリセットされた時点から、そのカウント動作によるパラレルクロック信号14の出力が、受信したデータのシフト状態とワードごとに一致するので、ラッチ回路19は、パラレルデータ信号17-21〜17-30をワード単位にラッチすることができる。

概要

直並列変換後の低ビットレートで同期検出することによって、コストおよび消費電力を低減する回路を得る。

高速シリアル信号を、直並列変換してnbitのパラレル信号に変換しラッチし、ラッチ後のパラレル信号から同期検出し、その同期検出の有無の結果をもとに、上記ラッチのタイミングを制御し、同期検出していない場合は、ラッチタイミングをシリアル信号の1bit分のクロック幅で拡大または縮小して同期の位相を変化させる動作を、同期検出するまで繰り返すものである。

目的

本発明の目的は、直並列変換装置において、超高速で動作する回路を必要最低限に抑え、コスト、消費電力を極力低減し、上記回路の段数を低減することにある。

効果

実績

技術文献被引用数
0件
牽制数
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請求項1

シリアルデータ信号を、複数ビットパラレルデータ信号に変換する直並列変換装置において、該直並列変換装置は、上記パラレルデータ信号をラッチするラッチ回路(5)と、シリアルクロック信号分周してラッチタイミング信号を生成する分周カウンタ回路(13)と、上記ラッチ回路出力において上記シリアルデータ信号に所定の間隔で挿入された同期信号を検出する同期検出回路(7)と、該同期検出回路(7)が所定の時間間隔以内で連続して上記同期信号を検出した場合、同期有効判定信号を出力する同期有効判定回路(9)と、該同期有効判定回路(9)が同期有効判定信号を出力しない期間に、上記分周カウンタ回路(13)で生成されるラッチタイミング出力が、上記所定の時間間隔を超える時間ごとに上記シリアルクロック信号の1周期シフトして出力するよう制御するクロック制御パルス信号を出力するクロック制御データ出力回路(11)とからなることを特徴とする直並列変換装置。

請求項2

上記所定の時間間隔とは、上記シリアルデータ信号の中に挿入された同期信号間の挿入間隔を基準としていることを特徴とした請求項1記載の直並列変換装置。

技術分野

0001

本発明は、シリアルデータ信号パラレルデータ信号に変換し、変換後のパラレルデータ信号がワード同期するための同期検出手段を併せもつ直並列変換装置に関するものである。

背景技術

0002

近年光ファイバケーブルの実用化および利用技術の進歩に伴い、HDTVビデオ信号伝送等に対応可能な1G(ギガbpsを超える超高速ディジタル伝送が実現している。このような光ファイバを用いてディジタル伝送を行なうには、一般に、8〜10bitに量子化されたパラレルデータ信号をシリアルデータ信号に変換して伝送し、受信側で受信したシリアルデータ信号をもとのパラレルデータ信号に復元している。

0003

従来技術でのシリアルパラレル変換(直並列変換)装置の一例として、実用化されている直並列変換装置の機能ブロック図を図2に示し、以下この動作を説明する。なお、1ワードが10bitであるとして説明する。

0004

図2において、1はシリアルデータ信号、2はシリアルデータ信号1のビットタイミングを表すシリアルクロック信号で、送信側(図示せず)から送信され、シフトレジスタ回路16に入力する。また、シリアルクロック信号2は、1/10分周カウンタ21にも入力している。

0005

シリアルデータ信号1の中には、例えば、3ワードの3FFH(16進表記、以下同じ)、000H、000Hのように、オール1とオール0の組み合わせからなる連続した3ワードの同期コードが付加されている。なお、シリアルデータ信号1のデータ部分(同期コード以外の部分)には、ワード単位にオール1またはオール0となる信号が出現しないように、あらかじめ送信側に禁止手段が設けられている。

0006

3×10bitのシフトレジスタ回路16は、シリアルクロック信号2の1クロックごとに、入力されたシリアルデータ信号1をシフトして出力し、3ワード分の長さのパラレルデータ信号17-1〜17-30を出力する。3ワード分の長さのパラレルデータ信号17-1〜17-30は同期検出回路18に入力するとともに、その内1ワード分のパラレルデータ信号17-21〜17-30は10bitのラッチ回路19に入力する。

0007

同期検出回路18では、入力したパラレルデータ信号17-1〜17-30が、送信側でシリアルデータ信号1に付加された3ワードの同期コードと同じか否かを検出する。検出の結果、入力したパラレルデータ信号17-1〜17-30が3ワードの同期コードと同じになることを検出した場合は、同期検出回路18は、リセット信号15を1/10分周カウンタ21へ出力し、1/10分周カウンタ21をリセットする。

0008

1/10分周カウンタ21は、入力されるシリアルクロック信号2をカウントして、10bit分のタイミングをカウントしたらパラレルクロック信号14を出力し、再度10bit分のタイミングのカウントを開始する。1/10分周カウンタ21は、リセット信号15が入力されない場合は、この動作を繰返し行う。リセット信号15が入力された場合には、カウントアップ中の動作を一旦中止し、その時点から10bit分のタイミングのカウントを開始しなおす。

0009

10bitのラッチ回路19では、1/10分周カウンタ21からのパラレルクロック信号14を入力し、そのトリガで、シフトレジスタ回路16からのパラレルデータ信号17-21〜17-30をラッチし、ラッチ後の10bitパラレルデータ信号20-1〜20-10を後段(図示せず)に出力する。

0010

以上の動作の結果、同期検出回路18が同期検出する前は、1/10分周カウンタ21はリセット動作せず、そのため、受信したデータのワードの境界とは無関係にパラレルクロック信号14を出力するので、ラッチ回路19はシフトレジスタ7の出力をワードごとにラッチしない。その後、同期検出回路18が同期検出すると、1/10分周カウンタ21のカウント動作がリセットされた時点から、そのカウント動作によるパラレルクロック信号14の出力が、受信したデータのシフト状態とワードごとに一致するので、ラッチ回路19は、パラレルデータ信号17-21〜17-30をワード単位にラッチすることができる。

発明が解決しようとする課題

0011

しかしながら、直並列変換装置に入力するシリアルデータ信号の伝送レートが高くなれば高くなるほど、本装置のシリアルデータ信号およびシリアルデータ信号を処理する回路は、より高速動作が要求される回路素子を用いることになるが、一般に回路素子の性能向上にともない、回路素子機能当り消費電力およびコストも増大する。そのため、前記従来の技術の直並列変換装置では、超高速動作となる同期検出回路やシフトレジスタ回路等が、各々同期ワードビット数分の段数を必要とするため、コスト、消費電力の面で問題があった。

0012

本発明の目的は、直並列変換装置において、超高速で動作する回路を必要最低限に抑え、コスト、消費電力を極力低減し、上記回路の段数を低減することにある。

課題を解決するための手段

0013

本発明は、上記の目的を達成するため、直並列変換装置に入力するシリアルデータ信号を1ワード分のビット数でパラレルデータ信号に変換する手段と、そのパラレルデータ信号をラッチする手段と、ラッチされたパラレルデータ信号から複数ワードからなる同期コードを1ワードごとに検出し、その同期コード検出結果によって上記ラッチ手段のタイミングを制御する信号を出力する手段とからなる。

0014

本発明は、シリアルデータ信号を1ワードごとに直並列変換し、ラッチしたパラレルデータ信号を同期検出回路に入力して、1ワードごとに同期コードを検出し、検出信号フィードバックして直並列変換の同期をとるので、同期検出回路やシフトレジスタ回路の段数が1ワード分のビット数ですむため、コストや消費電力を低減できる。

0015

以下本発明の動作を図を用いて詳しく説明する。なお、以下の説明では直並列変換後のパラレル信号出力が10bitであるケースを例にとる。図1は本発明の一実施例のブロック図、図3は本実施例における動作タイミングを説明する図で、図3の(a)は同期検出パルス信号8が、例えば、1H(水平走査期間)の周期で毎回検出された場合の波形図を表している。

0016

図1において、1はシリアルデータ信号、2はシリアルデータ信号1のビットタイミングを表すシリアルクロック信号で、これら二つの信号は送信側(図示せず)から送信され、シフトレジスタ回路3に入力する。また、シリアルクロック信号2は、1/10分周カウンタ13へも入力している。シリアルデータ信号1の中には、例えば、3FFH、000H、000Hのように、オール1とオール0の組み合わせからなる連続した3ワードの同期コードが付加されている。なお、シリアルデータ信号1のデータ部分(同期コード以外の部分)には、ワード単位にオール1またはオール0となる信号が出現しないよう、あらかじめ送信側に禁止手段が設けられている。

0017

シフトレジスタ回路3は、入力されるシリアルクロック信号2のビットタイミングで、入力されるシリアルデータ信号1をシフトし、1ワード分のパラレルデータ信号4-1〜4-10を出力する。1ワード分のパラレルデータ信号4-1〜4-10は10bitの段数のラッチ回路5に入力する。

0018

ラッチ回路5では、1/10分周カウンタ13からのパラレルクロック信号14を入力し、そのトリガで、シフトレジスタ回路3からのパラレルデータ信号4-1〜4-10をラッチし、ラッチ後の10bitパラレルデータ信号6-1〜6-10を後段(図示せず)に出力するとともに同期検出回路7に出力する。

0019

同期検出回路7では、入力したパラレルデータ信号6-1〜6-10が、送信側でシリアルデータ信号1に付加された3ワードの同期コードと同じか否かを1ワードずつ検出し、例えば連続して3ワードの3FFH、000H、000Hが検出されれば、図3に示すような同期検出パルス信号8を出力する。なお、同期検出パルス信号8のパルス波形は、連続して3ワードの3FFH、000H、000Hが検出されるたびに出力されるので、同期検出回路7が、送信側において所定の間隔(図3の1Hに相当する間隔)でシリアルデータ信号1に付加された同期コードを毎回検出した場合は、同期検出パルス信号8のパルス波形の出力間隔も、図3の(a)に示すように上記所定の間隔と同じ1Hとなる。同期検出パルス信号8は、クロック制御データ出力回路11および、同期有効判定回路9に入力する。

0020

同期有効判定回路9は、同期検出パルス信号8が入力されると、そのパルス波形をトリガにして、例えば3Hの幅の有効判定信号10を出力する。同期有効判定回路9は、同期検出パルス信号8が入力するたびにリトリガ動作するので、同期検出パルス信号8のパルス間隔が例えば3H未満であれば、図3の(a)に示すように、最初の同期検出パルスが同期有効判定回路9に入力された以降は、有効判定信号10の幅は途切れることなく出力され続けて、その出力により同期が有効な期間が続いていることを示す。

0021

クロック制御データ出力回路11は、同期検出パルス信号8および有効判定信号10を入力とし、上記とは逆に有効判定信号が出力されず、同期が有効でないと判定された期間に、例えば3.5Hを周期として、繰り返してクロック制御パルス信号12を出力する。

0022

クロック制御パルス信号12は1/10分周カウンタ回路13に入力し、1/10分周カウンタ回路13は、クロック制御パルス信号12が入力されるたびにパラレルクロック信号14の出力タイミングをシリアルクロック信号2の1クロック分づつ余分にずらせて出力する動作(シフト動作)を行う。

0023

なお、クロック制御データ出力回路11において、クロック制御パルス信号12の出力は、電源投入時の制御手順および同期検出パルス信号8によりリセットされるので、電源投入時から、あるいは同期検出パルス信号8の入力時から3.5H経過するまでは、クロック制御パルス信号12は出力されない。また、クロック制御データ出力回路11に入力する同期検出パルス信号8の発生周期が3.5H未満の場合は、クロック制御パルス信号12の出力がリセットされて、あるリセット時点から次のリセット時点までは、クロック制御パルス信号12は出力されない(同期検出パルス信号8の周期が1Hのため、図3の(a)の、クロック制御パルス信号12の最初のパルスより後の点線で示したパルスが出力されない)。

0024

次に、同期検出パルス信号8の検出失敗が発生した等、同期検出パルス間隔が部分的に1H以上の周期、例えば2Hまたは3Hの周期になった場合の動作について説明する。図3の(b)は同期検出パルス信号8が部分的に1H以上の周期となった場合の波形図を表している。

0025

図3の(b)において、同期検出パルス信号8の点線で示したパルスは、出力されていないパルスであることを示している。このとき、クロック制御データ出力回路11は、上述のとおり同期検出パルス信号8の入力時から3.5H経過するまでは、クロック制御パルス信号12を出力しないことから、2Hまたは3Hの周期であるので、図3の(b)で示すようにクロック制御パルス信号12は出力されない。

0026

なお、本実施例で有効判定信号10の期間を3Hとし、クロック制御パルス信号12の出力を同期コードの検出から3.5Hとしたのは、2回連続までの同期コードの検出失敗に対してはクロック制御パルス信号12が出力しないようにするためであり、これらの期間を拡大すれば、クロック制御パルス信号12が出力されるに至る、同期コード検出失敗の連続回数を3回以上に増加することができる。

0027

一方、動作の初期状態で、10bitパラレルデータ信号6−1〜6−10がワードごとに、正しくMSB(最上位ビット:most significantbit)〜LSB(最下位ビット:least significant bit)の組合せに一致しないときには、図3の(c)に示すように同期検出回路7は同期検出パルス信号8を出力しない。このときクロック制御データ出力回路11からは3.5H周期でクロック制御パルス信号12が出力され、1/10分周カウンタ回路13は、クロック制御パルス信号12が加わるたびに、上述したようにパラレルクロック信号14の出力タイミングのシフト動作を行う。このシフト動作を繰り返すことによって、10bitパラレルデータ信号6−1〜6−10が正しくMSB〜LSBの組合せに一致すると、同期検出回路7により同期コードが検出されるので、初めて有効判定信号10が出力される。ここで、10bitパラレルデータ信号6−1〜6−10が正しくMSB〜LSBの組み合せに一致した状態が続けば、以降は図3(a)で述べた動作と同じになる。

0028

なお、図3(d)に示すように10bitパラレルデータ信号6−1〜6−10が正しくMSB〜LSBの組み合せと一致するまでの間に同期コードの誤検出が発生しても、クロック制御パルス信号12の発生が停止してMSB〜LSBの組み合せが正しい10bitパラレルデータ信号6−1〜6−10となるまでの期間が増加するのみであり、大きな障害とはならない。

0029

以上のように本発明を用いると最も高速で動作しなければならない回路は、1ワード分のシフトレジスタと1/10分周カウンタのみであり、従来装置に比べ、最も高速で動作しなければならない回路を減ずることが可能で、著しくコストおよび消費電力を少なくすることができる。

0030

図面の簡単な説明

0031

図1本発明の一実施例を示すブロック図である。
図2従来の技術における直並列変換装置のブロック図である。
図3図1の実施例における動作タイミングを説明する図である。

--

0032

1:シリアルデータ信号
2:シリアルクロック信号
3:10bitシフトレジスタ回路
4-1〜4-10:10bitパラレルデータ信号
5:10bitラッチ回路
6-1〜6-10:10bitパラレルデータ信号
7:同期検出回路
8:同期検出パルス信号
9:同期有効判定回路
10:有効判定信号
11:クロック制御データ出力回路
12:クロック制御パルス信号
13:1/10分周カウンタ回路
14:パラレルクロック信号

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