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技術 半導体装置及びその製造方法

出願人 株式会社東芝
発明者 幸山裕亮杉浦聡一
出願日 1994年8月16日 (26年4ヶ月経過) 出願番号 1994-192526
公開日 1995年6月23日 (25年6ヶ月経過) 公開番号 1995-161837
状態 特許登録済
技術分野 半導体の電極 半導体集積回路装置の内部配線 半導体メモリ
主要キーワード 埋込み材 素子間耐圧 FOB PNジャンクション チャンネル抵抗 マスクパタ オングストロ 低抵抗コンタクト
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重要な関連分野

この項目の情報は公開日時点(1995年6月23日)のものです。
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図面 (20)

目的

この発明は、メモリセル領域におけるPNジャンクション不良の発生率を低くするとともに周辺回路領域におけるコンタクト抵抗を充分に低くする。

構成

層間絶縁膜39にビット線の第1のコンタクトホ−ル39a を形成し、このコンタクトホ−ル39a 内及び層間絶縁膜39の上にポリシリコン膜40を堆積させる。次に、レジスト43をマスクとしてポリシリコン膜40に等方性ドライエッチングを行い、前記層間絶縁膜39をRIEによりエッチングし、周辺回路領域31b における層間絶縁膜39に第2のコンタクトホ−ル39b を設け、第2のコンタクトホ−ル39b 内及びポリシリコン膜40の上に積層膜44を形成する。次に、第2のコンタクトホ−ル39b 内に埋込み材45を埋め込み、前記積層膜44とポリシリコン膜40とをパタニングし、メモリセル領域31a にビット線46を形成する。従って、PNジャンクション不良の発生率を低くできるとともに、コンタクト抵抗を低くできる。

概要

背景

図15乃至図17は、第1の従来の半導体装置の製造方法、即ちDRAM(Dynamic Random Access read write Memory) の製造方法を示す断面図である。先ず、P型シリコン基板1の表面には素子分離酸化膜2が設けられ、この素子分離酸化膜2によりP型シリコン基板1の表面はメモリセル領域1aと周辺回路領域1bとに分離される。次に、前記P型シリコン基板1の表面上にはゲ−ト絶縁膜3が設けられる。このゲ−ト絶縁膜3の上におけるメモリセル領域1aにはデ−タ転送用トランジスタ6のゲ−ト電極4が設けられ、前記ゲ−ト絶縁膜3の上における周辺回路領域1bには図示せぬ駆動用のトランジスタのゲ−ト電極が設けられる。

次に、前記駆動用のトランジスタ及びデ−タ転送用のトランジスタ6それぞれのゲ−ト電極4をマスクとしてイオン注入されることにより、P型シリコン基板1には駆動用のトランジスタ及びデ−タ転送用のトランジスタ6それぞれのソ−ス・ドレイン領域拡散層15、5が形成される。すなわち、メモリセル領域1aにはゲ−ト絶縁膜3、ゲ−ト電極4及びソ−ス・ドレイン領域の拡散層5からなるデ−タ転送用のトランジスタ6が形成され、周辺回路領域1bには駆動用のトランジスタが形成される。前記メモリセル領域1aには図示せぬデ−タ蓄積用の容量が形成されており、前記デ−タ転送用のトランジスタ6および前記デ−タ蓄積用の容量により一つのメモリセルが構成される。

さらに、前記ゲ−ト電極4の側面および上面には絶縁膜7が形成されており、この絶縁膜7、P型シリコン基板1及び素子分離酸化膜2の上には層間絶縁膜8が設けられる。次に、1987 Symposium onVLSITechnology,Digest of Technical Papers,p93に記載されているFOBIC(Fully OverlappingBitline Contact)技術を用いて、前記層間絶縁膜8におけるメモリセル領域1aには、前記ゲ−ト電極4に対して自己整合的ビット線の第1のコンタクトホ−ル8aが設けられる。この後、前記層間絶縁膜8における周辺回路領域1bには第2のコンタクトホ−ル8bが設けられる。

次に、図16に示すように、前記層間絶縁膜8の上及び第1、第2のコンタクトホ−ル8a、8bの内にはCVD( Chemical Vapor Deposition)法により厚さが1000オングストロ−ム程度のポリシリコン膜9が堆積される。この後、前記層間絶縁膜8をマスクとして、P型シリコン基板1にはリン又は砒素等のN型不純物10が5×1015cm-2程度のド−ズ量でイオン注入される。これにより、第1、第2のコンタクトホ−ル8a、8bの下に位置するP型シリコン基板1の表面には高濃度N型拡散層11、12が形成される。

この後、図17に示すように、前記ポリシリコン膜9の上にはスパッタ法により厚さが2000オングストロ−ム程度のWSi2 膜13が形成される。次に、このWSi2 膜13及びポリシリコン膜9はリソグラフィ法及びRIE(Reactive Ion Etching)法によりパタニングされる。これによって、メモリセル領域1aにはWSi2 膜13とポリシリコン膜9との積層構造からなるポリサイド配線でビット線14が形成され、周辺回路領域1bにはポリサイド配線16が形成される。この後、拡散層の活性化とWSi2 膜13の安定化のため、このWSi2膜13は比較的高温、例えば800〜950℃程度の温度でアニ−ルが行われる。

ところで、上記第1の従来の半導体装置の製造方法では、第1、第2のコンタクトホ−ル8a、8bそれぞれにおいて、P型シリコン基板1とポリシリコン膜9とが接触している。このため、PNジャンクション不良の発生を少なくすることはできるが、コンタクトホ−ル8a、8b内におけるコンタクト抵抗を低くすることができない。このコンタクト抵抗に関して、メモリセル領域1aのビット線コンタクトの場合は、転送用のトランジスタ6のチャンネル抵抗に対して低ければ良い。従って、ビット線コンタクトの抵抗は、それほど低い値は要求されず、例えば1kΩ程度でもかまわない。しかし、周辺回路領域1bの第2のコンタクトホ−ル8bにおけるコンタクト抵抗は、駆動用のトランジスタのチャネル抵抗に対して充分低くしなければならなず、例えば数十Ω程度の低い値が要求される。したがって、上記製造方法では、高集積化に伴い周辺回路領域1bにおいて特にコンタクト抵抗を低くするという要求を満足することができない。

図18及び図19は、第2の従来の半導体装置の製造方法を示す断面図であり、第1の従来例と同一部分には同一符号を付し、異なる部分についてのみ説明する。

図18に示すように、層間絶縁膜8の上及び第1、第2のコンタクトホ−ル8a、8bの内にはスパッタ法により上層がTiN、下層がTiからなる積層膜21が形成される。次に、比較的低温、例えば600℃程度でアニ−ルされることにより、第1及び第2のコンタクトホ−ル8a、8bそれぞれの底部において図示せぬTiSi2 膜が形成される。

この後、図19に示すように、前記積層膜21の上にはCVD法によりW等の金属膜22が堆積される。次に、この金属膜22及び積層膜21はリソグラフィ法及びRIE法によりパタ−ニングされる。これにより、メモリセル領域1aには積層膜21と金属膜22とからなるビット線23が形成される。

ところで、上記第2の従来の半導体装置の製造方法では、第1、第2のコンタクトホ−ル8a、8bそれぞれにおいて、P型シリコン基板1と積層膜21の下層であるTiとが接触している。このため、コンタクトホ−ル8a、8b内におけるコンタクト抵抗を低くすることはできるが、P型シリコン基板1とTiとの接触部でTiとSiとが反応してシリサイドを形成するため、PNジャンクション不良の発生率が高くなる。つまり、前記接触部でTiとSiとが反応する際にN型拡散層11、12中のシリコンシリサイド化されることにより、N型拡散層11、12においてPNジャンクション不良が発生する。

これを防止する方法としては、前記N型拡散層11、12を深く形成することが考えられる。しかし、N型拡散層11、12を深くすると、PNジャンクション不良の発生は防止できるが、素子間耐圧が低下することになる。即ち、素子微細化に伴い、素子の相互間隔も短くなるため、N型拡散層11、12を深くすると、素子間耐圧が低下することになる。従って、素子が微細化されるとN型拡散層11、12を浅く形成しなければならなくなり、上記の方法ではPNジャンクション不良の発生を防止することができない。

このPNジャンクション不良の発生に関しては、メモリセル領域1aのビット線コンタクトの数が周辺回路領域1bのコンタクトの数より大変多いため、メモリセル領域1aのビット線コンタクトに対して特に問題となる。ちなみに、周辺回路領域1bのコンタクトの個数が数万個程度である場合、メモリセル領域1aのビット線コンタクトの個数は数百万個である。したがって、上記製造方法では、特にメモリセル領域1aにおいてPNジャンクション不良の発生率を低くするという要求を満足することができない。

図20は、第3の従来の半導体装置、即ちCMOSのDRAMを示す断面図であり、第1の従来例と同一部分には同一符号を付し、異なる部分についてのみ説明する。

先ず、P型シリコン基板1にはPウェル領域28及びNウェル領域29が形成される。次に、P型シリコン基板1の表面には第1及び第2の素子分離酸化膜2a、2bが設けられ、この第1の素子分離酸化膜2aによりP型シリコン基板1の表面はメモリセル領域1aと周辺回路領域1bとに分離される。

この後、トランジスタを構成するゲ−ト絶縁膜、ゲ−ト電極が順次形成される。次に、前記Pウェル領域28にはトランジスタのソ−ス/ドレイン拡散層となるN型拡散層5、15が形成され、前記Nウェル領域29にはP型拡散層17が形成される。

この後、P型シリコン基板1及び素子分離酸化膜2a、2bの上には第1の層間絶縁膜8が設けられる。次に、第1の層間絶縁膜8におけるメモリセル領域1aには、ゲ−ト電極4に対して自己整合的にビット線の第1のコンタクトホ−ル8aが設けられる。次に、このコンタクトホ−ル8a内及び第1の層間絶縁膜8の上にはCVD法により厚さが1000オングストロ−ム程度のポリシリコン膜9が堆積される。この後、イオン注入により、第1のコンタクトホ−ル8aの下に位置するP型シリコン基板1の表面には高濃度のN型拡散層11が形成される。

次に、前記ポリシリコン膜9の上にはWSi2 膜13が形成される。この後、このWSi2 膜13及びポリシリコン膜9はリソグラフィ法及びRIE法によりパタ−ニングされる。これによって、メモリセル領域1aにはWSi2 膜13とポリシリコン膜9との積層構造からなるポリサイド配線でビット線14が形成され、周辺回路領域1bにはポリサイド配線16が形成される。次に、WSi2 膜13にはアニ−ルが行われる。

この後、前記第1の層間絶縁膜8、ビット線14及びポリサイド配線16の上には第2の層間絶縁膜18が堆積される。第1、第2の層間絶縁膜8、18には第3、第4のコンタクトホ−ル18a、18bおよび図示せぬ第5のコンタクトホ−ルが設けられる。第2の層間絶縁膜18には第6のコンタクトホ−ル18dが設けられる。前記第3のコンタクトホ−ル18aはN型拡散層15の上に位置しており、第4のコンタクトホ−ル18bはP型拡散層17の上に位置している。第5のコンタクトホ−ルは図示せぬゲ−ト電極の上に位置しており、第6のコンタクトホ−ル18dはビット線レベルのポリサイド配線16の上に位置している。

次に、第3乃至第6のコンタクトホ−ル18a、18b、18dの内および第2の層間絶縁膜18の上には上層がTiN、下層がTiである図示せぬ積層膜が堆積され、この積層膜の上にはAl合金膜が堆積される。この後、前記積層膜及びAl合金膜はパタ−ニングされ、第1のAl配線19が形成される。次に、第1のAl配線19及び第2の層間絶縁膜18の上には第3の層間絶縁膜20が堆積される。次に、この層間絶縁膜20には第7のコンタクトホ−ル20aが設けられ、このコンタクトホ−ル20aは第1のAl配線19の上に位置している。この後、第7のコンタクトホ−ル20aの内および第3の層間絶縁膜20の上には第2のAl配線24が設けられる。

ところで、上記第3の従来の半導体装置の製造方法では、第1のコンタクトホ−ル8aにおいて、P型シリコン基板1とポリシリコン膜9とが接触しているため、PNジャンクション不良の発生を少なくすることができる。また、第3及び第4のコンタクトホ−ルにおいて、拡散層15、17と金属配線19が接触しているため、コンタクト抵抗を低くすることができる。しかし、第3及び第4のコンタクトホ−ル18a、18bの深さが深いため、これらのコンタクトホ−ル18a、18b内で第1のAl配線19の断線が生じることがある。

概要

この発明は、メモリセル領域におけるPNジャンクション不良の発生率を低くするとともに周辺回路領域におけるコンタクト抵抗を充分に低くする。

層間絶縁膜39にビット線の第1のコンタクトホ−ル39a を形成し、このコンタクトホ−ル39a 内及び層間絶縁膜39の上にポリシリコン膜40を堆積させる。次に、レジスト43をマスクとしてポリシリコン膜40に等方性ドライエッチングを行い、前記層間絶縁膜39をRIEによりエッチングし、周辺回路領域31b における層間絶縁膜39に第2のコンタクトホ−ル39b を設け、第2のコンタクトホ−ル39b 内及びポリシリコン膜40の上に積層膜44を形成する。次に、第2のコンタクトホ−ル39b 内に埋込み材45を埋め込み、前記積層膜44とポリシリコン膜40とをパタ−ニングし、メモリセル領域31a にビット線46を形成する。従って、PNジャンクション不良の発生率を低くできるとともに、コンタクト抵抗を低くできる。

目的

この発明は上記のような事情を考慮してなされたものであり、その目的は、メモリセル領域におけるPNジャンクション不良の発生率を低くするとともに、周辺回路領域におけるコンタクト抵抗を充分に低くし、断線の生じない半導体装置及びその製造方法を提供することにある。

効果

実績

技術文献被引用数
0件
牽制数
1件

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請求項1

半導体基板の上に形成された絶縁膜と、前記絶縁膜に設けられた第1のコンタクトホ−ルと、前記半導体基板に形成された前記第1のコンタクトホ−ルの下に位置する第1の拡散層と、前記第1のコンタクトホ−ル内および前記絶縁膜の上に設けられた半導体膜と、前記半導体膜および前記絶縁膜に設けられた第2のコンタクトホ−ルと、前記半導体基板に形成された前記第2のコンタクトホ−ルの下に位置する第2の拡散層と、前記第2のコンタクトホ−ル内および前記半導体膜の上又は少なくとも第2のコンタクトホ−ル近傍の半導体膜の側壁に設けられた少なくとも金属を含む膜と、を具備することを特徴とする半導体装置

請求項2

前記第2の拡散層の不純物濃度は、前記第1の拡散層のそれより高いことを特徴とする請求項1記載の半導体装置。

請求項3

前記第1のコンタクトホ−ルは、前記半導体膜によって埋め込まれていることを特徴とする請求項1記載の半導体装置。

請求項4

前記第2のコンタクトホ−ルの近傍において、前記絶縁膜と前記半導体膜とによる段差が設けられていることを特徴とする請求項1記載の半導体装置。

請求項5

前記第2のコンタクトホ−ルは、埋め込まれていることを特徴とする請求項1記載の半導体装置。

請求項6

半導体基板に第1および第2の拡散層を形成する工程と、前記半導体基板の上に絶縁膜を形成する工程と、前記絶縁膜に、前記第1の拡散層の上に位置する第1のコンタクトホ−ルを設ける工程と、前記第1のコンタクトホ−ル内および前記絶縁膜の上に半導体膜を設ける工程と、前記半導体膜および前記絶縁膜に、前記第2の拡散層の上に位置する第2のコンタクトホ−ルを設ける工程と、前記第2のコンタクトホ−ル内および前記半導体膜の上に金属膜を設ける工程と、を具備することを特徴とする半導体装置の製造方法。

請求項7

前記第1のコンタクトホ−ル内および前記絶縁膜の上に半導体膜を設ける工程においては、前記半導体膜を設けた後に高温熱処理する工程をさらに含むことを特徴とする請求項6記載の半導体装置の製造方法。

請求項8

前記第2のコンタクトホ−ル内および前記半導体膜の上に金属膜を設ける工程においては、金属膜を設けた後に低温で熱処理する工程をさらに含むことを特徴とする請求項6記載の半導体装置の製造方法。

請求項9

メモリセル領域周辺回路領域とを有する半導体基板と、前記メモリセル領域における前記半導体基板の表面に形成された第1のMOSFETの第1導電型の拡散層と、前記周辺回路領域における前記半導体基板の表面に形成された第2のMOSFETの第1導電型の拡散層と、前記周辺回路領域における前記半導体基板の表面に形成された第3のMOSFETの第2導電型の拡散層と、前記半導体基板の表面上に設けられた絶縁膜と、前記絶縁膜に設けられ、前記第1のMOSFETの第1導電型の拡散層の上に位置する第1のコンタクトホ−ルと、前記第1のコンタクトホ−ル内および前記絶縁膜の上に設けられた半導体膜と、前記半導体膜および前記絶縁膜に設けられ、前記第2のMOSFETの第1導電型の拡散層および前記第3のMOSFETの第2導電型の拡散層それぞれの上に位置する第2および第3のコンタクトホ−ルと、前記第2および第3のコンタクトホ−ルそれぞれの内および前記半導体膜の上又は少なくとも第2および第3のコンタクトホ−ル近傍の半導体膜の側壁に設けられた少なくとも金属を含む膜と、を具備することを特徴とする半導体装置。

請求項10

前記第1のコンタクトホ−ルは、前記第1のMOSFETのゲ−ト電極に対して自己整合的に形成されていることを特徴とする請求項9記載の半導体装置。

請求項11

前記第2のMOSFETの第1導電型の拡散層は、前記少なくとも金属を含む膜を介して前記第3のMOSFETの第2導電型の拡散層と接続されていることを特徴とする請求項9記載の半導体装置。

請求項12

前記第2のMOSFETの第1導電型の拡散層は、前記少なくとも金属を含む膜と前記半導体膜とを介して前記第3のMOSFETの第2導電型の拡散層と接続されていることを特徴とする請求項9記載の半導体装置。

請求項13

メモリセル領域および周辺回路領域それぞれにおける半導体基板の表面に第1および第2のMOSFETの第1導電型の拡散層を形成する工程と、前記周辺回路領域における前記半導体基板の表面に第3のMOSFETの第2導電型の拡散層を形成する工程と、前記半導体基板の表面上に絶縁膜を設ける工程と、前記絶縁膜に、前記第1のMOSFETの第1導電型の拡散層の上に位置する第1のコンタクトホ−ルを設ける工程と、前記第1のコンタクトホ−ル内および前記絶縁膜の上に半導体膜を設ける工程と、前記半導体膜および前記絶縁膜に、前記第2のMOSFETの第1導電型の拡散層および前記第3のMOSFETの第2導電型の拡散層それぞれの上に位置する第2および第3のコンタクトホ−ルを設ける工程と、前記第2および第3のコンタクトホ−ルそれぞれの内および前記半導体膜の上に少なくとも金属を含む膜を設ける工程と、を具備することを特徴とする半導体装置の製造方法。

技術分野

0001

この発明は、半導体装置及びその製造方法に係わり、特に低抵抗コンタクト配線を有する半導体装置及びその製造方法に関する。

背景技術

0002

図15乃至図17は、第1の従来の半導体装置の製造方法、即ちDRAM(Dynamic Random Access read write Memory) の製造方法を示す断面図である。先ず、P型シリコン基板1の表面には素子分離酸化膜2が設けられ、この素子分離酸化膜2によりP型シリコン基板1の表面はメモリセル領域1aと周辺回路領域1bとに分離される。次に、前記P型シリコン基板1の表面上にはゲ−ト絶縁膜3が設けられる。このゲ−ト絶縁膜3の上におけるメモリセル領域1aにはデ−タ転送用トランジスタ6のゲ−ト電極4が設けられ、前記ゲ−ト絶縁膜3の上における周辺回路領域1bには図示せぬ駆動用のトランジスタのゲ−ト電極が設けられる。

0003

次に、前記駆動用のトランジスタ及びデ−タ転送用のトランジスタ6それぞれのゲ−ト電極4をマスクとしてイオン注入されることにより、P型シリコン基板1には駆動用のトランジスタ及びデ−タ転送用のトランジスタ6それぞれのソ−ス・ドレイン領域拡散層15、5が形成される。すなわち、メモリセル領域1aにはゲ−ト絶縁膜3、ゲ−ト電極4及びソ−ス・ドレイン領域の拡散層5からなるデ−タ転送用のトランジスタ6が形成され、周辺回路領域1bには駆動用のトランジスタが形成される。前記メモリセル領域1aには図示せぬデ−タ蓄積用の容量が形成されており、前記デ−タ転送用のトランジスタ6および前記デ−タ蓄積用の容量により一つのメモリセルが構成される。

0004

さらに、前記ゲ−ト電極4の側面および上面には絶縁膜7が形成されており、この絶縁膜7、P型シリコン基板1及び素子分離酸化膜2の上には層間絶縁膜8が設けられる。次に、1987 Symposium onVLSITechnology,Digest of Technical Papers,p93に記載されているFOBIC(Fully OverlappingBitline Contact)技術を用いて、前記層間絶縁膜8におけるメモリセル領域1aには、前記ゲ−ト電極4に対して自己整合的ビット線の第1のコンタクトホ−ル8aが設けられる。この後、前記層間絶縁膜8における周辺回路領域1bには第2のコンタクトホ−ル8bが設けられる。

0005

次に、図16に示すように、前記層間絶縁膜8の上及び第1、第2のコンタクトホ−ル8a、8bの内にはCVD( Chemical Vapor Deposition)法により厚さが1000オングストロ−ム程度のポリシリコン膜9が堆積される。この後、前記層間絶縁膜8をマスクとして、P型シリコン基板1にはリン又は砒素等のN型不純物10が5×1015cm-2程度のド−ズ量でイオン注入される。これにより、第1、第2のコンタクトホ−ル8a、8bの下に位置するP型シリコン基板1の表面には高濃度N型拡散層11、12が形成される。

0006

この後、図17に示すように、前記ポリシリコン膜9の上にはスパッタ法により厚さが2000オングストロ−ム程度のWSi2 膜13が形成される。次に、このWSi2 膜13及びポリシリコン膜9はリソグラフィ法及びRIE(Reactive Ion Etching)法によりパタニングされる。これによって、メモリセル領域1aにはWSi2 膜13とポリシリコン膜9との積層構造からなるポリサイド配線でビット線14が形成され、周辺回路領域1bにはポリサイド配線16が形成される。この後、拡散層の活性化とWSi2 膜13の安定化のため、このWSi2膜13は比較的高温、例えば800〜950℃程度の温度でアニ−ルが行われる。

0007

ところで、上記第1の従来の半導体装置の製造方法では、第1、第2のコンタクトホ−ル8a、8bそれぞれにおいて、P型シリコン基板1とポリシリコン膜9とが接触している。このため、PNジャンクション不良の発生を少なくすることはできるが、コンタクトホ−ル8a、8b内におけるコンタクト抵抗を低くすることができない。このコンタクト抵抗に関して、メモリセル領域1aのビット線コンタクトの場合は、転送用のトランジスタ6のチャンネル抵抗に対して低ければ良い。従って、ビット線コンタクトの抵抗は、それほど低い値は要求されず、例えば1kΩ程度でもかまわない。しかし、周辺回路領域1bの第2のコンタクトホ−ル8bにおけるコンタクト抵抗は、駆動用のトランジスタのチャネル抵抗に対して充分低くしなければならなず、例えば数十Ω程度の低い値が要求される。したがって、上記製造方法では、高集積化に伴い周辺回路領域1bにおいて特にコンタクト抵抗を低くするという要求を満足することができない。

0008

図18及び図19は、第2の従来の半導体装置の製造方法を示す断面図であり、第1の従来例と同一部分には同一符号を付し、異なる部分についてのみ説明する。

0009

図18に示すように、層間絶縁膜8の上及び第1、第2のコンタクトホ−ル8a、8bの内にはスパッタ法により上層がTiN、下層がTiからなる積層膜21が形成される。次に、比較的低温、例えば600℃程度でアニ−ルされることにより、第1及び第2のコンタクトホ−ル8a、8bそれぞれの底部において図示せぬTiSi2 膜が形成される。

0010

この後、図19に示すように、前記積層膜21の上にはCVD法によりW等の金属膜22が堆積される。次に、この金属膜22及び積層膜21はリソグラフィ法及びRIE法によりパタ−ニングされる。これにより、メモリセル領域1aには積層膜21と金属膜22とからなるビット線23が形成される。

0011

ところで、上記第2の従来の半導体装置の製造方法では、第1、第2のコンタクトホ−ル8a、8bそれぞれにおいて、P型シリコン基板1と積層膜21の下層であるTiとが接触している。このため、コンタクトホ−ル8a、8b内におけるコンタクト抵抗を低くすることはできるが、P型シリコン基板1とTiとの接触部でTiとSiとが反応してシリサイドを形成するため、PNジャンクション不良の発生率が高くなる。つまり、前記接触部でTiとSiとが反応する際にN型拡散層11、12中のシリコンシリサイド化されることにより、N型拡散層11、12においてPNジャンクション不良が発生する。

0012

これを防止する方法としては、前記N型拡散層11、12を深く形成することが考えられる。しかし、N型拡散層11、12を深くすると、PNジャンクション不良の発生は防止できるが、素子間耐圧が低下することになる。即ち、素子微細化に伴い、素子の相互間隔も短くなるため、N型拡散層11、12を深くすると、素子間耐圧が低下することになる。従って、素子が微細化されるとN型拡散層11、12を浅く形成しなければならなくなり、上記の方法ではPNジャンクション不良の発生を防止することができない。

0013

このPNジャンクション不良の発生に関しては、メモリセル領域1aのビット線コンタクトの数が周辺回路領域1bのコンタクトの数より大変多いため、メモリセル領域1aのビット線コンタクトに対して特に問題となる。ちなみに、周辺回路領域1bのコンタクトの個数が数万個程度である場合、メモリセル領域1aのビット線コンタクトの個数は数百万個である。したがって、上記製造方法では、特にメモリセル領域1aにおいてPNジャンクション不良の発生率を低くするという要求を満足することができない。

0014

図20は、第3の従来の半導体装置、即ちCMOSのDRAMを示す断面図であり、第1の従来例と同一部分には同一符号を付し、異なる部分についてのみ説明する。

0015

先ず、P型シリコン基板1にはPウェル領域28及びNウェル領域29が形成される。次に、P型シリコン基板1の表面には第1及び第2の素子分離酸化膜2a、2bが設けられ、この第1の素子分離酸化膜2aによりP型シリコン基板1の表面はメモリセル領域1aと周辺回路領域1bとに分離される。

0016

この後、トランジスタを構成するゲ−ト絶縁膜、ゲ−ト電極が順次形成される。次に、前記Pウェル領域28にはトランジスタのソ−ス/ドレイン拡散層となるN型拡散層5、15が形成され、前記Nウェル領域29にはP型拡散層17が形成される。

0017

この後、P型シリコン基板1及び素子分離酸化膜2a、2bの上には第1の層間絶縁膜8が設けられる。次に、第1の層間絶縁膜8におけるメモリセル領域1aには、ゲ−ト電極4に対して自己整合的にビット線の第1のコンタクトホ−ル8aが設けられる。次に、このコンタクトホ−ル8a内及び第1の層間絶縁膜8の上にはCVD法により厚さが1000オングストロ−ム程度のポリシリコン膜9が堆積される。この後、イオン注入により、第1のコンタクトホ−ル8aの下に位置するP型シリコン基板1の表面には高濃度のN型拡散層11が形成される。

0018

次に、前記ポリシリコン膜9の上にはWSi2 膜13が形成される。この後、このWSi2 膜13及びポリシリコン膜9はリソグラフィ法及びRIE法によりパタ−ニングされる。これによって、メモリセル領域1aにはWSi2 膜13とポリシリコン膜9との積層構造からなるポリサイド配線でビット線14が形成され、周辺回路領域1bにはポリサイド配線16が形成される。次に、WSi2 膜13にはアニ−ルが行われる。

0019

この後、前記第1の層間絶縁膜8、ビット線14及びポリサイド配線16の上には第2の層間絶縁膜18が堆積される。第1、第2の層間絶縁膜8、18には第3、第4のコンタクトホ−ル18a、18bおよび図示せぬ第5のコンタクトホ−ルが設けられる。第2の層間絶縁膜18には第6のコンタクトホ−ル18dが設けられる。前記第3のコンタクトホ−ル18aはN型拡散層15の上に位置しており、第4のコンタクトホ−ル18bはP型拡散層17の上に位置している。第5のコンタクトホ−ルは図示せぬゲ−ト電極の上に位置しており、第6のコンタクトホ−ル18dはビット線レベルのポリサイド配線16の上に位置している。

0020

次に、第3乃至第6のコンタクトホ−ル18a、18b、18dの内および第2の層間絶縁膜18の上には上層がTiN、下層がTiである図示せぬ積層膜が堆積され、この積層膜の上にはAl合金膜が堆積される。この後、前記積層膜及びAl合金膜はパタ−ニングされ、第1のAl配線19が形成される。次に、第1のAl配線19及び第2の層間絶縁膜18の上には第3の層間絶縁膜20が堆積される。次に、この層間絶縁膜20には第7のコンタクトホ−ル20aが設けられ、このコンタクトホ−ル20aは第1のAl配線19の上に位置している。この後、第7のコンタクトホ−ル20aの内および第3の層間絶縁膜20の上には第2のAl配線24が設けられる。

0021

ところで、上記第3の従来の半導体装置の製造方法では、第1のコンタクトホ−ル8aにおいて、P型シリコン基板1とポリシリコン膜9とが接触しているため、PNジャンクション不良の発生を少なくすることができる。また、第3及び第4のコンタクトホ−ルにおいて、拡散層15、17と金属配線19が接触しているため、コンタクト抵抗を低くすることができる。しかし、第3及び第4のコンタクトホ−ル18a、18bの深さが深いため、これらのコンタクトホ−ル18a、18b内で第1のAl配線19の断線が生じることがある。

発明が解決しようとする課題

0022

上記第1の従来の半導体装置の製造方法では、コンタクトホ−ルにおいてP型シリコン基板1とポリシリコン膜9とが接触しているため、周辺回路領域1bのコンタクト抵抗を充分に低くすることができないという問題がある。また、上記第2の従来の半導体装置の製造方法では、コンタクトホ−ルにおいてP型シリコン基板1と積層膜21の下層であるTiとが接触しているため、メモリセル領域1aにおけるPNジャンクション不良の発生率が高くなるという問題がある。また、上記第3の従来の半導体装置の製造方法では、周辺回路領域のコンタクトホ−ルにおいて、その深さが深いため、Al配線の断線が生じるという問題がある。

0023

この発明は上記のような事情を考慮してなされたものであり、その目的は、メモリセル領域におけるPNジャンクション不良の発生率を低くするとともに、周辺回路領域におけるコンタクト抵抗を充分に低くし、断線の生じない半導体装置及びその製造方法を提供することにある。

課題を解決するための手段

0024

この発明は、上記課題を解決するため、半導体基板の上に形成された絶縁膜と、前記絶縁膜に設けられた第1のコンタクトホ−ルと、前記半導体基板に形成された前記第1のコンタクトホ−ルの下に位置する第1の拡散層と、前記第1のコンタクトホ−ル内および前記絶縁膜の上に設けられた半導体膜と、前記半導体膜および前記絶縁膜に設けられた第2のコンタクトホ−ルと、前記半導体基板に形成された前記第2のコンタクトホ−ルの下に位置する第2の拡散層と、前記第2のコンタクトホ−ル内および前記半導体膜の上又は少なくとも第2のコンタクトホ−ル近傍の半導体膜の側壁に設けられた少なくとも金属を含む膜と、を具備することを特徴としている。

0025

また、半導体基板に第1および第2の拡散層を形成する工程と、前記半導体基板の上に絶縁膜を形成する工程と、前記絶縁膜に、前記第1の拡散層の上に位置する第1のコンタクトホ−ルを設ける工程と、前記第1のコンタクトホ−ル内および前記絶縁膜の上に半導体膜を設ける工程と、前記半導体膜および前記絶縁膜に、前記第2の拡散層の上に位置する第2のコンタクトホ−ルを設ける工程と、前記第2のコンタクトホ−ル内および前記半導体膜の上に金属膜を設ける工程と、を具備することを特徴としている。

0026

また、メモリセル領域と周辺回路領域とを有する半導体基板と、前記メモリセル領域における前記半導体基板の表面に形成された第1のMOSFETの第1導電型の拡散層と、前記周辺回路領域における前記半導体基板の表面に形成された第2のMOSFETの第1導電型の拡散層と、前記周辺回路領域における前記半導体基板の表面に形成された第3のMOSFETの第2導電型の拡散層と、前記半導体基板の表面上に設けられた絶縁膜と、前記絶縁膜に設けられ、前記第1のMOSFETの第1導電型の拡散層の上に位置する第1のコンタクトホ−ルと、前記第1のコンタクトホ−ル内および前記絶縁膜の上に設けられた半導体膜と、前記半導体膜および前記絶縁膜に設けられ、前記第2のMOSFETの第1導電型の拡散層および前記第3のMOSFETの第2導電型の拡散層それぞれの上に位置する第2および第3のコンタクトホ−ルと、前記第2および第3のコンタクトホ−ルそれぞれの内および前記半導体膜の上又は少なくとも第2および第3のコンタクトホ−ル近傍の半導体膜の側壁に設けられた少なくとも金属を含む膜と、を具備することを特徴としている。

0027

また、メモリセル領域および周辺回路領域それぞれにおける半導体基板の表面に第1および第2のMOSFETの第1導電型の拡散層を形成する工程と、前記周辺回路領域における前記半導体基板の表面に第3のMOSFETの第2導電型の拡散層を形成する工程と、前記半導体基板の表面上に絶縁膜を設ける工程と、前記絶縁膜に、前記第1のMOSFETの第1導電型の拡散層の上に位置する第1のコンタクトホ−ルを設ける工程と、前記第1のコンタクトホ−ル内および前記絶縁膜の上に半導体膜を設ける工程と、前記半導体膜および前記絶縁膜に、前記第2のMOSFETの第1導電型の拡散層および前記第3のMOSFETの第2導電型の拡散層それぞれの上に位置する第2および第3のコンタクトホ−ルを設ける工程と、前記第2および第3のコンタクトホ−ルそれぞれの内および前記半導体膜の上に少なくとも金属を含む膜を設ける工程と、を具備することを特徴としている。

0028

この発明は、第1のコンタクトホ−ルにおいては半導体基板と半導体膜とを接触させているため、第1のコンタクトホ−ル内におけるPNジャンクション不良の発生を抑えることができる。第2のコンタクトホ−ルにおいては半導体基板と少なくとも金属を含む膜とを接触させているため、第2のコンタクトホ−ル内においてコンタクト抵抗を充分低くすることができる。

0029

以下、図面を参照してこの発明を実施例により説明する。図1乃至図5は、この発明の第1の実施例による半導体装置の製造方法、即ちDRAMの製造方法を示す断面図である。先ず、P型シリコン基板31の表面には素子分離酸化膜32が設けられ、この素子分離酸化膜32によりP型シリコン基板31の表面はメモリセル領域31aと周辺回路領域31bとに分離される。次に、前記P型シリコン基板31の表面上にはゲ−ト絶縁膜33が設けられる。このゲ−ト絶縁膜33の上におけるメモリセル領域31aにはデ−タ転送用のトランジスタ36のゲ−ト電極34が設けられ、前記ゲ−ト絶縁膜33の上における周辺回路領域31bには図示せぬ駆動用のトランジスタのゲ−ト電極が設けられる。

0030

この後、前記駆動用のトランジスタ及びデ−タ転送用のトランジスタ36それぞれのゲ−ト電極34をマスクとしてイオン注入されることにより、P型シリコン基板31には駆動用のトランジスタ及びデ−タ転送用のトランジスタ36それぞれのソ−ス・ドレイン領域の拡散層37、35が形成される。すなわち、メモリセル領域31aにはゲ−ト絶縁膜33、ゲ−ト電極34及びソ−ス・ドレイン領域の拡散層35からなるデ−タ転送用のトランジスタ36が形成され、周辺回路領域31bには駆動用のトランジスタが形成される。この際、前記周辺回路領域31bにおける拡散層37は、その濃度が前記メモリセル領域31aの拡散層35の濃度より高く形成される。前記メモリセル領域31aにおいてはポリシリコン膜と拡散層35とを接触させるためであり、前記周辺回路領域31bにおいてはメタルと拡散層37とを接触させるためである。つまり、前記拡散層35とポリシリコン膜とを接触させる場合、拡散層35上の自然酸化膜成長を極めて抑えるため、拡散層35の濃度は低くする必要があり、前記拡散層37とメタルとを接触させる場合、オ−ミック接触させるため、逆に拡散層37の濃度は高くする必要がある。前記メモリセル領域31aには図示せぬデ−タ蓄積用の容量が形成されている。

0031

さらに、前記ゲ−ト電極34の上面及び側面には絶縁膜38が設けられ、この絶縁膜38、P型シリコン基板31及び素子分離酸化膜32の上には層間絶縁膜39が設けられる。この後、FOBIC技術を用いて、前記層間絶縁膜39にはゲ−ト電極34に対して自己整合的にビット線の第1のコンタクトホ−ル39aが形成される。

0032

この後、図2に示すように、前記第1のコンタクトホ−ル39aの内及び層間絶縁膜39の上にはCVD法により厚さが1000オングストロ−ム程度の半導体膜、例えばポリシリコン膜40が堆積される。次に、前記層間絶縁膜39をマスクとして、P型シリコン基板31の表面にはリン又は砒素等のN型不純物41が5×1015cm-2程度のド−ズ量でイオン注入される。この後、P型シリコン基板31は比較的高温、例えば800〜950℃程度の温度で活性化のためのアニ−ルが行われる。これにより、ビット線の第1のコンタクトホ−ル39aの下に位置するP型シリコン基板31には高濃度且つ深さが深いN型拡散層42が形成される。

0033

次に、図3に示すように、前記ポリシリコン膜40の上にはレジスト43が塗布され、このレジスト43にはリソグラフィ技術によりマスクパタ−ン43aが形成される。この後、このレジスト43をマスクとして、前記ポリシリコン膜40には等方性ドライエッチングがなされる。次に、前記層間絶縁膜39はレジスト43をマスクとしてRIEによりエッチングされる。これによって、周辺回路領域31bにおける層間絶縁膜39には前記ソ−ス・ドレイン領域の拡散層37の上に位置する第2のコンタクトホ−ル39bが設けられる。この際、第2のコンタクトホ−ル39bは、前記ドライエッチングによりポリシリコン膜40に設けられたホ−ルより小さく形成される。これにより、第2のコンタクトホ−ル39bの近傍において、ポリシリコン膜40と層間絶縁膜39とによる段差40aが設けられる。このように積極的に段差40aを設けているのは、第2のコンタクトホ−ル39bの側壁にオ−バ−ハングが形成されることを防ぐためである。

0034

この後、図4に示すように、前記レジスト43は除去され、前記第2のコンタクトホ−ル39bの内及びポリシリコン膜40の上又は少なくとも第2のコンタクトホ−ル39b近傍のポリシリコン膜40の側壁にはスパッタ法により上層がTiN、下層がTiからなる積層膜44が形成される。次に、比較的低温、例えば600℃程度でアニ−ルされることにより、第2のコンタクトホ−ル39bの底部において図示せぬTiSi2 膜が形成される。

0035

次に、図5に示すように、平坦化するため、第2のコンタクトホ−ル39b内は、例えば高濃度に不純物がド−プされたアモルファスシリコン膜又はW膜等の埋込み材45によりエッチバック法を用いて埋め込まれる。この後、前記積層膜44とポリシリコン膜40とはリソグラフィ法及びRIE法により同時にパタ−ニングされる。これにより、メモリセル領域31aには積層膜44とポリシリコン膜40とからなるビット線46が形成される。

0036

上記第1の実施例によれば、メモリセル領域31aの第1のコンタクトホ−ル39aにおいてはP型シリコン基板31とポリシリコン膜40とを接触させ、周辺回路領域31bの第2のコンタクトホ−ル39bにおいてはP型シリコン基板31と積層膜44の下層であるTiとを接触させている。このため、ビット線コンタクトの数の多いメモリセル領域31aにおいて、ビット線コンタクトにおけるPNジャンクション不良の発生を抑えることができる。これとともに、周辺回路領域31bのコンタクトホ−ル39b内において、コンタクト抵抗を充分低くすること、つまり駆動用のトランジスタのチャネル抵抗に対して充分低くすることができる。したがって、メモリセル領域31aにおけるPNジャンクション不良の発生率の低減および高集積化に伴う周辺回路領域31bにおけるコンタクト抵抗の低抵抗化それぞれの要求を同時に満足させることができるコンタクトを形成することができる。

0037

尚、上記第1の実施例では、第2のコンタクトホ−ル39bの内及びポリシリコン膜40の上に上層がTiN、下層がTiからなる積層膜44を形成しているが、第2のコンタクトホ−ル39bの内及びポリシリコン膜40の上に金属シリサイドを形成することも可能である。すなわち、第2のコンタクトホ−ル39bの内及びポリシリコン膜40の上には少なくとも金属を含む膜であれば積層膜44以外のものを形成することも可能である。

0038

図6は、この発明の第2の実施例による半導体装置を示す断面図であり、図5と同一部分には同一符号を付し、第1の実施例と異なる部分についてのみ説明する。

0039

ビット線の第1のコンタクトホ−ル39aの内及び層間絶縁膜39の上には厚さをビット線のコンタクトの径の半分より厚くしたポリシリコン膜40が堆積される。これにより、前記第1のコンタクトホ−ル39a内はポリシリコン膜40により埋め込まれる。

0040

上記第2の実施例においても第1の実施例と同様の効果を得ることができる。さらに、アニ−ルにより第2のコンタクトホ−ル39bの底部においてTiSi2 膜を形成する際、ポリシリコン膜40と積層膜44の界面においても同様のシリサイド反応が生じるわけであるが、第1のコンタクトホ−ル39aはポリシリコン膜40で完全に埋め込まれているため、シリサイド反応は第1のコンタクトホ−ル39aの上部でのみ起こり、この結果、第1のコンタクトホ−ル39aの下部に存在するPNジャンクションへの、前記シリサイド反応によって生じる応力の影響を最小限に抑えることができる。従って、更に、PNジャンクション不良の発生率を低減することができる。

0041

図7は、この発明の第3の実施例による半導体装置を示す断面図であり、図5と同一部分には同一符号を付し、第1の実施例と異なる部分についてのみ説明する。

0042

第2のコンタクトホ−ル39bの底部においてTiSi2 膜が形成された後、積層膜44の上にはW等の金属膜47が設けられる。この際、第2のコンタクトホ−ル39bは埋め込まれない。

0043

この後、前記金属膜47、積層膜44及びポリシリコン膜40はリソグラフィ法及びRIE法により同時にパタ−ニングされる。これにより、メモリセル領域31aには金属膜47、積層膜44及びポリシリコン膜40からなるビット線46が形成される。

0044

上記第3の実施例においても第1の実施例と同様の効果を得ることができる。また、W等の金属膜47はCVD法で形成されるため、ステップカバレッジが良好である。従って、コンタクトホ−ル内で断線を生じる心配が無いため、コンタクトホ−ルを埋め込む必要が無い。このため、埋め込み工程が省略でき、工程数が削減されるので製造歩留まりが向上する。

0045

図8は、この発明の第4の実施例による半導体装置、即ちCMOSのDRAMを示す断面図であり、図5と同一部分には同一符号を付し、第1の実施例と異なる部分についてのみ説明する。

0046

P型シリコン基板31の表面にはPウェル領域52及びNウェル領域53が形成される。この後、P型シリコン基板31の表面には第1及び第2の素子分離酸化膜54、55が設けられる。これら素子分離酸化膜54、55によりP型シリコン基板31の表面はメモリセル領域51aとN型チャネル周辺回路領域51bとP型チャネル周辺回路領域51cとに分離される。次に、ゲ−ト絶縁膜33の上におけるメモリセル領域51aにはデ−タ転送用トランジスタのゲ−ト電極が設けられ、N型チャネル周辺回路領域51b、P型チャネル周辺回路領域51cには図示せぬ駆動用のトランジスタのゲ−ト電極が設けられる。

0047

この後、メモリセル領域51aにおけるP型シリコン基板31にはデ−タ転送用のトランジスタ36のソ−ス・ドレイン領域のN-型拡散層56が形成される。N型チャネル周辺回路領域51bにおけるP型シリコン基板31にはソ−ス・ドレイン領域のN+ 型拡散層57が形成される。Pチャネル周辺回路領域51cにおけるP型シリコン基板31にはソ−ス・ドレイン領域のP+ 型拡散層58が形成される。

0048

次に、第1のコンタクトホ−ル39a形成後、図示せぬレジストをマスクとしてポリシリコン膜40及び層間絶縁膜39がエッチングされる。これにより、N型チャネル周辺回路領域51b及びP型チャネル周辺回路領域51cそれぞれにおける層間絶縁膜39には前記N+型拡散層57及びP+ 型拡散層58それぞれの上に位置する第2及び第3のコンタクトホ−ル39b、39cが設けられる。

0049

この後、前記第2、第3のコンタクトホ−ル39b、39cの内及びポリシリコン膜40の上には上層がTiN、下層がTiからなる積層膜44が形成される。次に、第2及び第3のコンタクトホ−ル39b、39cそれぞれの底部において図示せぬTiSi2 膜が形成される。

0050

次に、第2、第3のコンタクトホ−ル39b、39c内は、埋込み材45により埋め込まれる。上記第4の実施例によれば、第1の実施例と同様の効果を得ることができる。

0051

また、ソ−ス・ドレイン領域のN+型拡散層57とソ−ス・ドレイン領域のP+ 型拡散層58とを下層がTiからなる積層膜44を介して接続している。このため、前記N+ 型拡散層57のN+型不純物とP+ 型拡散層58のP+ 型不純物とが相互拡散されることがない。

0052

すなわち、前述した第1の従来の半導体装置をCMOSのDRAMに応用した場合、つまり、ポリシリコン膜とWSi膜のポリサイド配線でN+拡散層57とP+ 拡散層58を繋げた場合、ポリサイド配線を介して相互拡散が生じ、コンタクト抵抗が上昇するという問題が生ずる。しかし、上記実施例では、このような問題が生ずることがない。ここでいう相互拡散とは、後のアニ−ル工程で、N+拡散層57中のN型不純物がポリサイド中を通りP+ 拡散層58まで拡散し、また、逆に、P+ 拡散層58中のP型不純物がポリサイド中を通りN+ 拡散層57まで拡散する現象のことである。また、N+ 拡散層とP+ 拡散層の直接接続は微細化にとって有効な手段であり、周辺回路領域においても、集積度が高く素子が微細化されている部分、例えば図14に示すようなCMOSセンスアンプに、この発明は特に有効である。図14に示す参照符号62はワ−ド線を示しており、参照符号63、64はビット線を示しており、参照符号65はメモリセルを示しており、参照符号66、67はI/O線を示している。

0053

尚、上記第4の実施例では、ポリシリコン膜40及び層間絶縁膜39に第2、第3のコンタクトホ−ル39b、39cを設け、これらコンタクトホ−ル39b、39cの内及びポリシリコン膜40の上に積層膜44を設けた後、前記第2、第3のコンタクトホ−ル39b、39cを埋込み材45により埋め込んでいるが、ポリシリコン膜40の上に例えばWSi2 膜を設け、このWSi2 膜、ポリシリコン膜40及び層間絶縁膜39に第2、第3のコンタクトホ−ル39b、39cを設け、これらコンタクトホ−ル39b、39cの内及び前記WSi2 膜の上に積層膜44を設けた後、前記第2、第3のコンタクトホ−ル39b、39cを埋込み材45により埋込み、露出している積層膜44を除去することも可能である。

0054

図1図2及び図9乃至図12は、この発明の第5の実施例による半導体装置の製造方法を示す断面図であり、第1の実施例と同一部分には同一符号を付し、異なる部分について説明する。

0055

図9に示すように、ポリシリコン膜40の上にはスパッタ法により厚さが2000オングストロ−ム程度のWSi2 膜61が形成される。この後、このWSi2 膜61は例えば800〜950℃程度の比較的高温でアニ−ルが行われる。これにより、前記WSi2 膜61は安定化され、拡散層35、37、42は活性化される。

0056

次に、図10に示すように、前記WSi2 膜61の上には図示せぬレジストが塗布され、このレジストにはリソグラフィ技術によりコンタクトホ−ルのマスクパタ−ンが形成される。この後、前記レジストをマスクとしてWSi2 膜61、ポリシリコン膜40及び層間絶縁膜39が順次エッチングされることにより、周辺回路領域31bにおける層間絶縁膜39にはソ−ス・ドレイン領域の拡散層37の上に位置する第2のコンタクトホ−ル39bが設けられる。

0057

この後、図11に示すように、前記レジストは除去され、前記第2のコンタクトホ−ル39bの内及びWSi2 膜61の上にはスパッタ法により上層がTiN、下層がTiからなる積層膜44が形成される。次に、アニ−ルにより、第2のコンタクトホ−ル39bの底部においてTiSi2 膜が形成される。この後、第2のコンタクトホ−ル39b内は、埋込み材45によりエッチバック法を用いて埋め込まれる。

0058

次に、図12に示すように、露出している積層膜44は除去され、前記WSi2 膜61とポリシリコン膜40とはリソグラフィ法及びRIE法により同時にパタ−ニングされる。これにより、メモリセル領域31aにはWSi2 膜61とポリシリコン膜40とからなるビット線46が形成される。

0059

上記第5の実施例においても第1の実施例と同様の効果を得ることができる。尚、上記第5の実施例では、露出している積層膜44を除去した後、WSi2膜61とポリシリコン膜40とをパタ−ニングしているが、露出している積層膜44を除去せず、積層膜44、WSi2 膜61、ポリシリコン膜40を同時にパタ−ニングすることも可能である。

0060

図13は、この発明の第6の実施例による半導体装置を示す断面図であり、図7と同一部分には同一符号を付し、第3の実施例と異なる部分についてのみ説明する。

0061

先ず、P型シリコン基板31にはPウェル領域49及びNウェル領域50が形成される。次に、P型シリコン基板31の表面には第1及び第2の素子分離酸化膜32a、32bが設けられ、この第1の素子分離酸化膜32aによりP型シリコン基板31の表面はメモリセル領域31aと周辺回路領域31bとに分離される。

0062

この後、前記Pウェル領域49にはN型拡散層35、37が形成され、前記Nウェル領域50にはP型拡散層58が形成される。次に、絶縁膜38、P型シリコン基板31及び素子分離酸化膜32a、32bの上には第1の層間絶縁膜39が設けられる。この後、この層間絶縁膜39には第1のコンタクトホ−ル39aが設けられる。次に、このコンタクトホ−ル39aの内及び第1の層間絶縁膜39の上にはポリシリコン膜40が堆積される。

0063

この後、ポリシリコン膜40の上には図示せぬレジスト膜が設けられ、このレジスト膜をマスクとして、前記ポリシリコン膜40はエッチングされる。次に、前記レジスト膜をマスクとして、第1の層間絶縁膜39はRIEによりエッチングされる。これによって、周辺回路領域31bにおける第1の層間絶縁膜39には第2、第3のコンタクトホ−ル39b、39cおよび図示せぬ第4のコンタクトホ−ルが設けられる。第2のコンタクトホ−ル39bはN型拡散層37の上に位置しており、第3のコンタクトホ−ル39cはP型拡散層58の上に位置している。第4のコンタクトホ−ルは図示せぬゲ−ト電極上に位置している。

0064

次に、前記レジスト膜は除去される。この後、第2、第3のコンタクトホ−ル39b、39cの内およびポリシリコン膜40の上にはスパッタ法により上層がTiN、下層がTiからなる積層膜44が形成される。次に、第2及び第3のコンタクトホ−ル39b、39cそれぞれの底部においてTiSi2 膜が形成された後、積層膜44の上にはW等の金属膜47が設けられる。この後、金属膜47、積層膜44及びポリシリコン膜40はパタ−ニングされる。これにより、メモリセル領域31aには金属膜47、積層膜44及びポリシリコン膜40からなるビット線46が形成され、周辺回路領域31bには金属膜47、積層膜44及びポリシリコン膜40からなるビット線レベルの配線層48が形成される。

0065

この後、前記金属膜47及び第1の層間絶縁膜39の上には第2の層間絶縁膜71が堆積される。次に、この層間絶縁膜71には第5及び第6のコンタクトホ−ル71a、71bが設けられ、これらコンタクトホ−ル71a、71bはビット線レベルの配線層48の上に位置している。この後、第5、第6のコンタクトホ−ル71a、71b内および第2の層間絶縁膜71の上には上層がTiN、下層がTiからなる図示せぬ積層膜が形成され、この積層膜の上にはAl合金膜が形成される。次に、このAl合金膜及び前記積層膜はパタ−ニングされ、第1のAl配線72が形成される。この後、第1のAl配線72及び第2の層間絶縁膜71の上には第3の層間絶縁膜73が堆積される。次に、この層間絶縁膜73には第7のコンタクトホ−ル73aが設けられ、このコンタクトホ−ル73aは第1のAl配線72の上に位置している。この後、第7のコンタクトホ−ル73aの内および第3の層間絶縁膜73の上には第2のAl配線74が形成される。

0066

上記第6の実施例においても第3の実施例と同様の効果を得ることができる。また、第1のAl配線72をN型拡散層37及びP型拡散層58に電気的に接続するには、第1及び第2の層間絶縁膜39、71にコンタクトホ−ルを形成することによりN型拡散層37及びP型拡散層58それぞれに第1のAl配線72を直接接続することも考えられる。このように直接接続すると、前記コンタクトホ−ルの深さが深くなるため、このコンタクトホ−ル内で第1のAl配線72の断線が生じることがある。しかし、この実施例では、このような深いコンタクトホ−ルを形成することなく前記拡散層37、58に前記配線72を接続しているため、従来技術のような深いコンタクトホ−ル内における配線に断線が生じるという問題が発生することがない。

0067

すなわち、この実施例では、第1の層間絶縁膜39に第2、第3のコンタクトホ−ル39b、39cを設け、これらコンタクトホ−ル39b、39c内においてN型拡散層37及びP型拡散層58それぞれにビット線レベルの配線層48を接続し、この配線層48を第1の層間絶縁膜39の上に引き出している。したがって、第2の層間絶縁膜71に第6のコンタクトホ−ル71bを設け、このコンタクトホ−ル71b内において前記配線層48に第1のAl配線72を接続する。これにより、深さが深いコンタクトホ−ルを形成しなくても前記拡散層37、58に前記配線72を接続することができるため、従来技術のような深いコンタクトホ−ル内における配線に断線が生じるという問題が発生することがない。

0068

また、深いコンタクトホ−ル内において配線が断線することを防止する別の手段としては、コンタクトホ−ル内を導電層によって埋め込み、この導電層の上に第1のAl配線72を形成する方法が考えられる。この場合の埋め込み方法としては、工程数の少ないWの選択成長技術を適用することが考えられる。しかし、この方法は、複数のコンタクトホ−ルがある場合、これらコンタクトホ−ルそれぞれの深さが均一でなければ適用できない。即ち、Wの選択成長技術では、深さが異なるコンタクトホ−ル内を平坦且つ均一に埋め込むことができない。したがって、従来技術のように、第1及び第2の層間絶縁膜39、71に深いコンタクトホ−ルが形成され、第2の層間絶縁膜71に浅いコンタクトホ−ル71aが形成されるような場合は、上記の方法を適用できない。このため、このような深さが異なるコンタクトホ−ル内を埋め込む場合にはエッチバック法を用いるしかないが、このエッチバック法はWの選択成長技術に比べて工程数が多いという問題がある。このエッチバック法とは、コンタクトホ−ル内及び第2の層間絶縁膜71上に埋込み材を堆積した後、この埋込み材をエッチバックすることにより平坦且つ均一にコンタクトホ−ル内を埋め込むものである。

0069

しかし、上記実施例では、エッチバック法により深いコンタクトホ−ルを埋め込むことなく、コンタクトホ−ル内における断線の発生を防止することができる。さらに、コンタクトホ−ル71a、71b内を埋め込む場合においても、工程数の少ないWの選択成長技術を用いることが可能となる。これは、第2の層間絶縁膜71において深さが同一のコンタクトホ−ル71a、71bを形成しているためである。

発明の効果

0070

以上説明したようにこの発明によれば、第1のコンタクトホ−ルにおいては半導体基板と半導体膜とを接触させ、第2のコンタクトホ−ルにおいては半導体基板と少なくとも金属を含む膜とを接触させている。したがって、メモリセル領域におけるPNジャンクション不良の発生率を低くできるとともに、周辺回路領域におけるコンタクト抵抗を充分に低くすることができる。

図面の簡単な説明

0071

図1この発明の第1又は第5の実施例による半導体装置の製造方法を示す断面図。
図2この発明の第1又は第5の実施例による半導体装置の製造方法を示すものであり、図1の次の工程を示す断面図。
図3この発明の第1の実施例による半導体装置の製造方法を示すものであり、図2の次の工程を示す断面図。
図4この発明の第1の実施例による半導体装置の製造方法を示すものであり、図3の次の工程を示す断面図。
図5この発明の第1の実施例による半導体装置の製造方法を示すものであり、図4の次の工程を示す断面図。
図6この発明の第2の実施例による半導体装置を示す断面図。
図7この発明の第3の実施例による半導体装置を示す断面図。
図8この発明の第4の実施例による半導体装置を示す断面図。
図9この発明の第5の実施例による半導体装置の製造方法を示すものであり、図2の次の工程を示す断面図。
図10この発明の第5の実施例による半導体装置の製造方法を示すものであり、図9の次の工程を示す断面図。
図11この発明の第5の実施例による半導体装置の製造方法を示すものであり、図10の次の工程を示す断面図。
図12この発明の第5の実施例による半導体装置の製造方法を示すものであり、図11の次の工程を示す断面図。
図13この発明の第6の実施例による半導体装置を示す断面図。
図14メモリセル領域のCMOSセンスアンプを示す回路図。
図15第1の従来の半導体装置の製造方法を示す断面図。
図16第1の従来の半導体装置の製造方法を示すものであり、図15の次の工程を示す断面図。
図17第1の従来の半導体装置の製造方法を示すものであり、図16の次の工程を示す断面図。
図18第2の従来の半導体装置の製造方法を示す断面図。
図19第2の従来の半導体装置の製造方法を示すものであり、図18の次の工程を示す断面図。
図20第3の従来の半導体装置を示す断面図。

--

0072

31…P型シリコン基板、31a …メモリセル領域、31b …周辺回路領域、32…素子分離酸化膜、33…ゲ−ト絶縁膜、34…ゲ−ト電極、35…デ−タ転送用のトランジスタのソ−ス・ドレイン領域の拡散層(N型拡散層)、36…デ−タ転送用のトランジスタ、37…駆動用のトランジスタのソ−ス・ドレイン領域の拡散層(N型拡散層)、38…絶縁膜、39…層間絶縁膜、39a …第1のコンタクトホ−ル、39b…第2のコンタクトホ−ル、39c …第3のコンタクトホ−ル、40…ポリシリコン膜、40a …段差、41…N型不純物、42…N型拡散層、43…レジスト、43a …マスクパタ−ン、44…積層膜、45…埋込み材、46…ビット線、47…金属膜、51a …メモリセル領域、51b …N型チャネル周辺回路領域、51c …P型チャネル周辺回路領域、52…Pウェル領域、53…Nウェル領域、54…第1の素子分離酸化膜、55…第2の素子分離酸化膜、56…N-型拡散層、57…ソ−ス・ドレイン領域のN+ 型拡散層、58…ソ−ス・ドレイン領域のP+ 型拡散層(P型拡散層)、61…WSi2 膜、62…ワ−ド線、63、64…ビット線、65…メモリセル、66、67…I/O線。

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