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技術 論理回路実現性判定システム

出願人 日本電気株式会社日本電気テレコムシステム株式会社
発明者 河村一根本武晴中木琢夫
出願日 1993年12月13日 (27年0ヶ月経過) 出願番号 1993-311815
公開日 1995年6月23日 (25年6ヶ月経過) 公開番号 1995-160748
状態 特許登録済
技術分野 CAD
主要キーワード 発生警告 遅延予測 特性係数 構成文 入出力信号間 算術演算子 接続識別 最大遅延パス
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(1995年6月23日)のものです。
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図面 (15)

目的

論理回路の問題点を事前チェックして回路設計期間の短縮化を図る。

構成

記述単位識別手段ST1は入力されたハードウェア記述言語HDL)の記述単位を識別し、回路記述単位識別手段ST2は記述単位が順序回路組み合わせ回路かを識別し、接続関係識別手段ST3は順序回路と組み合わせ回路とがどのように接続されているかを識別し、スパイク判定手段ST4は順序回路記述単位のクロック線又はリセット線をさかのぼって組み合わせ回路記述単位にたどりついているかを判定し、オシレーション判定手段ST5は組み合わせ回路記述単位間のループの有無を判定し、遅延算出手段ST6及び回路規模算出手段ST72はそれぞれ各回路記述単位に遅延時間及び回路規模を算出し、消費電力算出手段ST8は回路規模にクロック周波数掛け消費電力を算出する。

概要

背景

従来、この種の論理回路実現性判定システムは、ハードウェア機能設計ハードウェア記述言語を用いて設計する際、人手による論理回路展開、もしくは論理回路自動合成(以降、論理合成と呼ぶ)後の論理回路を論理回路入力システムにより入力し、そこから出力される論理回路の接続関係論理素子個々の遅延回路規模情報を求めることによって行っていた。

概要

論理回路の問題点を事前チェックして回路設計期間の短縮化を図る。

記述単位識別手段ST1は入力されたハードウェア記述言語(HDL)の記述単位を識別し、回路記述単位識別手段ST2は記述単位が順序回路組み合わせ回路かを識別し、接続関係識別手段ST3は順序回路と組み合わせ回路とがどのように接続されているかを識別し、スパイク判定手段ST4は順序回路記述単位のクロック線又はリセット線をさかのぼって組み合わせ回路記述単位にたどりついているかを判定し、オシレーション判定手段ST5は組み合わせ回路記述単位間のループの有無を判定し、遅延算出手段ST6及び回路規模算出手段ST72はそれぞれ各回路記述単位に遅延時間及び回路規模を算出し、消費電力算出手段ST8は回路規模にクロック周波数掛け消費電力を算出する。

目的

効果

実績

技術文献被引用数
0件
牽制数
1件

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請求項1

予め入力されたハードウェア記述言語変数観測し変化したことを判定する起動条件記述部及び条件判断節と代入節とで書かれる手続き記述部からなる記述単位識別する第1の識別手段と、前記記述単位を出力がクロック変化点によってのみ動作する順序回路記述単位と入力信号の変化により即時動作する組み合わせ回路記述単位とに識別する第2の識別手段と、前記記述単位とそれに接続する信号とから接続関係を識別する第3の識別手段と、前記順序回路記述単位のクロック信号リセット信号とをさかのぼり前段の記述単位が前記組み合わせ回路記述単位かを識別してスパイク伝播する可能性を判定する第1の判定手段と、前記組み合わせ回路記述単位の入力信号をさかのぼり前記順序回路記述単位を間に挟むことなく自分の出力信号に戻ってくるか否かを識別して前記組み合わせ回路記述単位のループを判定する第2の判定手段とを備えることを特徴とする論理回路実現性判定システム

請求項2

前記記述単位内の条件判断節と代入節とを分割し前記条件判断節における条件文ネスト段数と判断する対象の変数のビット数比較演算子の種類とを変化させることによって得られる遅延値の変化を式にした第1の遅延予測式とならびに前記代入節のオペレータの種類とオペレータの数と代入先の変数のビット数とを変化することによって得られる遅延値の変化を式にした第2の遅延予測式とを組み合わせることにより算出した遅延値によって前記記述単位ごとの遅延を算出し前記記述単位の接続関係を用いて接続バスごとの遅延を足し算し前記入力したハードウェア記述内の最大遅延パスを算出する第1の算出手段と、前記条件文と前記代入文の数と種類とを変化させることによって得られる回路規模予測式とそれを組み合わせることにより算出する回路規模によって前記予め入力されたハードウェア記述内の回路規模値を算出する第2の算出手段と、前記回路規模値と前記予め入力されたハードウェア記述が論理回路に展開されたときの動作周波数とを掛け合わせることにより得られる消費電力を算出する第3の算出手段とを備えることを特徴とする請求項1記載の論理回路実現性判定システム。

技術分野

0001

本発明は論理回路実現性判定システムに関し、特に、ハードウェア機能設計ハードウェア記述言語で書かれた論理回路の実現性判定システムに関する。

背景技術

0002

従来、この種の論理回路実現性判定システムは、ハードウェアの機能設計をハードウェア記述言語を用いて設計する際、人手による論理回路展開、もしくは論理回路自動合成(以降、論理合成と呼ぶ)後の論理回路を論理回路入力システムにより入力し、そこから出力される論理回路の接続関係論理素子個々の遅延回路規模情報を求めることによって行っていた。

発明が解決しようとする課題

0003

上述した従来の論理回路実現性判定システムは、例えばLSIの機能設計にハードウェア記述言語を用いた際、論理合成や人手で論理回路に展開した後でチェックを行うため、スパイクオシレーション,遅延等のタイミング問題が発見されれば、ハードウェア記述言語の修正、その修正に伴う機能的な再検証、再論理回路展開という、膨大な後戻りを発生させ、LSIの設計期間を長期化させるという問題点を有していた。

課題を解決するための手段

0004

本発明の論理回路実現性判定システムは、予め入力されたハードウェア記述言語の変数観測し変化したことを判定する起動条件記述部及び条件判断節と代入節とで書かれる手続き記述部からなる記述単位識別する第1の識別手段と、前記記述単位を出力がクロック変化点によってのみ動作する順序回路記述単位と入力信号の変化により即時動作する組み合わせ回路記述単位とに識別する第2の識別手段と、前記記述単位とそれに接続する信号とから接続関係を識別する第3の識別手段と、前記順序回路記述単位のクロック信号リセット信号とをさかのぼり前段の記述単位が前記組み合わせ回路記述単位かを識別してスパイクが伝播する可能性を判定する第1の判定手段と、前記組み合わせ回路記述単位の入力信号をさかのぼり前記順序回路記述単位を間に挟むことなく自分の出力信号に戻ってくるか否かを識別して前記組み合わせ回路記述単位のループを判定する第2の判定手段とを有している。

0005

又、本発明の論理回路実現性判定システムは、前記記述単位内の条件判断節と代入節とを分割し前記条件判断節における条件文ネスト段数と判断する対象の変数のビット数比較演算子の種類とを変化させることによって得られる遅延値の変化を式にした第1の遅延予測式とならびに前記代入節のオペレータの種類とオペレータの数と代入先の変数のビット数とを変化することによって得られる遅延値の変化を式にした第2の遅延予測式とを組み合わせることにより算出した遅延値によって前記記述単位ごとの遅延を算出し前記記述単位の接続関係を用いて接続バスごとの遅延を足し算し前記入力したハードウェア記述内の最大遅延パスを算出する第1の算出手段と、前記条件文と前記代入文の数と種類とを変化させることによって得られる回路規模予測式とそれを組み合わせることにより算出する回路規模によって前記予め入力されたハードウェア記述内の回路規模値を算出する第2の算出手段と、前記回路規模値と前記予め入力されたハードウェア記述が論理回路に展開されたときの動作周波数とを掛け合わせることにより得られる消費電力を算出する第3の算出手段とを有している。

0006

次に、本発明について図面を参照して説明する。

0007

図1は本発明の一実施例を適用するLSI設計手順内の本実施例の位置付けを示すフローチャート図2図1に示す適用例において本実施例を実行処理するシステムハードウェア構成を示すブロック図である。

0008

図1において、本実施例を適用するLSI設計の手順としては、まず、機能設計内の仕様書を基にハードウェア記述言語(以下HDL)で作成されたデータを機能検証後に本実施例による実現性判定を行い、従来論理設計内のタイミング検証で判定していた問題を早期に取り除く。また回路規模、消費電力の見積もりも本実施例内で行うことにより、設計初期段階HDL記述作成への後戻りをなくすことが可能となる。

0009

図2において、図1に示したLSI設計に適用する本実施例は、LSIの機能をHDLで作成されたデータのファイルと本実施例による判定結果のデータとを記憶する磁気ディスク装置(以下DISK)25と、判定結果等を表示するディスプレイ装置(以下DSP)24と、判定すべきLSIの機能のデータが記憶しているDISK25のファイル名等を入力するキーボード装置(以下KEY)22と、本実施例の処理手順プログラム及び処理途中のデータ等を記憶する記憶装置(以下MEM)22と、本実施例の処理を実行する中央処理装置(以下CPU)21とを備えて構成している。

0010

図3は本実施例の論理回路実現性判定システム全体の処理手順の概要構成を示すフローチャート、図4図2に示す本適用例における磁気ディスク装置内のファイル構成例を示す図、図5図4に示すファイル構成の中の一構成文を示す図、図6は本適用例における記憶装置内の図5を基にした記憶例を示す図、図7図2に示す本適用例における記憶装置内の図5図6を基にした記憶例を示す図、図8はオシレーションが起こる回路例を示す図、図9図10及び図11はそれぞれ本実施例における被判定回路に対するスパイク判定の手順,オシレーション判定の手順及び遅延算出の手順を示すフローチャート、図12は本実施例における被判定回路の遅延時間算出方法を示し、(a)はif文のbit数に対する遅延時間と遅延時間予測式を示す図、(b)は代入文のbit数に対する遅延時間と遅延時間予測式を示す図、図13及び図14は本実施例における被判定回路に対する回路規模算出の手順及び消費電力算出の手順を示すフローチャートである。

0011

次に、本適用例における本実施例の動作手順について図3図14を参照して説明する。

0012

本適用例においては、本実施例によって論理回路の実現性を判定する被判定LSI内部の機能別に分割された各回路のHDL記述によるデータは、予め図2に示すDISK25に図4に示すように複数のファイル(ファイル名:ファイルA,ファイルB,ファイルC)として記憶されているものとする。

0013

また、図4において、ファイルAは回路機能a−1,a−2に、ファイルBは回路機能b−1,b−2に、ファイルCは回路機能c−1,c−2に分割され、回路機能a−1,a−2,b−1,b−2,c−1,c−2はそれぞれHDLで記述されている。

0014

回路機能a−1のHDL記述例を図5に示している。

0015

まずKEY22から論理回路の実現性を判定したいファイル名と回路機能番号が指定入力されるとCPU21はDISK25から指定されたファイル名の回路機能を読出しMEM25に書込み、記述単位識別手段ST1による処理から開始する。

0016

この記述単位識別手段ST1は、例えば図5に示すHDL記述作成リストから予め定められた起動条件記述文53−1とその終了文53−2とで囲まれる単位を1回路記述単位として認識する。図5に示す例では3つの記述単位が識別される。即ち(順序回路)記述単位53a,53b及び(組み合わせ回路)記述単位54が識別される。

0017

次に、回路記述単位識別手段ST2による処理では、前段(ST1)の処理で識別されたそれぞれの記述単位にクロック同期制御文があるか否かという基準で識別が行われる。図5では、クロック同期制御文55の有無によって順序回路記述単位53a,53bと組み合わせ回路54とに識別される。

0018

次に、接続関係識別手段ST3による処理では、まず図5において、入出力端子宣言文51と、信号線宣言文52とを基にして記述単位毎の接続関係を、図6に示すようにMEM22に格納する。図6は、記述単位毎の出力信号それぞれに接続される入力信号を示した接続関係を示している。例えば、順序回路記述単位53bのP2(53−3)の出力信号OUT2は、S1(53−5)・S2(53−6)・S3(53−4)・S4(53−7)を入力信号としているため、図6に示すようにMEM22に格納される。この情報の出力信号から入力信号への参照代入関係を、入出力宣言文51内の入力端子に行き当たるまで追尾する事によって接続識別を行う。本実施例では、出力端子56を図6の出力信号から探し、出力信号61をみつけOUT1に接続される入力信号62のIN1が入力端子である為、1つめの接続パス71を識別する。

0019

同様に考えると入力信号63のIN2も接続パス72となる。入力信号64のS3の場合、S3は入力端子でない(信号線である)為、全ての出力信号から出力信号65のS3を見つけ、その入力信号であるIN2をみつけ、それが入力端子である為、3つめの接続パス73となる。図7はこのようにして求めた接続パスリストの例である。

0020

一般に、スパイクは論理回路の信号線にのる短いパルスのことであり、フリップフロップクロック線リセット線にのったとき誤動作を引き起こすタイミング問題である。

0021

スパイク判定手段ST4による処理では、上述の接続関係を用いて、ある順序回路記述単位に着目し、そこで使われているクロック信号もしくはリセット信号をさかのぼり、組み合わせ回路記述単位に行き着いたとき異常、順序回路記述単位に行き着いたとき正常と判定する。

0022

このスパイク判定手段ST4による処理を図5図9とを参照して詳細に説明する。

0023

まず、図5に示すリストから記述単位情報を取り込み(ST41)、取り込んだ記述単位が順序回路記述単位であるかどうかを判定し(ST42)、順序回路記述単位の場合にはクロック信号とセット信号の信号名をみつけ(ST43)、その各信号の接続先を1つ前にさかのぼり(ST44)、接続先が組み合わせ回路記述単位から発生された信号であるかどうかを判定し(ST45)、接続先が組み合わせ回路から発生している場合にはスパイク発生警告の処理を行う(ST46)。

0024

尚、順序回路記述単位からの発生した信号であると判定した場合(ST45)にはその回路は正常と判定する。

0025

例えば、本適用例では、図5図6図7から接続パス79に従って順序回路記述単位P2のクロック端子S3をさかのぼると、組み合わせ回路単位P3から出力されている事が分かるので異常と判定される。

0026

次に、オシレーション判定手段ST5による処理について図5図6図7及び図10を参照して説明する。

0027

一般に、オシレーションは組合せ回路間のループにより、信号が安定しないタイミング問題をいう。簡単な例として、図8に示す回路では入力端子81に“1”を入力したとき再び“0”にするまで信号が安定せず、このような状態の事をオシレーションといい、回路構成でそれが発生するか否かが判定できる。

0028

このオシレーション判定手段ST5は、組み合わせ回路記述単位の入力信号をさかのぼり、順序回路記述単位を間に挟むことなく基の組み合わせ回路記述単位に行き着くことを見つけたとき、組み合わせ回路記述単位のループ(オシレーション)であると判定する。

0029

まず、図5に示すリストから接続関係の情報を取り込み(ST51)、接続関係内の記述単位を、例えば図6に示すように取り込み(ST52)、接続関係内の記述単位を全て取り込んで各入出力信号間の接続関係をまとめる(ST53)(図7参照)。

0030

図7を参照して接続関係内で順序回路記述単位(本適用例ではP1,P2)を間に挟む事なく基の組み合わせ回路記述単位(本適用例ではP3)に行き着く接続パスがあるかどうかを判定する(ST54)。接続パスがあるならばオシレーション発生の警告処理を行い(ST55)、上述の処理を全ての接続関係について判定する(ST56)。

0031

本適用例では、接続パス7Bの場合、記述単位P2の出力端子OUT2はP3の出力信号S4から接続され、更にS4がP3の出力信号である事からオシレーションと判定する。

0032

次に、遅延算出手段(ST6)による処理について図5図6図7及び図11図12を参照して説明する。

0033

一般に遅延は大きすぎる場合、論理回路の最高動作周波数を低下させ、性能を劣化させる。遅延時間予測式は、あらかじめ“if”などの条件判断節で判断している変数のビット数やオペレータや条件判断節のネスト数をそれぞれ別々に変化させ、論理回路への展開後の遅延値をグラフ化して求めておく。同様に代入節も代入文に用いられる“and”などの論理演算子や“+”などの算術演算子の種類や個数を変化させ論理回路への展開後の遅延時間を図12の様なグラフ化した遅延時間予測式121,122をあらかじめ求めておく。

0034

遅延算出手段(ST6)による処理は、こうして求めた遅延時間予測式121,122から図6の出力信号毎に遅延値を求め、図7に示した記述単位の接続パス毎に出力信号のもつ遅延時間を足していき、全ての接続について処理を行う。

0035

まず、図5に示すリストから記述単位情報を取り込み(ST61)、図12に示す遅延時間予測式121,122から記述単位の出力信号毎に遅延算出(ST62)、これを全ての記述単位について処理を行う(ST63)。

0036

次に、図5に示すリストから接続関係の情報を取り込んで図6に記述単位にまとめ(ST64)、接続関係内記述単位の出力信号の持つ遅延時間を接続関係毎のトータル遅延時間に足す(ST65)。これらの処理を接続関係内の全ての記述単位について行い(ST66)、全ての接続関係について判定を行い(ST67)、接続関係毎のトータル遅延時間を降順ソートし(ST68)、遅延時間算出結果の処理を行う(ST69)。

0037

本適用例では、代入文59の出力信号S1の持つ遅延時間は、判定文58の遅延と代入文59の遅延の和である為、図12の遅延時間予測式122とから3.83+1.08=4.91(ns)となる。接続パス74の遅延時間について考えてみると、OUT2はS1の持つ遅延時間4.91(ns)であり、接続パス78の場合、S2の持つ遅延とS3の持つ遅延の和となる。

0038

次に、回路規模算出手段(ST7)による処理について図5及び図13を参照して説明する。

0039

回路規模も同様に条件判断節や代入節を構成するオペレータ種類やネスト数、ビット数を変化させ、論理回路への展開後の回路規模値をあらかじめグラフ化して求めておいた回路規模予測式をもとに、記述単位ごとの回路規模値を算出し、入力したハードウェア記述内すべての記述単位の回路規模を足し算することによって求める。

0040

まず図5に示すリストから記述単位情報を取り込み(ST71)、あらかじめ求めておいた回路規模予測式から記述単位毎の回路規模値を算出し(ST72)、この算出した記述単位毎の持つ回路規模値を全ての記述単位について足し算する(ST73,ST74)。

0041

次に、消費電力算出手段(ST8)による処理について、図5図13図14を参照して説明する。

0042

消費電力は回路規模算出手段ST7で求めた回路規模と、各記述単位が論理回路への展開後に動作する周波数を、記述単位ごとに掛け合わせ、最終的にLSIするターゲットデバイス特性係数を掛け合わせて算出する。

0043

まず、図5に示すリストから記述単位情報を取り込み(ST81)、回路規模算出手段ST7の中のST72で求めた記述単位毎の回路規模値と動作周波数とを掛け合わせて消費電力値を求め(ST82)、記述単位毎の消費電力値を全ての記述単位に求めて加算する(ST83,ST84)。この加算したトータルの消費電力値にターゲットデバイスの特性係数を掛けて最終の消費電力値を求める(ST85)。

発明の効果

0044

以上説明したように本発明は、入力されたハードウェア記述言語の記述単位を識別する第1の識別手段と、識別された記述単位が順序回路か組み合わせ回路かを識別する第2の識別手段と、識別された順序回路と組み合わせ回路とがどのように接続されているかを識別する第3の識別手段と、順序回路記述単位のクロック線又はリセット線をさかのぼって組み合わせ回路についているのを判定する第1の判定手段と、組み合わせ回路記述単位間のループの有無を検出して判定する第2の判定手段と、各回路記述単位に予め設定した遅延時間予測式及び回路規模予測式をもとに遅延時間及び回路規模を算出する第1及び第2の算出手段と、回路規模にクロック周波数を掛けて消費電力を算出する第3の算出手段とを備えることにより、スパイクとオシレーションの検出や、遅延と回路規模と消費電力を算出するので、従来論理回路への展開後に行っていた論理回路実現性判定を早期に短期間で行うことができるので、後戻りコストを軽減させることができる効果がある。

図面の簡単な説明

0045

図1本発明の一実施例を適用するLSI設計手順内の本実施例の位置付けを示すフローチャートである。
図2図1に示す適用例内において本実施例を実行処理するシステムのハードウェア構成を示すブロック図である。
図3本実施例の論理回路実現性判定システム全体の処理手順の構成を示すフローチャートである。
図4図2に示す本適用例における磁気ディスク装置内のファイル構成例を示す図である。
図5図4に示すファイル構成の中の一構文例を示す図である。
図6図2に示す本適用例における記憶装置内の図5を基にした記憶例を示す図である。
図7図2に示す本適用例における記憶装置内の図5図6を基にした記憶例を示す図である。
図8オシレーションが起こる回路例を示す図である。
図9本実施例における被判定回路に対するスパイク判定の手順を示すフローチャートである。
図10本実施例における被判定回路に対するオシレーション判定の手順を示すフローチャートである。
図11本実施例における被判定回路に対する遅延算出の手順を示すフローチャートである。
図12本実施例における被判定回路の遅延時間算出方法を示し(a)はif文のbit数に対する遅延時間と遅延時間予測式を示す図、(b)は代入文のbit数に対する遅延時間と遅延時間予測式を示す図である。
図13本実施例における被判定回路に対する回路規模算出の手順を示すフローチャートである。
図14本実施例における被判定回路に対する消費電力算出の手順を示すフローチャートである。

--

0046

21中央処理装置(CPU)
22記憶装置(MEM)
23キーボード装置(KEY)
24ディスプレイ装置(DSP)
25磁気ディスク装置(DISK)
ST1記述単位識別手段
ST2回路記述単位識別手段
ST3接続関係識別手段
ST4スパイク判定手段
ST5オシレーション判定手段
ST6遅延算出手段
ST7 オシレーション判定手段
ST8消費電力算出手段

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