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技術 半導体レイアウト方式

出願人 株式会社東芝
発明者 松本展
出願日 1993年11月5日 (27年1ヶ月経過) 出願番号 1993-276735
公開日 1995年5月19日 (25年7ヶ月経過) 公開番号 1995-130959
状態 特許登録済
技術分野 半導体集積回路 ICの設計・製造(配線設計等)
主要キーワード 設計規準 実用解 AND領域 一般解 電源部分 アナログブロック マイグレーション後 両マスク
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(1995年5月19日)のものです。
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目的

プロセスマグレーション特有チップ面積損失の回避、デザインルール違反の回避、分割コンパクションの容易な実行、コンパクト面積の十分な確保、及びサブコンデザインルールの変更への的確な対応を可能にする半導体レイアウト方式を提供することである。

構成

第1の設計基準に従った集積回路の第1のマスクレイアウトを前記第1の設計基準と異なる第2の設計基準に従った第2のマスク・レイアウトに変換するプロセスマイグレーションを行う半導体レイアウト方式において、前記プロセスマイグレーションは、前記第1のマスク・レイアウトに配置されている基板コンタクトのうち、隣接する2つの素子に挟まれた基板用コンタクトを除去した。

概要

背景

半導体回路レイアウトする方式において、ある設計規準に従って集積回路マスク・レイアウトに対し、スケーリング処理、層演算処理及びコンパクション処理といった処理を施し、別の設計基準に従ったマスク・レイアウトに変換するプロセス・マイグレーションは、従来より既に知られている。

このプロセス・マイグレーションを行って既存のマスク・レイアウトを再利用する方法には、従来、次のような2つの方式があった。

その1つである単純スケーリング方式(第1の従来方式)は、既存のマスク・レイアウトを単純縮小した後、その縮小された各層を膨らまし、あるいは萎ませて(grow)新しいマスク・レイアウトを得る。その例を図15(a),(b),(c)に示す。ここで、同図中111はコンタクト、112は拡散層、及び113はAl1層配線をそれぞれ表している。図15(a)は、サブコンのマスク・レイアウトを示し、これを定数倍(0.5倍)したものが図15(b)に示すものであり、その後さらにコンタクト111のみを膨らませたのが図15(c)に示すものである。

この方式の場合、プロセス・マイグレーションの前後で図形の形と相対位置関係(例:ある図形が別の図形より右にあるなど)がほとんど変わらない。

その他の方式であるシンボリックコンパクタを用いる方式(第2の従来方式:特開昭63−159980号公報等に開示)では、まず、既存のマスク・レイアウトから図16(a)に示すようなシンボリックレイアウトを抽出する。シンボリックレイアウトとは、シンボル記号)でレイアウトを表したものである。ここで、同図中114はサブコンのシンボルを、115はAl1層配線のシンボルをそれぞれ表している。この後、これらのシンボルに対して単純スケーリングを行い(図16(b))、シンボリック・コンパクタを用いてシンボル間隔圧縮する。

この方式の場合は、プロセス・マイグレーションの前後で図形の相対位置が変化する場合があるほか、配線の形状も若干変わる(伸縮する)。しかし、コンタクトやサブコンは、その前後で保持される。唯一例外は、プロセス・マイグレーション後に複数のシンボル(コンタクト・シンボル等)が重なる場合である。この場合は、重なったシンボルを表す物体が融合されたと見做され、シンボル数が減少する。

概要

プロセスマグレーション特有チップ面積損失の回避、デザインルール違反の回避、分割コンパクションの容易な実行、コンパクト面積の十分な確保、及びサブコンのデザインルールの変更への的確な対応を可能にする半導体レイアウト方式を提供することである。

第1の設計基準に従った集積回路の第1のマスク・レイアウトを前記第1の設計基準と異なる第2の設計基準に従った第2のマスク・レイアウトに変換するプロセスマイグレーションを行う半導体レイアウト方式において、前記プロセスマイグレーションは、前記第1のマスク・レイアウトに配置されている基板用コンタクトのうち、隣接する2つの素子に挟まれた基板用コンタクトを除去した。

目的

本発明は、上述の如き従来の問題点を解決するためになされたもので、その目的は、プロセス・マイグレーション特有のチップ面積損失の回避、デザインルール違反の回避、分割コンパクションの容易な実行、コンパクト面積の十分な確保、及びサブコンのデザインルールの変更への的確な対応を可能にする半導体レイアウト方式を提供することである。

効果

実績

技術文献被引用数
0件
牽制数
1件

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請求項1

第1の設計基準に従った集積回路の第1のマスクレイアウトを前記第1の設計基準と異なる第2の設計基準に従った第2のマスク・レイアウトに変換するプロセス・マイグレーションを行う半導体レイアウト方式において、 前記プロセス・マイグレーションは、前記第1のマスク・レイアウトに配置されている基板コンタクトのうち、隣接する2つの素子に挟まれた基板用コンタクトを除去したことを特徴とする半導体レイアウト方式。

請求項2

前記プロセス・マイグレーションは、前記第1のマスク・レイアウトの異種ウェル間の空隙に位置する前記基板用コンタクトを前記第2のマスク・レイアウトにおいても保持し、第1のマスク・レイアウトのウェル内部に配置された基板用コンタクトを除去したことを特徴とする請求項1記載の半導体レイアウト方式。

請求項3

前記プロセス・マイグレーションは、前記第1のマスク・レイアウトの電源幹線上または電源幹線に付着した基板用コンタクトを除去したことを特徴とする請求項1記載の半導体レイアウト方式。

請求項4

前記プロセス・マイグレーションは、前記第1のマスク・レイアウトにおける互いに隣接し合った基板用コンタクトのみを除去したことを特徴とする請求項1記載の半導体レイアウト方式。

請求項5

前記プロセス・マイグレーションは、前記第1のマスク・レイアウトにおける電源幹線に該電源幹線と異なる層を介して接続された基板用コンタクトを保持し、該電源幹線に直結された基板用コンタクトを除去したことを特徴とする請求項1記載の半導体レイアウト方式。

請求項6

前記基板用コンタクトを除去したレイアウトに対してシンボリックレイアウトを行い、その後に基板用コンタクトを再作成することを特徴とする請求項2乃至請求項4記載の半導体レイアウト方式。

請求項7

前記プロセス・マイグレーションは、前記第1のマスク・レイアウトにおける基板用コンタクトが前記第2のマスク・レイアウトにおいて同時コンタクトに変換されるように実行したことを特徴とする請求項1記載の半導体レイアウト方式。

請求項8

前記プロセス・マイグレーションは、前記第1のマスク・レイアウトにおける基板用コンタクトが前記第2のマスク・レイアウトにおいて連ヌキ・コンタクトに変換されるように実行したことを特徴とする請求項1記載の半導体レイアウト方式。

請求項9

前記プロセス・マイグレーションは、前記第1のマスク・レイアウトにおける基板用コンタクトが前記第2のマスク・レイアウトにおいてボーダーレス・コンタクトに変換されるように実行したことを特徴とする請求項1記載の半導体レイアウト方式。

請求項10

前記プロセス・マイグレーションは、前記第1のマスク・レイアウトにおける基板用コンタクトのコンタクトカットを均一な大きさの正方形コンタクトカットに分割したことを特徴とする請求項1記載の半導体レイアウト方式。

請求項11

前記プロセス・マイグレーションは、前記第1のマスク・レイアウトにおける基板用コンタクトに接続された電源線から基板用コンタクトを取り除き、その電源線が前記第2のマスク・レイアウトにおいて均一な太さの経路に変換されるように実行したことを特徴とする請求項1記載の半導体レイアウト方式。

請求項12

前記プロセス・マイグレーションは、コンタクト、サブ拡散層及びこれらに短絡し得る層を各々膨らました後に求められたこれらのOR領域とウェルとのANDNOT領域と、金属導電層の領域から電源部分を抜き取った領域の反転領域一定値だけ縮めた領域とのAND領域内に基板用コンタクトを生成したことを特徴とする請求項2、請求項3あるいは請求項4記載の半導体レイアウト方式。

請求項13

前記第2のマスク・レイアウトをシンボリックレイアウトとしたことを特徴とする請求項1乃至請求項12の半導体レイアウト方式。

技術分野

0001

本発明は、半導体回路レイアウトするための半導体レイアウト方式に関し、特に既存のマスク・レイアウトの資産を新しいプロセスで再利用する場合(プロセス・マイグレーション)におけるコンタクト及びサブコン基板用コンタクト)の作成を行うための半導体レイアウト方式に関する。

背景技術

0002

半導体回路をレイアウトする方式において、ある設計規準に従って集積回路のマスク・レイアウトに対し、スケーリング処理、層演算処理及びコンパクション処理といった処理を施し、別の設計基準に従ったマスク・レイアウトに変換するプロセス・マイグレーションは、従来より既に知られている。

0003

このプロセス・マイグレーションを行って既存のマスク・レイアウトを再利用する方法には、従来、次のような2つの方式があった。

0004

その1つである単純スケーリング方式(第1の従来方式)は、既存のマスク・レイアウトを単純縮小した後、その縮小された各層を膨らまし、あるいは萎ませて(grow)新しいマスク・レイアウトを得る。その例を図15(a),(b),(c)に示す。ここで、同図中111はコンタクト、112は拡散層、及び113はAl1層配線をそれぞれ表している。図15(a)は、サブコンのマスク・レイアウトを示し、これを定数倍(0.5倍)したものが図15(b)に示すものであり、その後さらにコンタクト111のみを膨らませたのが図15(c)に示すものである。

0005

この方式の場合、プロセス・マイグレーションの前後で図形の形と相対位置関係(例:ある図形が別の図形より右にあるなど)がほとんど変わらない。

0006

その他の方式であるシンボリックコンパクタを用いる方式(第2の従来方式:特開昭63−159980号公報等に開示)では、まず、既存のマスク・レイアウトから図16(a)に示すようなシンボリックレイアウトを抽出する。シンボリックレイアウトとは、シンボル記号)でレイアウトを表したものである。ここで、同図中114はサブコンのシンボルを、115はAl1層配線のシンボルをそれぞれ表している。この後、これらのシンボルに対して単純スケーリングを行い(図16(b))、シンボリック・コンパクタを用いてシンボル間隔圧縮する。

0007

この方式の場合は、プロセス・マイグレーションの前後で図形の相対位置が変化する場合があるほか、配線の形状も若干変わる(伸縮する)。しかし、コンタクトやサブコンは、その前後で保持される。唯一例外は、プロセス・マイグレーション後に複数のシンボル(コンタクト・シンボル等)が重なる場合である。この場合は、重なったシンボルを表す物体が融合されたと見做され、シンボル数が減少する。

発明が解決しようとする課題

0008

しかしながら、上記第1及び第2の従来方式では次のような問題点があった。
(1)古いプロセスと新しいプロセスとの相違のために面積の無駄が発生する。この点を図17を用いて説明する。図17(a),(b)は、従来の半導体レイアウト方式を示す図であり、同図(a)は既存のマスク・レイアウト(以下、マスク・レイアウト甲という)を示し、同図(b)は、該マスク・レイアウト甲を上記第1または第2の従来方式に従って変換して得たマスク・レイアウト(以下、マスク・レイアウト乙という)を示す。

0009

図17(a)に示すマスク・レイアウト甲では、上部の素子領域121の方が下部のサブコン122より横方向に長くなっており、これらに物体123が隣接している。ところが、図17(b)に示すマスク・レイアウト乙では、マスク・レイアウト甲と異なって下部のサブコン122aの方が上部の素子領域121aよりも長くなり、これらに物体123aが隣接している。

0010

この相違は、両マスク・レイアウトのデザインルールの違いに起因する。マスク・レイアウト甲はマスク・レイアウト乙の進化したものであるが、そのシンボリックレイアウトはゲート間隔において速く、コンタクト間隔において遅い(この例の場合)。従って、図17(b)に示す場合においては、隣接した物体123aは同図に示す位置から左に移動することができず、デッドスペース124が発生してチップ面積損失が生ずる。この面積の損失は、上記第1の従来方式においてより顕著である。

0011

(2)上述の面積の問題では、上記第2の従来方式は第1の従来方式よりも優れた方式であるといえるものの、該第2の従来方式ではサブコンに関して次の問題が生ずる。すなわち、サブコンによるデッドスペースを防ぐため、シンボリック・コンパクションにおいて、コンタクト間隔のルールを無視するのが望ましい。厳密にいえば、同じネットに属する(接続されている)コンタクト間において最小間隔ルールを無視してコンパクションを行う(サブコンは電源という同じネットに属する)。

0012

その場合、図18に示すようにサブコンのコンタクト131同士が接近し過ぎて(部分的に重なる;図中132)コンタクト間隔違反(あるいはコンタクト最小幅違反)が発生する。このデザインルール違反同一ネット物体間DRCエラー一種である。同一ネットDRCエラーは、コンパクション技術における難問であり、一般解は見つかっていない。サブコンに関するルール違反は、同一ネットDRCエラーの大半を占めるため、その対策が求められている。

0013

また、コンパクション技術の最大の課題は大規模処理である。その大規模処理に対する唯一の実用解は分割コンパクションである(特願平4−253183号)。分割コンパクションでは、シンボリックレイアウトを複数の断片に分割し、その断片を別々にコンパクションする。その分割の障害となるのがサブコンである。分割のためには、隙間(コンタクトやトランジスタのない領域)が必要である。回路素子部分は、全てが短絡しているのではないため、十分に隙間が存在する。しかし、サブコンは隙間なく配置されている場合が多く、分割が困難である。

0014

(3)上述したコンタクト間隔ルールを無視したコンパクションを行った場合、サブコンが重なり合いコンタクト面積不足する場合がある。また、ラッチアップに弱いプロセスに変更する場合、上記第1及び第2の従来方式による生成方法ではサブコンが足りなくなる場合がある。

0015

(4)上記第1及び第2の従来方式では、新しいでサインルールに適応しない場合がある。

0016

本発明は、上述の如き従来の問題点を解決するためになされたもので、その目的は、プロセス・マイグレーション特有のチップ面積損失の回避、デザインルール違反の回避、分割コンパクションの容易な実行、コンパクト面積の十分な確保、及びサブコンのデザインルールの変更への的確な対応を可能にする半導体レイアウト方式を提供することである。

課題を解決するための手段

0017

上記目的を達成するために、本発明の特徴は、第1の設計基準に従った集積回路の第1のマスク・レイアウトを前記第1の設計基準と異なる第2の設計基準に従った第2のマスク・レイアウトに変換するプロセス・マイグレーションを行う半導体レイアウト方式において、前記プロセス・マイグレーションは、前記第1のマスク・レイアウトに配置されている基板用コンタクトのうち、隣接する2つの素子に挟まれた基板用コンタクトを除去したことにある。

0018

好ましくは、前記プロセス・マイグレーションは、前記第1のマスク・レイアウトの異種ウェル間の空隙に位置する前記基板用コンタクトを前記第2のマスク・レイアウトにおいても保持し、第1のマスク・レイアウトのウェル内部に配置された基板用コンタクトを除去する。

0019

好ましくは、前記プロセス・マイグレーションは、前記第1のマスク・レイアウトの電源幹線上または電源幹線に付着した基板用コンタクトを除去する。

0020

好ましくは、前記プロセス・マイグレーションは、前記第1のマスク・レイアウトにおける互いに隣接し合った基板用コンタクトのみを除去する。

0021

好ましくは、前記プロセス・マイグレーションは、前記第1のマスク・レイアウトにおける電源幹線に該電源幹線と異なる層を介して接続された基板用コンタクトを保持し、該電源幹線に直結された基板用コンタクトを除去する。

0022

好ましくは、前記基板用コンタクトを除去したレイアウトに対してシンボリックレイアウトを行い、その後に基板用コンタクトを再作成する。

0023

好ましくは、前記プロセス・マイグレーションは、前記第1のマスク・レイアウトにおける基板用コンタクトが前記第2のマスク・レイアウトにおいて同時コンタクトに変換されるように実行する。

0024

好ましくは、前記プロセス・マイグレーションは、前記第1のマスク・レイアウトにおける基板用コンタクトが前記第2のマスク・レイアウトにおいて連ヌキ・コンタクトに変換されるように実行する。

0025

好ましくは、前記プロセス・マイグレーションは、前記第1のマスク・レイアウトにおける基板用コンタクトが前記第2のマスク・レイアウトにおいてボーダーレス・コンタクトに変換されるように実行する。

0026

好ましくは、前記プロセス・マイグレーションは、前記第1のマスク・レイアウトにおける基板用コンタクトのコンタクトカットを均一な大きさの正方形コンタクトカットに分割する。

0027

好ましくは、前記プロセス・マイグレーションは、前記第1のマスク・レイアウトにおける基板用コンタクトに接続された電源線から基板用コンタクトを取り除き、その電源線が前記第2のマスク・レイアウトにおいて均一な太さの経路に変換されるように実行する。

0028

好ましくは、前記プロセス・マイグレーションは、コンタクト、サブ拡散層及びこれらに短絡し得る層を各々膨らました後に求められたこれらのOR領域とウェルとのANDNOT領域と、金属導電層の領域から電源部分を抜き取った領域の反転領域一定値だけ縮めた領域とのAND領域内に基板用コンタクトを生成する。

0029

好ましくは、前記第2のマスク・レイアウトをシンボリックレイアウトとする。

0030

プロセス・マイグレーションでは、第2のマスク・レイアウトの素子の配置が、第1のマスク・レイアウトのそれとほとんど変わらない。特に、隣接する素子の相対位置関係は保持される。本発明は、このようなプロセス・マイグレーションの特徴に着目し、プロセス・マイグレーションを行うに際し、第1のマスク・レイアウトに配置されている基板用コンタクトのうち、隣接する2つの素子に挟まれた基板用コンタクトを例えば選択的に除去する。

0031

すなわち、上下隣接する素子同士の場合に(図19の素子142と素子143との位置関係がこれに該当する。)、どちらの素子が下にあるのかということ、及び左右隣接する素子同士の場合に(図19の素子141と素子142、及び素子141と素子143は該当しない)、どちらの素子が左にあるかということは、例外(デッドスペースの多い場合やIOアナログブロック)を除いて保持される。

0032

このようなプロセス・マイグレーションに場合に本発明は、第1のマスク・レイアウトにおいて基板用コンタクトを選択的に除去し、第2のマスク・レイアウトにおいて前記の隣接する2つの素子間に基板用コンタクトを配置できないようにする。なお、図中144は素子141の左側空隙、145は素子141の下側空隙、146は素子141の右側空隙、147は素子141の上側空隙である。

0033

以下、本発明の実施例を図面に基づいて説明する。図1(a),(b)は、本発明の第1実施例に係る半導体レイアウト方式を示す図であり、同図(a)はマスク・レイアウト甲を示し、同図(b)はマスク・レイアウト甲をプロセス・マイグレーションした後のマスク・レイアウト乙を示す。

0034

前述したようにプロセス・マイグレーションは、半導体回路をレイアウトする方式において、ある設計規準に従った集積回路のマスク・レイアウト甲に対し、スケリンク処理、層演算処理及びコンパクション処理といった処理を施し、別の設計基準に従ったマスク・レイアウト乙に変換するものであるが、層演算処理は、AND、OR、ANDNOT、及びGROWの基本処理を組み合わせたものであり、マスクレイアウト乙はシンボリックレイアウトでもよい。

0035

図1(a)において、本実施例のマスク・レイアウト甲は、トランジスタ(素子)1を中央にして拡散コンタクト2,3が配置され、さらに拡散コンタクト3の右側に隣接してサブコン4が配置されている。加えて、これらトランジスタ1、拡散コンタクト2,3及びサブコン4を形成する領域5の下部には前記拡散コンタクト3に接続されて電源線6が配置されている。また、前記領域5の右側には、所定の空隙を置いて領域7が配置されており、この領域7には、トランジス8を中央にして拡散コンタクト9,10が配置されている。

0036

このようにマスク・レイアウト甲では、サブコン4が左側領域5のトランジスタ1と右側領域7のトランジスタ8とに挟まれる形で配置されている。

0037

図1(b)において、マスク・レイアウト甲をプロセス・マイグレーションした後のマスク・レイアウト乙では、前記サブコン4は選択的に除去されるので、マスク・レイアウト甲のトランジスタ1,8にそれぞれ対応するトランジスタ1a,8a間の距離が接近している。その結果、トランジスタ1a,8a間にサブコンを設けることは、マスク・レイアウト乙のデザインルールにより許されないことになる。

0038

次に、本実施例におけるマスク・レイアウト甲からマスク・レイアウト乙を作成する手法を説明する。

0039

まず、マスク・レイアウト甲から選択的にサブコンを除去し、シンボリックレイアウトを作成し、シンボリックレイアウトのシンボルを上記第2の従来方式に従ってスケーリングする。次いで、シンボリックレイアウトをシンボリック・コンパクタを用いてコンパクションし、コンパクションされたレイアウト(あるいはシンボリックレイアウト)の空き領域にサブコンを発生させて、マスク・レイアウト乙を作成する。

0040

あるいは、次のような手法でマスク・レイアウト乙を作成してもよい。

0041

まず、マスク・レイアウト甲からシンボリックレイアウトを作成し、シンボリックレイアウトのシンボルを選択的に変更・置換する。なお、この変更・置換は、元のサブコンの削除を意味する。その他のシンボルは、上記第2の従来方式に従ってスケーリングする。その後、シンボリックレイアウトをシンボリック・コンパクタを用いてコンパクションする。

0042

本実施例によれば、選択的にサブコンを除去するので、上述したデッドスペースの発生を回避することができ、プロセス・マイグレーション特有のチップ面積損失を防止することができる。

0043

図2は、本発明の第2実施例に係る半導体レイアウト方式のマスク・レイアウト甲を示す図であり、図3は本実施例のサブコン生成方法を説明するための図である。

0044

図2において、本実施例のマスク・レイアウト甲は、異なるタイプのNウェル21及びPウェル22を有し、このNウェル21とPウェル22との間には、複数のサブコン23が配置されている(サブコン23はNウェル21及びPウェル22の外部に設けられている)。さらに、Pウェル22の内深部には複数のサブコン24が配置されている。

0045

本実施例では、サブコン23,24のうち、サブコン24のみを選択的に除去してマスク・レイアウト乙を生成する。具体的には、サブコン24を除去してシンボリックレイアウトを生成し、このシンボリックレイアウトをシンボリック・コンパクタを用いてコンパクションする。そのコンパクション結果のウェル空き領域(コンタクト、サブ拡散層及びこれらにショートし得る層のない領域)にサブコンを新たに生成する。この生成方法を図3を用いて具体的に説明する。

0046

空き領域は、コンタクトとサブ拡散層とこれらにショートし得る層とのOR領域(図3の拡散領域31)を求め、これを一定値に膨らまし、さらにウェル(図3は全面ウェル内と仮定する)とANDNOTをとったものである(図3の空き領域の境界32の右下領域)。そして、Al(アルミ)層から電源部分33を抜き取り(ANDNOT)、その反転をAl最小間隔34(図中35は電源以外のAl層領域である。)だけ縮めて得た領域(図3の境界36の右下領域)と空き領域とのAND領域を一定値縮めた後に膨らますと、サブ拡散を発生すべきサブコン生成領域37を得る。このサブコン生成領域37に再びAl層を発生させ、これを一定値に縮めた領域にコンタクトを発生すれば、サブコンは完成する。

0047

なお、サブコン23は、比較的少数であり、かつ一般的に疎らに存在するため、前述のコンパクションの問題は発生しない。これに対して、サブコン24は多数で密集しているためコンパクションの問題が発生する。また、ラッチアップの対策の点で、サブコン24はサブコン23ほど重要でない。このような理由からサブコン24をコンパクション前に除去するのは有効である。

0048

本実施例では、コンパクション後のウェル空き領域にサブコンを生成するので、デッドスペースに最大限サブコンを生成することができると共に、コンパクション時にサブコンが重なることがない。従ってサブコンのコンパクト面積を十分に確保することができる。

0049

図4は、本発明の第3実施例に係る半導体レイアウト方式のマスク・レイアウト甲を示す図であり、図5は本実施例の他のマスク・レイアウト甲を示す図である。

0050

本実施例では、図4に示すように電源幹線41上のサブコン42、あるいは図5に示すように電源幹線41aに付着したサブコン42aを選択的に除去してマスク・レイアウト乙を生成する。

0051

具体的には、前記サブコン42,42aを選択的に除去してシンボリックレイアウトを生成し、このシンボリックレイアウトをシンボリック・コンパクタを用いてコンパクションする。そのコンパクション結果の空き領域にサブコンを生成する。空き領域にサブコンを生成する方法は上記第2実施例と同様である。

0052

前記電源幹線41上のサブコン42、あるいは電源幹線41aに付着したサブコン42aは、数が多く密集している。従って前述したコンパクションの問題を引き起こしやすい。よってこのようなサブコンをコンパクションの前に除去するのは有効である。

0053

図6は、本発明の第4実施例に係る半導体レイアウト方式のマスク・レイアウト甲を示す図である。

0054

本実施例では、複数のサブコンが隣接し合っている密集したサブコン51のみを選択的に除去し、孤立して存在するサブコン52は除去しない。具体的には、サブコン51を除去してシンボリックレイアウトを生成し、このシンボリックレイアウトをシンボリック・コンパクタを用いてコンパクションする。そのコンパクション結果の空き領域にサブコンを生成する。空き領域にサブコンを生成する方法は、上記第2実施例と同様である。

0055

密集した前記サブコン51は、コンパクションの問題を引き起こしやすい。したがってこのようなサブコンをコンパクション前に除去するのは有効である。

0056

図7は、本発明の第5実施例に係る半導体レイアウト方式のマスク・レイアウト甲を示す図である。本実施例では、電源幹線61にコンタクト62及び配線63を介して接続されたサブコン64のみを保持し、電源幹線61に直結されたサブコン65を選択的に除去してマスク・レイアウト乙を生成する。

0057

具体的には、前述のサブコンを除去してシンボリックレイアウトを生成し、このシンボリックレイアウトをシンボリック・コンパクタを用いてコンパクションする。そのコンパクション結果の空き領域にサブコンを生成する。空き領域にサブコンを生成する方法は、上記第2実施例と同様である。

0058

上記サブコン64は、一般的にラッチアップに対して有効なものである。すなわち、一般に電源線はウェル内奥深くに存在し、それからかなり離れたウェル境界に位置させる(ラッチアップ上有効)ためにコンタクトが必要となるからである。またサブコン64は上記第2実施例の方法で生成することができない。したがって、サブコン64は保持しておき、サブコン65はコンパクション前に除去することが望ましい。

0059

図8(a),(b)は、本発明の第6実施例に係る半導体レイアウト方式を示す図であり、同図(a)はマスク・レイアウト甲を示し、同図(b)はマスク・レイアウト甲をプロセス・マイグレーションした後のマスク・レイアウト乙を示す。

0060

同図(a)におけるマスク・レイアウト甲のサブコン71は、異種の拡散コンタクト72と直結されておらず、同時コンタクトでもない。ところが同図(b)におけるマスク・レイアウト乙のサブコン71aは、隣接した拡散コンタクト72aと直結した同時コンタクトである。このような同時コンタクトの方が、面積上及びラッチアップ対策上有利であることは明らかである。

0061

こうした同時コンタクトを利用した面積縮小はプロセス・マイグレーションの場合に特に有効である。プロセスの進歩と共に、デザインルールの各値が均一に縮小されているわけではない。従って、拡散層とサブ拡散層との間隔が他のデザインルールと比べて大きくなる(進歩が遅い)ことがある。

0062

プロセス・マイグレーションの場合、マスク・レイアウト甲の素子配置を変えることは許されないため、拡散層とサブ拡散層との間隔ルールを満たすために全体を拡大することが必要である(特に単純スケーリング方式の場合)。しかし、サブコンを同時コンタクトに変更することでこの拡大をする必要がなくなる。従って、面積(コスト)の増大を防ぐことができる。

0063

図9(a),(b)は、本発明の第7実施例に係る半導体レイアウト方式を示す図であり、同図(a)はマスク・レイアウト甲を示し、同図(b)はマスク・レイアウト甲をプロセス・マイグレーションした後のマスク・レイアウト乙を示す。

0064

図9(a)に示すサブコン81のコンタクトカットは隣接した拡散コンタクト82のコンタクトカットと一体化しておらず、連ヌキ・コンタクト(butting・contact)ではない(これは同時コンタクトか否かに関わらない)。 一方、図9(b)に示すプロセス・マイグレーション後のサブコン81aのコンタクトカットは隣接した拡散コンタクトのそれと一体化された連ヌキ・コンタクトである。

0065

同一技術レベルのプロセスでは、通常、図9(b)に示す連ヌキ・コンタクトの方が図9(a)に示すものよりも小面積で実現できる。この連ヌキ・コンタクトを利用した面積縮小では、上記実施例6の同時コンタクトの場合と同様の理由で、プロセス・マイグレーションの場合に特に有効である。

0066

図10は、本発明の第8実施例に係る半導体レイアウト方式を示す図であり、図15に示したマスク・レイアウト甲をプロセス・マイグレーションした後のマスク・レイアウト乙を示す図であり、図15と共通の要素には同一の符号が付されている。

0067

この図10に示すサブコンでは、ボーダーレス技術のため、Al層113及びサブ拡散層112のコンタクト111に対する余裕がない。このボーダーレス技術の場合は、平坦化の埋め込みプロセスのための埋め込み層(例えばタングステン)91が必要である。ボーダーレス・コンタクトは、面積縮小効果があり、この面積縮小は、上記実施例6における同時コンタクトの場合と同様の理由により、プロセス・マイグレーションの場合に特に有効である。

0068

図11(a),(b)は、本発明の第9実施例に係る半導体レイアウト方式を示す図であり、同図(a)はマスク・レイアウト甲を示し、同図(b)はマスク・レイアウト甲をプロセス・マイグレーションした後のマスク・レイアウト乙を示す。

0069

同図(a)におけるサブコンのコンタクト・カット92は長方形であり、かつ最小寸法ではない。これに対し、プロセス・マイグレーション後のサブコンのコンタクトカット93は正方形で最小寸法である。

0070

最近の平坦化プロセスの場合、コンタクトカット93の最小寸法の方が平坦性がよくイールドが高い。

0071

図12(a),(b)は、本発明の第10実施例に係る半導体レイアウト方式を示す図であり、同図(a)はマスク・レイアウト甲を示し、同図(b)はマスク・レイアウト甲をプロセス・マイグレーションした後のマスク・レイアウト乙を示す。 同図(a)に示す電源線94上のサブコン95を除去すると、図13に示すように電源線94に突起部96が生ずる。突起部96をそのままにしてシンボリックレイアウトを抽出してこれを圧縮すると、図14に示すようなレイアウトを得る場合がある。この図14に示すレイアウトでは、電源線の細り部97が生じて望ましくない。さらに、電源線がまがっていることも問題である(その周囲に位置する素子の相対位置関係がプロセス・マイグレーションの前後で異なる)。

0072

本実施例では、図13に示すような突起部96を有する電源線94を、図12(b)に示すような直線形の電源線94aに修正することができ、これによって図14に示すような電源線の細り部97が生ずることがなくなる。

発明の効果

0073

以上詳細に説明したように本発明によれば、第1のマスク・レイアウトに配置されている基板用コンタクトのうち、隣接する2つの素子に挟まれた基板用コンタクトを除去するようにプロセス・マイグレーションを実行したので、次のような効果がある。

0074

(1)プロセス・マイグレーション特有のチップ面積損失を回避することができ、チップ面積の縮小が可能となる。

0075

(2)デザインルール違反を防ぐことができ、しかも分割コンパクションが容易となる。これにより、シンボリック・コンパクタを用いたレイアウト方法が実用的となる。

0076

(3)デッドスペースに最大限、基板用コンタクトを生成することができると共に、コンパクション時に基板用コンタクトが重なることがない。従って基板用コンタクトのコンパクト面積を十分に確保することができる。

0077

(4)最近のデザインルールに対応することができるので、対応しないものに比べてイールドが向上する。

図面の簡単な説明

0078

図1本発明の第1実施例に係る半導体レイアウト方式を示す図である。
図2第2実施例に係る半導体レイアウト方式のマスク・レイアウト甲を示す図である。
図3本実施例のサブコン生成方法を説明するための図である。
図4第3実施例に係る半導体レイアウト方式のマスク・レイアウト甲を示す図である。
図5第3実施例の他のマスク・レイアウト甲を示す図である。
図6第4実施例に係る半導体レイアウト方式のマスク・レイアウト甲を示す図である。
図7第5実施例に係る半導体レイアウト方式のマスク・レイアウト甲を示す図である。
図8第6実施例に係る半導体レイアウト方式を示す図である。
図9第7実施例に係る半導体レイアウト方式を示す図である。
図10第8実施例に係る半導体レイアウト方式を示す図である。
図11第9実施例に係る半導体レイアウト方式を示す図である。
図12第10実施例に係る半導体レイアウト方式を示す図である。
図13第10実施例の説明図である。
図14第10実施例の他の説明図である。
図15従来の第1の従来方式を示す図である。
図16従来の第2の従来方式を示す図である。
図17従来の半導体レイアウト方式を示す図である。
図18従来の問題点を説明するための図である。
図19本発明の作用を説明するための図である。

--

0079

1素子
4,23,24,42a,51,52サブコン
64,71,71a,81,81a,95 サブコン
6,94,94a電源線
41,41a,61 電源幹線

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