技術 マイクロプロセッサ装置から供給される制御信号の発生時点を決定するための回路装置

0001

本発明は、マイクロプロセッサ装置から割込中断信号として供給される制御信号の発生時点を、当該マイクロプロセッサ装置に所属するマイクロプロセッサのバスシステムに接続され循環カウンタとして構成された第１の計数装置の瞬時の計数状態を用いて決定するための回路装置であって、前記計数装置には周期的に繰返し発生する計数パルスが供給されており、該計数パルスの繰返し周波数は、当該制御信号の繰返し周波数の倍数に相応しており、割込中断のない計数動作の際の前記計数装置のそのつどの瞬時の計数状態は、マイクロプロセッサから制御信号発生時点に基づきバスシステムを介して供給される読出し命令によってまず固定的に保持され、引続きマイクロプロセッサによってバスシステムを介して転送可能である、回路装置に関する。

0002

この種の回路装置では次のような問題が生じる。すなわちマイクロプロセッサの割込中断をトリガする制御信号の発生と共に、第１の計数装置の瞬時の計数状態を要求する読出し命令の送出までに、割込中断遅延時間によって引き起こされる比較的長い時間間隔（これはマイクロプロセッサの瞬時の負荷に応じて変化する）が生じてしまう問題が起こる。それにより読出しの際の第１の計数装置の瞬時の計数状態は、もはや当該制御信号発生時点での瞬時の計数状態に相応しない。このことは順次連続する制御信号が高い繰返し周波数で生じている場合には特に悪影響を及ぼすものとなる。なぜならこのような場合には測定精度が比較的低い値になるからである。

0003

本発明の課題は、高い測定精度でもって制御信号の発生時点を決定し得る回路装置を提供することである。

0004

本発明によれば上記課題は、第２の計数装置が設けられており、該第２の計数装置は一方では計数パルスが同じように供給されており、他方では制御信号の発生によってのみ、設定された初期計数状態で開始される計数サイクルに制御されるように構成されており、前記第２の計数装置のそのつどの瞬時の計数状態は、読出し命令の発生と共に前記第１の計数装置のそのつどの瞬時の計数状態と同時に固定的に保持され、引続きマイクロプロセッサによってバスシステムを介して転送可能であり、前記マイクロプロセッサによって、前記第１と第２の計数装置に対する同時に固定的に保持された瞬時の計数状態の差分からそのつどの制御信号の発生時点が決定されるように構成されて解決される。

0005

本発明によって得られる利点は、第２の計数装置を構成するという僅かな付加的な回路技術的コストで、第１の計数装置の瞬時の計数状態を求める際の割込中断遅延時間によって引き起こされる障害が解消されることである。

0006

本発明の別の有利な実施例は従属請求項に記載されている。請求項３に記載の有利な実施例によれば、僅かな回路技術的コストしか伴なわない第３の計数装置を用いることによって、次のようなクロック制御装置が実現可能となる。すなわちその出力クロック信号が位相に関してマイクロプロセッサの制御の下で制御可能であるようなクロック制御装置が実現可能となる。

0007

請求項４に記載のように計数装置が、計数動作に関して相互に依存することなくプログラミング可能でかつマイクロプロセッサのバスシステムと接続可能な集積化された計数構成素子の計数装置によって構成されている場合には、回路技術的コストは特に僅かである。

0008

次に本発明の実施例を図面に基づき詳細に説明する。

0009

図１にはマイクロプロセッサ装置の断面図が示されている。この図には本発明を理解するために必要な回路素子のみが示されている。このマイクロプロセッサ装置は本発明の実施例では非同期伝送モードに従って動作するＡＴＭ−コミュニケーションシステム内部で伝送される同期セルからの同期化パルスの導出のために用いられる。この同期セルはＡＴＭ−コミュニケーションシステムの内部で所定の時間間隔で（例えば２３．５ｍｓ毎に）伝送すべき情報セルストリームに挿入される。

0010

この場合マイクロプロセッサ装置は例えばインテル社の８０１８６型マイクロプロセッサを有している。このマイクロプロセッサは、割込中断入力側ＩＮＴを介してインターフェース装置ＡＴＭ−Ｓと接続されている。このマイクロプロセッサのバスシステム（これはアドレスバスＡＤＲ，データバスＤＢ，制御バスＳＢからなる）にはマイクロプロセッサ装置の作動に必要なプログラムを含んだメモリ装置Ｍの他に計数装置ＺＢ（例えばインテル社製８２Ｃ５４型計数構成素子等）が接続されている。例えば公知文献“Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ ａｎｄ Ｐｅｒｉｐｈｅｒａｌ Ｈａｎｄｂｏｏｋ，Ｖｏｌ．１，Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ，１９８８，２−４６〜２−６３”に記載されているように、この計数構成素子は、計数動作に関して相互に依存することなくプログラミング可能な３つの計数装置を有している。これらは図面中符号Ｃ０，Ｃ１，Ｃ２で示されている。

0011

計数装置Ｃ０は、本発明の実施例ではマイクロプロセッサＭＰからの相応のプログラミングによってフリーホイーリング循環記憶装置として動作する。この計数動作に対しては前記公知文献（データブック）に従って、モード２（“Ｒａｔｅ Ｇｅｎｅｒａｔｏｒ”）が用いられる。さらに符号“Ｇａｔｅ”で示された入力側には論理値“１”（ＶＣＣ）が供給される。これに対して符号“ＣＬＫ”で示された計数入力側には計数クロックパルス列が供給される。この計数クロックパルス列の繰返し周波数は本発明の実施例では２．０４８ＭＨｚである。

0012

計数装置Ｃ１は前記データブックに記載されているモード１（“Ｈａｒｄｗａｒｅ Ｔｒｉｇｇｅｒｅｄ Ｏｎｅ−Ｓｈｏｔ”）で、トリガ可能な計数器として作動する。この計数器は、符号“Ｇａｔｅ”で示されている所属の入力側における制御信号の発生に応じて計数サイクルに制御される。この場合そのような計数サイクルに対する初期計数状態として値ＦＦＦＦ（Ｈ）が選択される。計数パルスとして、この計数装置の符号“ＣＬＫ”で示されている計数入力側には前記計数クロックパルス列が供給される。さらにこの計数装置の符号“Ｇａｔｅ”で示されている制御入力側は前記インターフェース装置ＡＴＭ−Ｓと接続されている。

0013

計数装置Ｃ２（この計数装置の入力側ＣＬＫにも計数クロックパルス列が計数信号として供給される）は、前記データブックに記載されているモード３（“Ｓｑｕａｒｅ Ｗａｖｅ Ｍｏｄｅ”）で作動する。この場合制御のために所属の入力側“Ｇａｔｅ”は計数装置Ｃ０の計数出力側ＯＵＴに接続されている。このモードに対しては本発明の実施例では計数サイクルとして４８．１２８（Ｄ）が選定される。

0014

次にマイクロプロセッサ装置の機能を以下に詳細に説明する。

0015

インターフェース装置ＡＴＭ−Ｓによって情報セルストリーム内部の同期セルの発生は連続的に監視される。この同期セルは通常の場合２３．５ｍｓの間隔で発生する。しかしながら非同期伝送モードによって引き起こされる実行時間の変動が生じ得る。そのような同期セルの発生時点毎にインターフェース装置から制御信号が生成される。この制御信号は一方で割込中断信号としてマイクロプロセッサＭＰに供給され、他方でトリガ信号として計数装置Ｃ１に供給される。この制御信号の発生に基づいて、この場合計数装置Ｃ１が計数動作状態に制御せしめられる。この計数動作状態においては当該の設定された初期計数状態に基づいたその瞬時の計数状態は、供給された計数クロックパルス列に相応して変化する。その上さらに当該制御信号の発生時点ではマイクロプロセッサＭＰによって、その時に実行中の動作プログラムが割込中断され、割込中断ルーチンの過程で読出し命令（前記データブックによる“Ｒｅａｄ−Ｂａｃｋ Ｃｏｍｍａｎｄ”）が所属のバスシステムを介して計数構成素子ＺＢに送出される。この場合この読出し命令は、その時に実行されている動作プログラムと、マイクロプロセッサＭＰの瞬時の負荷状態に応じていわゆる割込中断遅延時間の後で初めて生ぜしめられる。この遅延時間は中断毎に変化する。典型的な割込中断遅延時間は、この場合前記マイクロプロセッサのタイプでは５０μｓ〜１００μｓ程度の大きさである。

0016

読出し命令の発生に応じて計数構成素子においては次のような動作状態が生ぜしめられる。すなわちそのつどの計数動作が中断されることなく２つの計数装置Ｃ０及びＣ１の瞬時の計数状態が、各計数装置に配置された中間レジスタにおいて固定的に保持される。そこからは制御信号と同期セル（この制御信号ないし同期セルの発生によってその時に生じるマイクロプロセッサの割込中断が引き起こされる）の発生時点を決定するために、当該の瞬時の計数状態が引続きマイクロプロセッサＭＰによって読み出される。この場合計数装置Ｃ０の固定的に保持された瞬時の計数状態は前記割込中断遅延時間のために、実際に制御信号が発生した際の瞬時の計数状態に相応していない。つまり測定誤差が生じている。しかしながら計数装置Ｃ１の瞬時の計数状態によって割込中断遅延時間が求められているので、当該の制御信号の発生時点を正確に決定するため計数装置Ｃ０の瞬時の計数状態から計数装置Ｃ１の瞬時の計数状態が減算される。それにより当該の制御信号の発生時点の決定が終結される。前記制御過程は制御信号の発生毎に繰り返される。

0017

計数装置Ｃ０の完全な計数サイクルの実行の後では当該計数装置Ｃ０の計数出力側ＯＵＴに制御信号が供給される。この制御信号の発生によって計数装置Ｃ２が同期化される。すなわちそれによってこの計数装置は新たな計数サイクルを開始する。この計数サイクルは前記計数サイクル４８１２８（Ｄ）に相応する計数ステップを含んでいる。前記２．０４８ＭＨｚの繰返し周波数でもって計数パルス列は次のような結果となる。すなわち計数装置Ｃ２によって計数出力側ＯＵＴにはその個々のクロックパルスが２３．５ｍｓの間隔で周期的に繰り返し生ぜしめられるクロックパルス列が供給される結果となる。それによりこのクロックパルスの繰返し周波数は、前記インターフェース装置ＡＴＭ−Ｓによって検出される同期セルの繰返し周波数に相応する。

0018

通常の場合、すなわち前記２３．５ｍｓの時間間隔における同期セルの発生の場合では、計数装置Ｃ０の計数サイクルも計数装置Ｃ２の計数サイクルと同じように４８１２８（Ｄ）の値に調整される。それにより、同期セルから導出される制御信号は、それぞれ設定された（前記のようにマイクロプロセッサＭＰによって求められた）発生時点で発生する。これによって制御信号と、計数装置Ｃ２から送出されるクロックパルスとの間の固定的な位相関係が成立する。ここにおいて同期セルの時間間隔と前記位相関係が所定の値からずれている場合には、所望の位相関係を再び回復させるために、計数装置Ｃ０の計数サイクルがそのつどの偏差に応じて短時間マイクロプロセッサＭＰによって変化される。それに対してマイクロプロセッサは、順次連続する制御信号の発生時点を例えば重み付けされた平均値形成によって評価する。

0019

以上のように本発明は１つのマイクロプロセッサ装置を実施例として説明がなされてきた。この実施例によれば一方ではＡＴＭ−コミュニケーションシステム内部で同期セルの発生時点が求められ、他方では当該同期セルの発生時点に対する固定的な位相関係が成立するクロック信号が供給される。しかしながら本発明はこの種の使用例に限定されるのではなく、制御信号の発生時点が正確に決定されなければならないような場合ないしはこのような発生時点と、供給すべきクロック信号との間の固定的な位相関係が保証されなければならないような場合には常に用いることができる。その他に、前記マイクロプロセッサ装置においては計数装置Ｃ０，Ｃ１，Ｃ２は８２Ｃ５４型構成素子の構成部材であることも述べておく。しかしながら例外的にこれらの計数装置はその他の構成で実現されてもよい。

0020

本発明によれば、第２の計数装置を構成するという僅かな付加的な回路技術的コストで、第１の計数装置の瞬時の計数状態を求める際の割込中断遅延時間によって引き起こされる障害が解消されるものとなる。

0021

図１本発明の実施例を説明するためのブロック回路図である。

0022

Ｍ記憶装置
ＭＰマイクロプロセッサ
ＡＴＭ−Ｓインターフェース
ＺＢ計数構成素子
Ｃ０〜Ｃ２計数装置
ＡＤＲアドレスバス
ＤＢデータバス
ＳＴ 制御バス