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技術 データレート変換装置

出願人 パナソニック株式会社
発明者 水口裕二友田政明
出願日 1993年5月14日 (27年9ヶ月経過) 出願番号 1993-112857
公開日 1994年11月25日 (26年2ヶ月経過) 公開番号 1994-326694
状態 未査定
技術分野 時分割多重化通信方式 通信制御 デジタル伝送方式における同期
主要キーワード リファレンス入力 Dフリップフロップ CCITT勧告 VCフレーム 連続クロック 過不足数 デスタッフ処理 群信号
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(1994年11月25日)のものです。
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図面 (8)

目的

DF等によるポインタ値の変更が生じたときに、FIFOの動作点ずれを防ぐとともに、ジッタの少ないリファレンス信号を生成する。

構成

STM-1フレーム構成の(SOH+POH)バイトに相当する第1分散パルスを発生し、スタッフバイトが存在する場合は第2分散パルスを1フレームに1バイトずつ増減することにより調整し、またSTMフレームの1フレームの中でPOHバイトの存在の規則性崩れた場合、POH数変化検出回路119でそのPOH数の変化を検出し、その過不足数に相当する第3分散パルスを1フレームに1バイト増減することにより調整し、これらの分散パルスを合成して間欠クロックを生成する間欠クロック発生回路106を備え、この間欠クロックによりPLL用リファレンス信号を生成し、PLLにより生成したCクロックによりFIFO101の読みだしを行う。

概要

背景

CCITTにおいて標準化された新同期網であるSDH(SYNCHRONOUS DIGITALHIERARCHY)によるデータ伝送を実現する際、オーバーヘッド多重化過程および多重分離過程において、複数のレートが存在する。基本的な多重化単位として、コンテナ(以下C)、バーチャルコンテナ(以下VC)、STMがある(CCITT勧告G.707〜709参照)。

図7はSTM−1フレーム構成である。図7において、701はC−4フレーム、702はパスオーバーヘッド(以下POH)、703はVC−4フレーム、704はセクションオーバーヘッド(以下SOH)、705はAUポインタ、706はSTM−1フレームである。

図7のように C−4フレーム701にPOH702を多重したものがVC−4フレーム703で、VC−4フレーム703にSOH704およびAUポインタ705を多重したものがSTM−1フレーム706である。また、VC−4フレーム703はSTM−1フレーム706に対し非同期であるため、AUポインタ705により、VC−4フレーム703をSTM−1フレーム706に多重化する際のVC−4フレーム703の先頭位相を示している。ここで、信号のレートはそれぞれ異なり、8ビットパラレルの状態で、C−4は18.72Mbps、VC−4は18.792Mbps、STM−1は19.44Mbpsであるため、多重化および多重分離の際には、通常、バッファメモリを用いてデータのレート変換を行う手法がとられる。

通常、STM−1データのレート変換を行う際、STM−1データのオーバーヘッド(SOH+POH+AUポインタ)を除いた部分をFIFOに書き込み、C−4レートの連続クロックでデータの読みだしを行う(正/負スタッフがあるときはデスタッフ処理を行い、FIFOの書き込みクロックを制御する)。このC−4レートの連続クロックを再生するためには、位相同期ループを用いる。

以下、従来の例を図面を用いて詳細に説明する。図4は従来のデータレート変換装置であり、図5は図4における間欠クロック発生回路の一例を示すものであり、図6は図5における間欠クロックの出力タイミングチャートを示すものである。

図4において、401はFIFO、402はタイミング発生回路、403はORゲート、404はANDゲート、405はスタッフ判定回路、406は間欠クロック発生回路、407〜408は1/N分周回路、409は位相比較器、410はローパスフィルタ、411は電圧制御発振子、412はポインタ処理回路、413はSTM−1データ入力端子、414はSTM−1クロック入力端子、415はC−4データ出力端子、416はC−4クロック出力端子、417はSTM−1フレームパルス入力端子、418はデータレート変換装置である。

図5において、501は1/30分周回路、502はANDゲート、503はDフリップフロップ、504はORゲート、505は1/261分周回路、506はORゲート、508〜510はイネーブル付きDフリップフロップ、511はORゲート、512はNANDゲート、513はJKフリップフロップ、514はANDゲート、515はインバータ、516〜518はイネーブル付きDフリップフロップ、519はORゲート、520はANDゲート、521はANDゲート、522はDフリップフロップ、523はANDゲート、524はJKフリップフロップ、525はSTM−1クロック入力端子、526は正スタッフ信号入力端子、527は負スタッフ信号入力端子、528はSTM−1フレームパルス入力端子、529は間欠クロック出力端子、530は間欠クロック発生回路である。

以上のように構成されたデータレート変換装置について、以下図4、図5および図6を用いてその動作を説明する。

図4に示すように、この装置は、STM−1データ入力端子413より入力されるSTM−1データのC−4データに該当する部分のみをFIFO401に書き込み、電圧制御発振子411より発生されるC−4クロックによりC−4データをFIFO401から読みだしてデータレート変換を行う構成である。

タイミング発生回路402において、STM−1フレームパルス入力端子417より入力されるSTM−1フレームパルスをもとに、受信したSTM−1データのSOH、AUポインタのタイミングを検出し、ポインタ処理回路412において生成したVC−4データの先頭位置を示すVC−4フレームパルスをもとにSTM−1データに含まれるPOHタイミングを検出し、さらにスタッフ判定回路405において、受信ポインタ値からスタッフの有無を検出し、これらにより、受信STM−1データ内のC−4データ部分に該当するクロックを生成し、これをFIFO401の書き込みクロック(WCK)として用い、FIFO401にC−4データに該当するデータのみを書き込む。

また、間欠クロック発生回路406において発生したクロック(GCKC)を1/N分周回路407において1/N分周し、この信号を位相比較器409のリファレンス入力(R)に入力する。そして、電圧制御発振子411より発生したC−4クロックを1/N分周回路408において1/N分周した出力を位相比較器409のバリアブル入力(V)に入力する。1/N分周回路407による出力と1/N分周回路408による出力の位相比較結果をローパスフィルタ410を通して電圧制御発振子411のコントロール電圧として入力し位相同期ループを構成する。

ここで、図5の間欠クロック発生回路について図6を用いて詳細に説明する。まず、非スタッフ状態での動作を説明する。STM−1フレームの1行(270バイト)あたりSOHは9バイト存在するため、1/30分周回路501によりSOHの9バイトを均等に分散させたパルス(第1のパルス)を生成する(図6(c))。このパルスをANDゲート502を介しDフリップフロップ503でラッチする。非スタッフ状態ではANDゲート502の他端はHIGHである。

また、非スタッフ状態ではANDゲート520はLOWであるからANDゲート521、Dフリップフロップ522の出力はLOWとなり、ORゲート504によりSTM−1クロック(CKSTM)と前記1/30パルスのORをとる。これがVCクロックとなる(図6(d))。さらに、VCフレームの1行(261バイト)あたりPOHは1バイト存在するため、1/261分周回路505により261クロックに1回パルスを生成し、ORゲート506によりVCクロックとORをとることによりオーバーヘッドバイトが分散されて間引かれた間欠クロック(GCKC)を生成することができる。

次に、スタッフ状態での動作を説明する。負スタッフが生じた場合、STM−1フレームの中でのVCフレームのデータ量が3バイト増加するため(スタッフを検出したフレームのみ)、1/30分周回路501により発生した第1のパルスを3バイト殺す必要がある。また、スタッフはSTM−1フレームで4フレームに1回しか起こらないため、前記3バイトを3フレームにわたって1バイトづつ殺す構成とする。

まず、負スタッフ入力端子527より入力された負スタッフ信号をイネーブル付きDフリップフロップ508〜510によりフレームパルス(以下FP)でラッチし、ORゲート511により3フレーム幅延ばす。STM−1フレームパルス入力端子528よりFPが入力されると、JKフリップフロップ513がHIGHを出力し、NANDゲート512がLOWを出力して(図6(e))、1/30分周回路501による第1のパルスが出力されても通さないようになる(図6(f))。

このとき同時に、ANDゲート514がHIGHになりJKフリップフロップ513のK端子がHIGH、J端子がLOWとなってJKフリップフロップ513の出力はLOWになり、NANDゲート512の出力はHIGHとなって非スタッフ状態の動作に戻る。そして次のフレーム、次々フレームでも同様の動作をするが、その後、ORゲート511はLOWに戻り、非スタッフ状態の動作に戻る。このように、1フレームに1回、3フレーム連続で負スタッフ時のVCクロック数を調整して上記のように間欠クロックを生成する。

正スタッフが生じた場合、STM−1フレームの中でのVCフレームのデータ量が3バイト減少するため(スタッフを検出したフレームのみ)、1/30分周回路501により発生した第1のパルス以外に3バイト分パルスを追加する必要がある。また、スタッフはSTM−1フレームで4フレームに1回しか起こらないため、前記3バイトを3フレームにわたって1バイトづつ分散して追加する構成とする。まず、正スタッフ信号入力端子526より入力された正スタッフ信号をイネーブル付きDフリップフロップ516〜518により、STM−1フレームパルス入力端子528より入力されたFPでラッチし、ORゲート519により3フレーム幅に延ばす。

FPが入力されるとJKフリップフロップ524がHIGHを出力し、ANDゲート520がHIGHを出力して(図6(g))、1/30分周回路501による第2のパルス(≠第1のパルス、図6(h))がANDゲート521を通過するようになる(図6(i))。

このとき同時に、ANDゲート523がHIGHになり、JKフリップフロップ524のK端子がHIGH、J端子がLOWとなってJKフリップフロップ524の出力はLOWになり、ANDゲート520の出力はLOWとなって非スタッフ状態の動作に戻る。そして次のフレーム、次々フレームでも同様の動作をするが、その後、ORゲート519はLOWに戻り非スタッフ状態の動作に戻る。このように、1フレームに1回、3フレーム連続で、正スタッフ時のVCクロック数を調整して上記のように間欠クロックを生成する。

概要

DF等によるポインタ値の変更が生じたときに、FIFOの動作点ずれを防ぐとともに、ジッタの少ないリファレンス信号を生成する。

STM-1フレーム構成の(SOH+POH)バイトに相当する第1分散パルスを発生し、スタッフバイトが存在する場合は第2分散パルスを1フレームに1バイトずつ増減することにより調整し、またSTMフレームの1フレームの中でPOHバイトの存在の規則性崩れた場合、POH数変化検出回路119でそのPOH数の変化を検出し、その過不足数に相当する第3分散パルスを1フレームに1バイト増減することにより調整し、これらの分散パルスを合成して間欠クロックを生成する間欠クロック発生回路106を備え、この間欠クロックによりPLL用リファレンス信号を生成し、PLLにより生成したCクロックによりFIFO101の読みだしを行う。

目的

本発明はかかる点に鑑み、上記状態においても、FIFOの動作点をほぼ中心に固定しつつ、ジッタの少ないPLL用位相比較器リファレンス信号を生成し、高精度なCクロックを生成するデータレート変換装置を提供するものである。

効果

実績

技術文献被引用数
0件
牽制数
1件

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請求項1

フレームがNh×Nvバイトから成るN次群データと前記N次群データNhバイト毎に挿入される1バイトのM次群オーバーヘッドとを多重化して構成された1フレームが(Nh+1)×Nvバイトから成るM次群データと、前記M次群フレームを1フレームがLh(Nh、Nv、Lhは整数)×Nvバイトから成るL(N、M、Lは整数、N<M<L)次群フレームに多重化する際に生じる周波数差を吸収する連続Kバイトスタッフバイトと、Lhバイト毎に挿入される連続JバイトのL次群オーバーヘッドとを多重化して構成されたL次群データから、バッファメモリを用いて前記N次群データを再生するデータレート変換装置であって、データレート変換を行うためのバッファメモリと、前記M次群データの先頭を検出するポインタ処理手段と、受信ポインタ値からスタッフの有無を検出するスタッフ判定手段と、前記M次群オーバーヘッドと前記L次群オーバーヘッドのタイミングを検出するタイミング発生手段と、前記バッファメモリの読みだしクロック位相同期ループで制御する位相同期ループ制御手段と、前記L次群フレームの1行あたり(J+1)バイトのオーバーヘッドクロック数に相当する分散パルスを生成する第1の分散パルス生成手段と、連続Kバイトのスタッフクロック数に相当する分散パルスを生成する第2の分散パルス生成手段と、前記L次群フレームの1フレームあたり前記M次群オーバーヘッドがNvバイトであるという規則性崩れたときの前記M次群オーバーヘッド数の変化を検出するM次群オーバーヘッド数変化検出手段と、前記M次群オーバーヘッド数変化検出手段の検出結果によって前記M次群オーバーヘッドのNvバイトに対する過不足数に相当する分散パルスを生成する第3の分散パルス生成手段と、前記第1、2および3の分散パルス生成手段により生成された分散パルスを合成してN次群クロック数に相当するL次群クロックの間欠クロックを生成する間欠クロック生成手段と、前記間欠クロック生成手段により生成される間欠クロックから前記位相同期ループのリファレンス信号を生成するリファレンス信号生成手段を具備したことを特徴とするデータレート変換装置。

請求項2

第1の分散パルス生成手段は、(J+1)/Lh分周する(J+1)/Lh分周手段を具備することを特徴とする請求項1記載のデータレート変換装置。

請求項3

間欠クロック生成手段は、スタッフ制御信号入力端子と前記L次群データのフレームパルス入力端子を具備し、前記M次群オーバーヘッド数変化検出手段の出力と接続されたことを特徴とする請求項1記載のデータレート変換装置。

技術分野

0001

本発明は、バッファメモリを用いて、高次群信号多重化された低次群信号を再生するデータレート変換装置に関するものである。

背景技術

0002

CCITTにおいて標準化された新同期網であるSDH(SYNCHRONOUS DIGITALHIERARCHY)によるデータ伝送を実現する際、オーバーヘッドの多重化過程および多重分離過程において、複数のレートが存在する。基本的な多重化単位として、コンテナ(以下C)、バーチャルコンテナ(以下VC)、STMがある(CCITT勧告G.707〜709参照)。

0003

図7はSTM−1フレーム構成である。図7において、701はC−4フレーム、702はパスオーバーヘッド(以下POH)、703はVC−4フレーム、704はセクションオーバーヘッド(以下SOH)、705はAUポインタ、706はSTM−1フレームである。

0004

図7のように C−4フレーム701にPOH702を多重したものがVC−4フレーム703で、VC−4フレーム703にSOH704およびAUポインタ705を多重したものがSTM−1フレーム706である。また、VC−4フレーム703はSTM−1フレーム706に対し非同期であるため、AUポインタ705により、VC−4フレーム703をSTM−1フレーム706に多重化する際のVC−4フレーム703の先頭位相を示している。ここで、信号のレートはそれぞれ異なり、8ビットパラレルの状態で、C−4は18.72Mbps、VC−4は18.792Mbps、STM−1は19.44Mbpsであるため、多重化および多重分離の際には、通常、バッファメモリを用いてデータのレート変換を行う手法がとられる。

0005

通常、STM−1データのレート変換を行う際、STM−1データのオーバーヘッド(SOH+POH+AUポインタ)を除いた部分をFIFOに書き込み、C−4レートの連続クロックでデータの読みだしを行う(正/負スタッフがあるときはデスタッフ処理を行い、FIFOの書き込みクロックを制御する)。このC−4レートの連続クロックを再生するためには、位相同期ループを用いる。

0006

以下、従来の例を図面を用いて詳細に説明する。図4は従来のデータレート変換装置であり、図5図4における間欠クロック発生回路の一例を示すものであり、図6図5における間欠クロックの出力タイミングチャートを示すものである。

0007

図4において、401はFIFO、402はタイミング発生回路、403はORゲート、404はANDゲート、405はスタッフ判定回路、406は間欠クロック発生回路、407〜408は1/N分周回路、409は位相比較器、410はローパスフィルタ、411は電圧制御発振子、412はポインタ処理回路、413はSTM−1データ入力端子、414はSTM−1クロック入力端子、415はC−4データ出力端子、416はC−4クロック出力端子、417はSTM−1フレームパルス入力端子、418はデータレート変換装置である。

0008

図5において、501は1/30分周回路、502はANDゲート、503はDフリップフロップ、504はORゲート、505は1/261分周回路、506はORゲート、508〜510はイネーブル付きDフリップフロップ、511はORゲート、512はNANDゲート、513はJKフリップフロップ、514はANDゲート、515はインバータ、516〜518はイネーブル付きDフリップフロップ、519はORゲート、520はANDゲート、521はANDゲート、522はDフリップフロップ、523はANDゲート、524はJKフリップフロップ、525はSTM−1クロック入力端子、526は正スタッフ信号入力端子、527は負スタッフ信号入力端子、528はSTM−1フレームパルス入力端子、529は間欠クロック出力端子、530は間欠クロック発生回路である。

0009

以上のように構成されたデータレート変換装置について、以下図4、図5および図6を用いてその動作を説明する。

0010

図4に示すように、この装置は、STM−1データ入力端子413より入力されるSTM−1データのC−4データに該当する部分のみをFIFO401に書き込み、電圧制御発振子411より発生されるC−4クロックによりC−4データをFIFO401から読みだしてデータレート変換を行う構成である。

0011

タイミング発生回路402において、STM−1フレームパルス入力端子417より入力されるSTM−1フレームパルスをもとに、受信したSTM−1データのSOH、AUポインタのタイミングを検出し、ポインタ処理回路412において生成したVC−4データの先頭位置を示すVC−4フレームパルスをもとにSTM−1データに含まれるPOHタイミングを検出し、さらにスタッフ判定回路405において、受信ポインタ値からスタッフの有無を検出し、これらにより、受信STM−1データ内のC−4データ部分に該当するクロックを生成し、これをFIFO401の書き込みクロック(WCK)として用い、FIFO401にC−4データに該当するデータのみを書き込む。

0012

また、間欠クロック発生回路406において発生したクロック(GCKC)を1/N分周回路407において1/N分周し、この信号を位相比較器409のリファレンス入力(R)に入力する。そして、電圧制御発振子411より発生したC−4クロックを1/N分周回路408において1/N分周した出力を位相比較器409のバリアブル入力(V)に入力する。1/N分周回路407による出力と1/N分周回路408による出力の位相比較結果をローパスフィルタ410を通して電圧制御発振子411のコントロール電圧として入力し位相同期ループを構成する。

0013

ここで、図5の間欠クロック発生回路について図6を用いて詳細に説明する。まず、非スタッフ状態での動作を説明する。STM−1フレームの1行(270バイト)あたりSOHは9バイト存在するため、1/30分周回路501によりSOHの9バイトを均等に分散させたパルス(第1のパルス)を生成する(図6(c))。このパルスをANDゲート502を介しDフリップフロップ503でラッチする。非スタッフ状態ではANDゲート502の他端はHIGHである。

0014

また、非スタッフ状態ではANDゲート520はLOWであるからANDゲート521、Dフリップフロップ522の出力はLOWとなり、ORゲート504によりSTM−1クロック(CKSTM)と前記1/30パルスのORをとる。これがVCクロックとなる(図6(d))。さらに、VCフレームの1行(261バイト)あたりPOHは1バイト存在するため、1/261分周回路505により261クロックに1回パルスを生成し、ORゲート506によりVCクロックとORをとることによりオーバーヘッドバイトが分散されて間引かれた間欠クロック(GCKC)を生成することができる。

0015

次に、スタッフ状態での動作を説明する。負スタッフが生じた場合、STM−1フレームの中でのVCフレームのデータ量が3バイト増加するため(スタッフを検出したフレームのみ)、1/30分周回路501により発生した第1のパルスを3バイト殺す必要がある。また、スタッフはSTM−1フレームで4フレームに1回しか起こらないため、前記3バイトを3フレームにわたって1バイトづつ殺す構成とする。

0016

まず、負スタッフ入力端子527より入力された負スタッフ信号をイネーブル付きDフリップフロップ508〜510によりフレームパルス(以下FP)でラッチし、ORゲート511により3フレーム幅延ばす。STM−1フレームパルス入力端子528よりFPが入力されると、JKフリップフロップ513がHIGHを出力し、NANDゲート512がLOWを出力して(図6(e))、1/30分周回路501による第1のパルスが出力されても通さないようになる(図6(f))。

0017

このとき同時に、ANDゲート514がHIGHになりJKフリップフロップ513のK端子がHIGH、J端子がLOWとなってJKフリップフロップ513の出力はLOWになり、NANDゲート512の出力はHIGHとなって非スタッフ状態の動作に戻る。そして次のフレーム、次々フレームでも同様の動作をするが、その後、ORゲート511はLOWに戻り、非スタッフ状態の動作に戻る。このように、1フレームに1回、3フレーム連続で負スタッフ時のVCクロック数を調整して上記のように間欠クロックを生成する。

0018

正スタッフが生じた場合、STM−1フレームの中でのVCフレームのデータ量が3バイト減少するため(スタッフを検出したフレームのみ)、1/30分周回路501により発生した第1のパルス以外に3バイト分パルスを追加する必要がある。また、スタッフはSTM−1フレームで4フレームに1回しか起こらないため、前記3バイトを3フレームにわたって1バイトづつ分散して追加する構成とする。まず、正スタッフ信号入力端子526より入力された正スタッフ信号をイネーブル付きDフリップフロップ516〜518により、STM−1フレームパルス入力端子528より入力されたFPでラッチし、ORゲート519により3フレーム幅に延ばす。

0019

FPが入力されるとJKフリップフロップ524がHIGHを出力し、ANDゲート520がHIGHを出力して(図6(g))、1/30分周回路501による第2のパルス(≠第1のパルス、図6(h))がANDゲート521を通過するようになる(図6(i))。

0020

このとき同時に、ANDゲート523がHIGHになり、JKフリップフロップ524のK端子がHIGH、J端子がLOWとなってJKフリップフロップ524の出力はLOWになり、ANDゲート520の出力はLOWとなって非スタッフ状態の動作に戻る。そして次のフレーム、次々フレームでも同様の動作をするが、その後、ORゲート519はLOWに戻り非スタッフ状態の動作に戻る。このように、1フレームに1回、3フレーム連続で、正スタッフ時のVCクロック数を調整して上記のように間欠クロックを生成する。

発明が解決しようとする課題

0021

しかしながら、NDFまたは3フレーム連続同一ポインタ受信時には261バイトに1回POHバイトが存在するという規則崩れるため、そのような場合、上記の従来の構成では、FIFOの動作点がずれてしまい、上記動作が複数回起こるとFIFOがアンダーフロー状態になりデータの欠落が生じる、あるいは、アンダーフロー直前の状態で動作中に正スタッフが起こったときにFIFOがアンダーフロー状態になりデータの欠落が生じるという問題点を有していた。

0022

本発明はかかる点に鑑み、上記状態においても、FIFOの動作点をほぼ中心に固定しつつ、ジッタの少ないPLL用位相比較器リファレンス信号を生成し、高精度なCクロックを生成するデータレート変換装置を提供するものである。

課題を解決するための手段

0023

上記課題を解決するために、本発明のデータレート変換装置は、データレート変換を行うためのバッファメモリと、M次群データの先頭を検出するポインタ処理手段と、受信ポインタ値からスタッフの有無を検出するスタッフ判定手段と、受信したL次群データのM次群オーバーヘッドとL次群オーバーヘッドのタイミングを検出するタイミング発生手段と、バッファメモリの読みだしクロックを位相同期ループで制御する位相同期ループ制御手段と、L次群フレームの1行あたり(J+1)バイトのオーバーヘッドクロック数に相当する分散パルスを生成する第1の分散パルス生成手段と、連続Kバイトのスタッフクロック数に相当する分散パルスを生成する第2の分散パルス生成手段と、L次群フレームの1フレームあたりM次群オーバーヘッドがNvバイトであるという規則性が崩れたときのM次群オーバーヘッド数の変化を検出するM次群オーバーヘッド数変化検出手段と、M次群オーバーヘッド数変化検出手段の検出結果によってM次群オーバーヘッドのNvバイトに対する過不足数に相当する分散パルスを生成する第3の分散パルス生成手段と、第1、2および3の分散パルス生成手段により生成された分散パルスを合成してN次群クロック数に相当するL次群クロックの間欠クロックを生成する間欠クロック生成手段と、間欠クロック生成手段により生成される間欠クロックから位相同期ループのリファレンス信号を生成するリファレンス信号生成手段を具備する構成である。

0024

本発明は、上記した構成によって、L次群フレームの1フレームあたりM次群オーバーヘッドがNvバイトであるという規則性が崩れたときのオーバーヘッド数の変化を検出し、検出結果によってM次群オーバーヘッドのNvバイトに対する過不足数に相当する分散パルスを生成することにより、N次群クロック数に応じたL次群間欠クロックを生成できるため、NDFまたは3フレーム連続同一ポインタ受信が複数回生じても、常にFIFOの動作点をほぼ中心に固定することが出来、FIFOのオーバー/アンダーフローによるデータの欠落を防止するとともに、ジッタの少ない位相同期ループリファレンス信号および高精度なCクロックを生成することができる。

0025

以下、本発明の実施例を図面を用いて詳細に説明する。図1は本発明の一実施例を示すデータレート変換装置であり、図2図1におけるPOH数変化検出回路119と間欠クロック発生回路106の一例を示すものであり、図3図2における間欠クロックの出力タイミングチャートを示すものである。

0026

図1において、101はFIFO、102はタイミング発生回路、103はORゲート、104はANDゲート、105はスタッフ判定回路、106は間欠クロック発生回路、107〜108は1/N分周回路、109は位相比較器、110はローパスフィルタ、111は電圧制御発振子、112はポインタ処理回路、113はSTM−1データ入力端子、114はSTM−1クロック入力端子、115はC−4データ出力端子、116はC−4クロック出力端子、117はSTM−1フレームパルス入力端子、118はデータレート変換装置、119はPOH数変化検出回路である。

0027

図2において、201は1/27分周回路、202はPOH数変化検出回路、203〜208はイネーブル付きDフリップフロップ、211〜214はJKフリップフロップ、221及び222はORゲート、223〜231はANDゲート、232〜233はORゲート、234はNORゲート、241はSTM−1クロック入力端子、242は間欠クロック出力端子、243はPOHパルス入力端子、245は正スタッフ信号入力端子、246は負スタッフ信号入力端子、247はSTM−1フレームパルス入力端子である。

0028

以上のように構成されたデータレート変換装置について、以下図1、図2および図3を用いてその動作を説明する。

0029

図1に示すように、この装置は、STM−1データ入力端子113より入力されるSTM−1データのC−4データに該当する部分のみをFIFO101に書き込み、電圧制御発振子111より発生されるC−4クロックによりC−4データをFIFO101から読みだしてデータレート変換を行う構成である。

0030

タイミング発生回路102において、STM−1フレームパルス入力端子117より入力されるSTM−1フレームパルス(以下FPSTM)をもとに、受信したSTM−1データのSOHのタイミングを検出し、さらにスタッフ判定回路105において受信ポインタ値からスタッフの有無によりAUポインタのタイミングを検出してSOHパルス(以下SOHP)を生成する。

0031

また、ポインタ処理回路112において生成したVC−4データの先頭位置を示すVC−4フレームパルス(以下FPVC)をもとに、STM−1データに含まれるPOHタイミングを検出し、POHパルス(以下POHP)を生成する。これらSOHP、POHPを用いて、ORゲート103、ANDゲート104により受信STM−1データ内のC−4データ部分に該当するクロックを生成し、これをFIFO101の書き込みクロック(WCK)として用い、FIFO101にC−4データに該当するデータのみを書き込む。

0032

POH数変化検出回路119はFPSTMとタイミング発生回路102で生成されたPOHPによりPOH数の変化を検出する。また間欠クロック発生回路106において発生したクロック(GCKC)を1/N分周回路107において1/N分周し、この信号を位相比較器109のリファレンス入力(R)に入力し、電圧制御発振子111より発生したC−4クロックを1/N分周回路108において1/N分周し、この分周出力を位相比較器109のバリアブル入力(V)に入力する。1/N分周回路107による出力と1/N分周回路108による出力の位相比較結果をローパスフィルタ110を通して電圧制御発振子111のコントロール電圧として入力し位相同期ループを構成する。

0033

ここで、図1のPOH数変化検出回路109と間欠クロック発生回路106について、図2および図3を用いて詳細に説明する。

0034

まず、非スタッフ状態での動作を説明する。基本的に、ORゲート233によりSTM−1クロック(CKSTM)をゲートして間欠クロック(GCKC)を生成する構成である。またPOH数変化検出回路202は、STM−1フレームの1フレームあたりのPOHの数をカウントし、1フレームあたり8バイトまたは10バイトのPOHを検出したときに、STM−1フレームの1フレーム分のパルス(count8およびcount10)を出力する。通常POHはSTM−1フレームの1フレームあたり9バイトでありPOH数変化検出回路202はパルスを出力しない。

0035

STM−1フレームの1行(270バイト)あたりSOHは9バイト、POHは1バイト存在するため、1/27分周回路201によりオーバーヘッド(以下OH(SOH+POHのこと))の10バイトを均等に分散させたパルス(第1のパルス)を生成する(図3(c))。このパルスをANDゲート231、ORゲート232を介することにより、ORゲート232の出力にOHクロック分のゲートパルスが生成できる。これをDフリップフロップ215においてラッチしたのち、ORゲート233によりSTM−1クロック(CKSTM)とORをとることにより、OHバイトが分散されて間引かれた間欠クロック(GCKC)が生成される(図3(d))。この場合、STM−1フレームの1行あたりOHは10バイト必ず存在している。

0036

次に、スタッフ状態での動作を説明する。負スタッフが生じた場合、STM−1フレームの中でのVCフレームのデータ量が3バイト増加するため(スタッフを検出したフレームのみ)、1/27分周回路201により発生した第1のパルスを3バイト殺す必要がある。また、スタッフはSTM−1フレームで4フレームに1回しか起こらないため、前記3バイトを3フレームにわたって1バイトづつ殺す構成とする。

0037

まず、負スタッフ入力端子246より入力された負スタッフ信号をイネーブル付きDフリップフロップ206〜208によりSTM−1フレームパルス入力端子247より入力されるFPSTMでラッチし、ORゲート222により3フレーム幅に延ばす。負スタッフが発生しFPSTMが入力されると、JKフリップフロップ212がHIGHを出力する。1/27分周回路201による第1のパルスが出力されても、NORゲート224がLOWを出力し、このパルスをANDゲート231で通さないようになる。

0038

このとき同時に、ANDゲート226がHIGHになりJKフリップフロップ212のK端子がHIGH、J端子がLOWとなってJKフリップフロップ213の出力はLOWになり、NORゲート224の出力はHIGHとなって非スタッフ状態の動作に戻る。そして、次のフレーム、次々フレームでも同様の動作をし、その後、ORゲート222はLOWに戻り非スタッフ状態の動作に戻る。このように、1フレームに1回、3フレーム連続で負スタッフ時のVCクロック数を調整して上記のように間欠クロック(GCKC)を生成する(図3(g))。

0039

正スタッフが生じた場合、STM−1フレームの中でのVCフレームのデータ量が3バイト減少するため(スタッフを検出したフレームのみ)、1/27分周回路201により発生した第1のパルス以外に3バイト分パルスを追加する必要がある。また、スタッフはSTM−1フレームで4フレームに1回しか起こらないため、3バイト分のパルスを3フレームにわたって1バイトづつ分散して追加する構成とする。

0040

まず、正スタッフ信号入力端子245より入力された正スタッフ信号をイネーブル付きDフリップフロップ203〜205により、STM−1フレームパルス入力端子247より入力されたFPSTMでラッチし、ORゲート221により3フレーム幅に延ばす。正スタッフが発生しFPSTMが入力されると、JKフリップフロップ211がHIGHを出力し、1/27分周回路201によって生成された第2のパルス(≠第1のパルス、図3(h))がANDゲート225を通過するようになる。

0041

このとき同時に、JKフリップフロップ221のK端子がHIGH、J端子がLOWとなってJKフリップフロップ223の出力はLOWになり、ANDゲート225の出力はLOWとなって非スタッフ状態の動作に戻る。そして次のフレーム、次々フレームでも同様の動作をするが、その後、ORゲート221はLOWに戻り非スタッフ状態の動作に戻る。このように、1フレームに1回、3フレーム連続で、正スタッフ時のVCクロック数を調整して上記のように間欠クロック(GCKC)を生成する(図3(j))。

0042

次にSTM−1フレームの1フレーム内のPOHが9バイトであるという規則が崩れた場合の説明をする。

0043

負スタッフまたは正スタッフが発生した場合、STM−1フレームの1フレーム内のPOHが9バイトでなくなる場合がある(負スタッフ時10バイト、正スタッフ時8バイト)。POHがSTM−1フレームの1フレーム内で8バイトまたは10バイトとなった時、POH数変化検出回路202がSTM−1フレームの1フレーム分のそれぞれのパルス(count8とcount10)を出力する。このPOH数変化検出回路202はカウンタ数個のラッチで簡単に実現することができる。

0044

正スタッフが発生しPOHがSTM−1フレームの1フレーム内に8バイト存在した場合、STM−1フレームの1フレーム内のCレベルのデータ量が通常の正スタッフ時より1バイト増加していることになるので(スタッフを検出したフレームのみ)、1/27分周回路201により発生した第1のパルスを1バイト殺す必要がある。POHがSTM−1フレームの1フレーム内に8バイト存在すると、POH数変化検出回路202は1フレーム分のパルス(count8)を出力する。またFPSTMが入力されると、そのときJKフリップフロップ213がHIGHを出力する。1/27分周回路201による第1のパルスが出力されても、NORゲート234がLOWを出力し、このパルスをANDゲート231で通さないようになる。

0045

この動作は、ANDゲート229が上記したORゲート221、222の出力(スタッフに対応するためのSTM−1フレームの3フレーム幅に延ばされたパルス)がともにLOWであるときに、初めてHIGHとなって起こり得る。また同時にJKフリップフロップ213のK端子がHIGH、J端子がLOWとなってJKフリップフロップ213の出力はLOWになり、NORゲート224の出力はHIGHとなって元の状態の動作に戻る。

0046

負スタッフが発生しPOHが1フレームの中で10バイト存在した場合、STM−1フレームの1フレーム内のCレベルのデータ量が通常の負スタッフ時より1バイト減少していることになるので(スタッフを検出したフレームのみ)、1/27分周回路201により発生した第3のパルスを1バイト追加必要がある。POHがSTM−1フレームの1フレーム内に10バイト存在すると、POH数変化検出回路202は1フレーム分のパルス(count10)を出力する。

0047

またFPSTMが入力されると、そのときJKフリップフロップ214がHIGHを出力する。1/27分周回路201による第3のパルスが出力されると、このパルスはORゲート232を通過することになる。この動作は、ANDゲート230が上記したORゲート221、222の出力(スタッフに対応するためのSTM−1フレームの3フレーム幅に延ばされたパルス)がともにLOWであるとき、初めてHIGHとなって起こり得る。

0048

また同時にJKフリップフロップ214のK端子がHIGH、J端子がLOWとなってJKフリップフロップ214の出力はLOWになり、元の状態の動作に戻る。今ここで第3のパルスは1/27分周回路201によって生成されているが、第3のパルスと第2のパルスが同一のものであっても何の問題もない。

0049

また、NDF受信時または3フレーム連続同一ポインタ値受信時にも、STM−1フレームの1フレーム内にPOHが9バイト存在するという規則が崩れるということが起こり得るが、この場合には、STM−1フレームの1フレーム内のPOHが必ず10バイト存在することになるので、上記した方法を適用すればよい。

0050

なお、本実施例においては、8ビットパラレル処理を基本として、伝送クロックを1/8分周したSTM−1クロックで説明したが、同様の処理で、伝送クロックそのものを間引いたクロックを生成して、それによりリファレンス信号を生成することもできる。

0051

また、本発明は上記実施例に限定されるものではなく、本発明の主旨に基づいて種々の変形が可能であり、これらを本発明の範囲から排除するものではない。

発明の効果

0052

以上のように本発明は、データレート変換を行うためのバッファメモリと、M次群データの先頭を検出するポインタ処理手段と、受信ポインタ値からスタッフの有無を検出するスタッフ判定手段と、受信したL次群データのM次群オーバーヘッドとL次群オーバーヘッドのタイミングを検出するタイミング発生手段と、バッファメモリの読みだしクロックを位相同期ループで制御する位相同期ループ制御手段と、L次群フレームの1行あたり(J+1)バイトのオーバーヘッドクロック数に相当する分散パルスを生成する第1の分散パルス生成手段と、連続Kバイトのスタッフクロック数に相当する分散パルスを生成する第2の分散パルス生成手段と、L次群フレームの1フレームあたりM次群オーバーヘッドがNvバイトであるという規則性が崩れたときのM次群オーバーヘッド数の変化を検出するM次群オーバーヘッド数変化検出手段と、M次群オーバーヘッド数変化検出手段の検出結果によってM次群オーバーヘッドのNvバイトに対する過不足数に相当する分散パルスを生成する第3の分散パルス生成手段と、第1、2および3の分散パルス生成手段により生成された分散パルスを合成してN次群クロック数に相当するL次群クロックの間欠クロックを生成する間欠クロック生成手段と、間欠クロック生成手段により生成される間欠クロックから位相同期ループのリファレンス信号を生成するリファレンス信号生成手段を具備することにより、実際のCデータ数に等しい間欠クロック(GCKC)を生成できるため、バッファメモリの動作点をほぼ中心に固定することができ、また、そのクロックによりジッタの少ない位相同期ループリファレンス信号を生成できるため、高精度なCクロックを再生することができる。

図面の簡単な説明

0053

図1本発明の一実施例のデータレート変換装置の概略構成
図2本実施例の間欠クロック発生回路とその周辺回路の構成を示すブロック図
図3図2におけるリファレンスクロック生成過程タイミングチャート
図4従来のデータレート変換装置の概略構成図
図5図4における間欠クロック発生回路構成図
図6図5におけるリファレンス用クロック生成過程タイミングチャート
図7STM−1フレーム構成図

--

0054

101 FIFO
102タイミング発生回路
103NORゲート
104ANDゲート
105スタッフ判定回路
106間欠クロック発生回路
107〜108 1/N分周回路
109位相比較器
110ローパスフィルタ
111電圧制御発振子
112ポインタ処理回路
113STM−1データ入力端子
114 STM−1クロック入力端子
115 C−4データ出力端子
116 C−4クロック出力端子
117 STM−1フレームパルス入力端子
118データレート変換装置
119 POH数変化検出回路
201 1/27分周回路
202 POH数変化検出回路
203〜208イネーブル付きDフリップフロップ
211〜214JKフリップフロップ
221〜222ORゲート
223〜231 ANDゲート
232〜233 ORゲート
234 NORゲート
241 STM−1クロック入力端子
242 間欠クロック出力端子
243 POHパルス入力端子
245 正スタッフ信号入力端子
246 負スタッフ信号入力端子
247 STM−1フレームパルス入力端子

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