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技術 マスタスライス型半導体集積装置

出願人 セイコーエプソン株式会社
発明者 金井正博
出願日 1993年5月13日 (27年9ヶ月経過) 出願番号 1993-111846
公開日 1994年11月25日 (26年2ヶ月経過) 公開番号 1994-326279
状態 未査定
技術分野 不揮発性半導体メモリ ICの設計・製造(配線設計等) 半導体メモリ 不揮発性半導体メモリ
主要キーワード 基本セル構造 構造断面 基本セル領域 マスクROM 論理回路構成 不揮発性記憶回路 配線変更 入出力バッファセル
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重要な関連分野

この項目の情報は公開日時点(1994年11月25日)のものです。
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図面 (20)

目的

電気的書き換え機能を有し、且つ電源落ちても記憶デ−タが消滅しない不揮発性記憶回路を搭載したマスタスライス型半導体集積装置を提供する。

構成

マスタスライス型半導体集積装置に於いて、マトリクス状に配置された基本セル群の全て、もしくは一部の基本セル群のトランジスタ形成領域上に少なくとも2層以上のゲ−ト電極を積層し、記憶回路を構成する場合は、最下層である第1層ゲ−ト電極を浮遊状態とし、前記第1層ゲ−ト電極の上層である第2層ゲ−ト電極にTr制御信号を与える。また、論理回路を構成する場合は、最下層である第1層ゲ−ト電極にTr制御信号を与え、前記第1層ゲ−ト電極の上層である第2層ゲ−ト電極を浮遊状態あるいは他の信号配線と接続するか、記憶回路を構成する場合と同様に、最下層である第1層ゲ−ト電極を浮遊状態とし、前記第1層ゲ−ト電極の上層である第2層ゲ−ト電極にTr制御信号を与え構成する。

概要

背景

従来のマスタスライス型半導体集積装置の構造は、マトリクス状に配置された複数の基本セル群と基本セル群の周辺に配置された入出力バッファセル群とを具備し、基本セルを配置する領域の他に配線用の領域を確保したチャネル型構造と、基本セルを全面に敷き詰めたチャネルレス型構造の2つのタイプが有る。

図2(a)は、前記チャネル型構造及びチャネルレス型構造のマスタスライス型半導体集積装置に搭載されている基本セル構造を示したものであり、N型MOSトランジスタのゲ−ト電極201と202、N型MOSトランジスタのドレイン端子もしくはソ−ス端子となるN型不純物拡散領域203、P型ウエル電位を与えるP型不純物拡散領域204と、P型MOSトランジスタのゲ−ト電極205と206、P型MOSトランジスタのドレイン端子もしくはソ−ス端子となるP型不純物拡散領域207、N型ウエル210に電位を与えるN型不純物拡散領域208、そして寄生MOSトランジスタ形成を防ぐためにP型ウエルとN型ウエルの境界ボロン(B+)等のイオン打ち込むP型ストッパ−領域209から構成されている。

図2(b)は、図2(a)の基本セル構造に於ける波線Z2で示した素子分離領域の断面構造を示したものであり、N型ウエル216上に素子分離214を挟みP型MOSトランジスタのゲ−ト電極211と212が形成されている。このP型MOSトランジスタのゲ−ト電極211と212は、能動素子領域上に於いて約150Åのゲ−ト酸化膜上に多結晶シリコン等の材質で形成されており、N型MOSトランジスタのゲ−ト電極201と202も同様の構成となっている。

この様に構成された基本セルをマトリクス状に複数配置し、配線レイアウトの変更により各種の論理回路や、読み出し及び書き込み可能スタティック・RAM(以下、SRAMと略す)、読み出しのみ可能なマスクROM、もしくはプログラム可能なリ−ドオンリ−メモリ(以下、PROMと略す)等の記憶回路を同一半導体基板上に構成するものであった。

概要

電気的書き換え機能を有し、且つ電源落ちても記憶デ−タが消滅しない不揮発性記憶回路を搭載したマスタスライス型半導体集積装置を提供する。

マスタスライス型半導体集積装置に於いて、マトリクス状に配置された基本セル群の全て、もしくは一部の基本セル群のトランジスタ形成領域上に少なくとも2層以上のゲ−ト電極を積層し、記憶回路を構成する場合は、最下層である第1層ゲ−ト電極を浮遊状態とし、前記第1層ゲ−ト電極の上層である第2層ゲ−ト電極にTr制御信号を与える。また、論理回路を構成する場合は、最下層である第1層ゲ−ト電極にTr制御信号を与え、前記第1層ゲ−ト電極の上層である第2層ゲ−ト電極を浮遊状態あるいは他の信号配線と接続するか、記憶回路を構成する場合と同様に、最下層である第1層ゲ−ト電極を浮遊状態とし、前記第1層ゲ−ト電極の上層である第2層ゲ−ト電極にTr制御信号を与え構成する。

目的

そこで本発明はこの様な問題点を解決するものであり、電気的書き換え機能を有し、電源が落ちても記憶デ−タが消滅せず、大規模な記憶容量を構成できるEEPROMもしくはフラッシュ・EEPROM等の不揮発性記憶回路を搭載可能にし、且つ配線レイアウトの変更によりSRAM、マスク・ROM及びPROM等の記憶回路や論理回路を構成可能にする。また、基本セル領域もしくは入出力セル領域に於いて浮遊ゲ−トを具備したMOSトランジスタを使用して論理回路を構成することにより、異なる電源を有する機能ブロック間を結ぶインタフェ−ス回路を構成する場合、薄いゲ−ト酸化膜に高電圧印可してもゲ−ト酸化膜が破壊されないマスタスライス型半導体集積装置を提供するところにある。

効果

実績

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請求項1

第1導電型トランジスタと前記第1導電型トランジスタとは異極の第2導電型トランジスタを具備し、配線変更により所定の機能を構成することを目的としたマトリクス状に配置された複数の基本セル群と、前記基本セル群の周辺に配置された入出力バッファセル群とを有するマスタスライス型半導体集積装置に於いて、前記マトリクス状に配置された基本セル群の全て、もしくは一部の基本セル群のトランジスタ形成領域上に少なくとも2層以上のゲ−ト電極を積層することを特徴とするマスタスライス型半導体集積装置。

請求項2

請求項1に記載のマスタスライス型半導体集積装置に於いて、最下層である第1層ゲ−ト電極と前記第1層ゲ−ト電極の上層である第2層ゲ−ト電極は、同一マスクを使用して形成されることを特徴とするマスタスライス型半導体集積装置。

請求項3

請求項1に記載のマスタスライス型半導体集積装置に於いて、ゲ−ト電極に入力信号を与えるためのコンタクトを配置する第1のゲ−ト端子取り出し部をゲ−ト電極端の一方のみに備えた最下層である第1層ゲ−ト電極と、前記第1層ゲ−ト電極とは反対のゲ−ト電極端に第2のゲ−ト端子取り出し部を備えた前記第1層ゲ−ト電極の上層である第2層ゲ−ト電極を具備し、第1導電型トランジスタと第2導電型トランジスタの前記第1層ゲ−ト電極に設けられた第1のゲ−ト端子取り出し部は、向かい合わせて形成されていることを特徴とするマスタスライス型半導体集積装置。

請求項4

請求項1に記載のマスタスライス型半導体集積装置に於いて、最下層である第1層ゲ−ト電極配線形成面積は、前記第1層ゲ−ト電極の上層である第2層ゲ−ト電極配線の形成面積より小さいことを特徴とするマスタスライス型半導体集積装置。

請求項5

請求項1に記載のマスタスライス型半導体集積装置に於いて、最下層である第1層ゲ−ト電極に入力信号を与えるためのコンタクトを配置するゲ−ト端子取り出し部をゲ−ト電極の両端に備え、且つ能動素子領域から第1の方向に取り出し、前記第1層ゲ−ト電極の上層である第2層ゲ−ト電極のゲ−ト端子取り出し部を前記第1層ゲ−ト電極と同様にゲ−ト電極の両端に備え、且つ能動素子領域から第1の方向とは異なる第2の方向に取り出すと共に、前記第1層ゲ−ト端子取り出し部と第2層ゲ−ト端子取り出し部は、格子状に隣接する様に配置することを特徴とするマスタスライス型半導体集積装置。

請求項6

請求項1に記載のマスタスライス型半導体集積装置に於いて、最下層である第1層ゲ−ト電極に入力信号を与えるためのコンタクトを配置する第1のゲ−ト端子取り出し部は、前記第1層ゲ−ト電極の上層である第2層ゲ−ト電極の第2のゲ−ト端子取り出し部より大きく形成することを特徴とするマスタスライス型半導体集積装置。

請求項7

請求項1に記載のマスタスライス型半導体集積装置に於いて、最下層である第1層ゲ−ト電極に入力信号を与えるためのコンタクトを配置するゲ−ト端子取り出し部に第2層もしくは第2層以上の導電層を積層することを特徴とするマスタスライス型半導体集積装置。

請求項8

請求項1に記載のマスタスライス型半導体集積装置に於いて、最下層である第1層ゲ−ト電極を浮遊状態とし、前記第1層ゲ−ト電極の上層である第2層ゲ−ト電極にトランジスタ制御信号を与えて論理回路を構成することを特徴とするマスタスライス型半導体集積装置。

請求項9

請求項1及び請求項2に記載のマスタスライス型半導体集積装置に於いて、上層である第2層ゲ−ト電極に入力信号を与えるためのコンタクトを配置する第2のゲ−ト端子取り出し部にホ−ルを設け、前記上層である第2層ゲ−ト電極のホ−ルを介して最下層である第1層ゲ−ト電極の第1のゲ−ト端子取り出し部にトランジスタ制御信号を伝達する金属配線を接続して論理回路を構成することを特徴とするマスタスライス型半導体集積装置。

請求項10

請求項1に記載のマスタスライス型半導体集積装置を用いて、不揮発性記憶回路を構成することを特徴とするマスタスライス型半導体集積装置。

請求項11

請求項1及び請求項10に記載のマスタスライス型半導体集積装置に於いて、最下層である第1層ゲ−ト電極を浮遊状態とし、前記第1層ゲ−ト電極の上層である第2層ゲ−ト電極にトランジスタ制御信号を与えて不揮発性記憶回路を構成することを特徴とするマスタスライス型半導体集積装置。

技術分野

0001

本発明は、マスタスライス型半導体集積装置に関し、特にゲ−トアレイ構造を有するマスタスライス型半導体集積装置の基本セル構造に関する。

背景技術

0002

従来のマスタスライス型半導体集積装置の構造は、マトリクス状に配置された複数の基本セル群と基本セル群の周辺に配置された入出力バッファセル群とを具備し、基本セルを配置する領域の他に配線用の領域を確保したチャネル型構造と、基本セルを全面に敷き詰めたチャネルレス型構造の2つのタイプが有る。

0003

図2(a)は、前記チャネル型構造及びチャネルレス型構造のマスタスライス型半導体集積装置に搭載されている基本セル構造を示したものであり、N型MOSトランジスタのゲ−ト電極201と202、N型MOSトランジスタのドレイン端子もしくはソ−ス端子となるN型不純物拡散領域203、P型ウエル電位を与えるP型不純物拡散領域204と、P型MOSトランジスタのゲ−ト電極205と206、P型MOSトランジスタのドレイン端子もしくはソ−ス端子となるP型不純物拡散領域207、N型ウエル210に電位を与えるN型不純物拡散領域208、そして寄生MOSトランジスタ形成を防ぐためにP型ウエルとN型ウエルの境界ボロン(B+)等のイオン打ち込むP型ストッパ−領域209から構成されている。

0004

図2(b)は、図2(a)の基本セル構造に於ける波線Z2で示した素子分離領域の断面構造を示したものであり、N型ウエル216上に素子分離214を挟みP型MOSトランジスタのゲ−ト電極211と212が形成されている。このP型MOSトランジスタのゲ−ト電極211と212は、能動素子領域上に於いて約150Åのゲ−ト酸化膜上に多結晶シリコン等の材質で形成されており、N型MOSトランジスタのゲ−ト電極201と202も同様の構成となっている。

0005

この様に構成された基本セルをマトリクス状に複数配置し、配線レイアウトの変更により各種の論理回路や、読み出し及び書き込み可能スタティック・RAM(以下、SRAMと略す)、読み出しのみ可能なマスクROM、もしくはプログラム可能なリ−ドオンリ−メモリ(以下、PROMと略す)等の記憶回路を同一半導体基板上に構成するものであった。

発明が解決しようとする課題

0006

しかしながら前述の従来技術では、電気的書き換え機能を有し、且つ電源落ちても記憶デ−タが消滅しないリ−ドオンリ−メモリであるEEPROMフラッシュ・EEPROM等の不揮発性記憶回路を搭載したマスタスライス型半導体集積装置はなく、また、異なる電源を有する機能ブロック間を結ぶインタ−フェ−ス回路を構成する場合に於いて、高電源を有する機能ブロック入力信号がゲ−ト電極に印可されてもゲ−ト酸化膜が破壊されない様にゲ−ト酸化膜を厚く形成する必要があるため、薄いゲ−ト酸化膜を形成できないという問題点を有する。 従来技術のマスタスライス型半導体集積装置に搭載可能な記憶回路としては、前述のSRAMもしくはマスクROM、PROM等の記憶回路に限られており、SRAMは、長所として書き込み及び読み出しが随時可能であると共に、高速ランダムアクセス可能な記憶回路ではあるが、短所として電源を落とすと内部記憶セルの記憶デ−タが消滅するため電池等のバッテリバックアップが必要となる。また、メモリセルを一般的に6個のMOSトランジスタで構成するためマスタスライス型半導体集積装置に搭載できる記憶容量は、マスクROM及びPROM等の記憶回路に比べ小規模になる。一方、マスクROMやPROMは、長所として電源を落としても内部記憶セルの記憶デ−タが消滅することはなく、メモリセルを一般的に1個のMOSトランジスタで構成できるため、マスタスライス型半導体集積装置に搭載できる記憶容量も大規模なものが望める。しかし、短所としてマスクROMのデ−タ書き込みは、製造行程に於いてMOSトランジスタの有無を作り分けるか、金属配線とMOSトランジスタ間の接続の有無で決定される。また、PROMは、ダイオ−ドに大電流を流してPN接合を破壊するか、ヒュ−ズを切断してデ−タを書き込むため、MOSトランジスタの他にダイオ−ドもしくはヒュ−ズ等を構成する必要があり基本セルの形成面積が大きくなる。この様にマスクROM及びPROMは、記憶したデ−タを読み出すことは随時できるが一度書いたデ−タを書き直すことは不可能である。

0007

また、マスタスライス型半導体集積装置に於いては、異なる電源を有する機能ブロック間を結ぶインタ−フェ−ス回路が存在する。従来技術に於いて、インタ−フェ−ス回路を構成する場合は、高電源を有する機能ブロックの信号がゲ−ト電極に入力されてもゲ−ト酸化膜が破壊されない様にゲ−ト酸化膜を厚く形成する必要がある。しかし、ゲ−ト酸化膜を厚く形成すると他の論理回路を構成するMOSトランジスタの駆動能力が低下し動作速度が遅くなるという欠点が生じる。 これらの短所を取り除いた記憶回路としては、薄い酸化膜に高電圧印加し、トンネル電流により浮遊ゲ−トへ電荷充放電させるEEPROM、または、ホットエレクトロンを浮遊ゲ−トに注入してデ−タを書き込み、トンネル電流により浮遊ゲ−トから電荷の放出を行うフラッシュ・EEPROM等の不揮発性記憶回路がある。これらの不揮発性記憶回路は、1ビットの記憶容量を一般的に1個のMOSトランジスタで構成することが可能であり、電気的書き換え機能を有し、且つ電源が落ちても記憶デ−タが消滅することはない。また、浮遊ゲ−トを具備したMOSトランジスタを用いて論理回路を構成することによって、薄いゲ−ト酸化膜上のゲ−ト電極に、高電源を有する機能ブロックの入力信号が印可されてもゲ−ト酸化膜が破壊されることはない。

0008

しかしながら、EEPROMもしくはフラッシュ・EEPROM等の不揮発性記憶回路及び浮遊ゲ−トを具備したMOSトランジスタを、マスタスライス型半導体集積装置に搭載可能にするには、MOSトランジスタ形成領域上のゲ−ト電極を多結晶シリコン等の材質による2層あるいは2層以上のゲ−ト電極構造に構成し、配線レイアウトの変更により論理回路と記憶回路を切り替える必要がある。また、マスタスライス型半導体集積装置は、一般的にN型MOSトランジスタとP型MOSトランジスタの異極であるMOSトランジスタを共有しているため、高集積化及び大容量の記憶回路を構成するためには、両MOSトランジスタを不揮発性記憶回路に使用できる様にする必要がある。

0009

そこで本発明はこの様な問題点を解決するものであり、電気的書き換え機能を有し、電源が落ちても記憶デ−タが消滅せず、大規模な記憶容量を構成できるEEPROMもしくはフラッシュ・EEPROM等の不揮発性記憶回路を搭載可能にし、且つ配線レイアウトの変更によりSRAM、マスク・ROM及びPROM等の記憶回路や論理回路を構成可能にする。また、基本セル領域もしくは入出力セル領域に於いて浮遊ゲ−トを具備したMOSトランジスタを使用して論理回路を構成することにより、異なる電源を有する機能ブロック間を結ぶインタフェ−ス回路を構成する場合、薄いゲ−ト酸化膜に高電圧を印可してもゲ−ト酸化膜が破壊されないマスタスライス型半導体集積装置を提供するところにある。

課題を解決するための手段

0010

本発明のマスタスライス型半導体集積装置は、第1導電型トランジスタと前記第1導電型トランジスタとは異極の第2導電型トランジスタを具備し、配線変更により所定の機能を構成することを目的としたマトリクス状に配置された複数の基本セル群と、前記基本セル群の周辺に配置された入出力バッファセル群とを有するマスタスライス型半導体集積装置に於いて、前記マトリクス状に配置された基本セル群の全て、もしくは一部の基本セル群のトランジスタ形成領域上に少なくとも2層以上のゲ−ト電極を積層し、前記少なくとも2層以上のゲ−ト電極を積層した基本セルの具体的な構成手段として、最下層である第1層ゲ−ト電極と前記第1層ゲ−ト電極の上層である第2層ゲ−ト電極を、同一マスクを使用して形成する第1の構成手段と、ゲ−ト電極に入力信号を与えるためのコンタクトを配置する第1のゲ−ト端子取り出し部をゲ−ト電極端の一方のみに備えた最下層である第1層ゲ−ト電極と、前記第1層ゲ−ト電極とは反対のゲ−ト電極端に第2のゲ−ト端子取り出し部を備えた前記第1層ゲ−ト電極の上層である第2層ゲ−ト電極を具備し、第1導電型トランジスタと第2導電型トランジスタの前記第1層ゲ−ト電極に設けられた第1のゲ−ト端子取り出し部を、向かい合わせて形成する第2の構成手段と、最下層である第1層ゲ−ト電極配線の形成面積を、前記第1層ゲ−ト電極の上層である第2層ゲ−ト電極配線の形成面積より小さく形成する第3の構成手段と、最下層である第1層ゲ−ト電極に入力信号を与えるためのコンタクトを配置するゲ−ト端子取り出し部をゲ−ト電極の両端に備え、且つ能動素子領域から第1の方向に取り出し、前記第1層ゲ−ト電極の上層である第2層ゲ−ト電極のゲ−ト端子取り出し部を前記第1層ゲ−ト電極と同様にゲ−ト電極の両端に備え、且つ能動素子領域から第1の方向とは異なる第2の方向に取り出すと共に、前記第1層ゲ−ト端子取り出し部と第2層ゲ−ト端子取り出し部を、格子状に隣接する様に配置する第4の構成手段、及び、最下層である第1層ゲ−ト電極に入力信号を与えるためのコンタクトを配置する第1のゲ−ト端子取り出し部を、前記第1層ゲ−ト電極の上層である第2層ゲ−ト電極の第2のゲ−ト端子取り出し部より大きく形成する第5の構成手段を有する。更に、2層以上のゲ−ト電極を積層した基本セルの構成手段である第2、第3、第4、第5の構成手段につき、最下層である第1層ゲ−ト電極に入力信号を与えるためのコンタクトを配置するゲ−ト端子取り出し部に第2層もしくは第2層以上の導電層を積層することを特徴とする。

0011

以上の構成手段による基本セルに対して、同一半導体基板上に読み出し及び書き込み可能な不揮発性記憶回路と論理回路を構成する。不揮発性記憶回路を構成する手段は、最下層である第1層ゲ−ト電極を浮遊状態とし、前記第1層ゲ−ト電極の上層である第2層ゲ−ト電極にトランジスタ制御信号を与えて不揮発性記憶回路を構成する。一方、論理回路を構成する手段は、最下層である第1層ゲ−ト電極にトランジスタ制御信号を与え、前記第1層ゲ−ト電極の上層である第2層ゲ−ト電極を浮遊状態あるいは他の信号配線に接続するか、もしくは上層である第2層ゲ−ト電極に入力信号を与えるためのコンタクトを配置する第2のゲ−ト端子取り出し部にホ−ルを設け、前記上層である第2層ゲ−ト電極のホ−ルを介して最下層である第1層ゲ−ト電極の第1のゲ−ト端子取り出し部にトランジスタ制御信号を伝達する金属配線を接続して論理回路を構成するか、不揮発性記憶回路と同様の構成手段を用いて、最下層である第1層ゲ−ト電極を浮遊状態とし、前記第1層ゲ−ト電極の上層である第2層ゲ−ト電極にトランジスタ制御信号を与えて論理回路を構成することを特徴とする。

0012

以下本発明に於ける基本セル構造の実施例を図1図5図8図11図14及び図17に、不揮発性記憶回路のレイアウト実施例を図3図6図9図12図15及び図18に、論理回路のレイアウト実施例を図4図7図10図13図16及び図19に示す。

0013

図1は、最下層である第1層ゲ−ト電極と前記第1層ゲ−ト電極の上層である第2層ゲ−ト電極を、同一マスクを使用して形成することを特徴とする本発明の第1実施例であるマスタスライス型半導体集積装置の基本セル構造を示したものである。図1(a)は、基本セルの平面構造を示したものであり、N型MOSトランジスタの第2層ゲ−ト電極101と102、N型MOSトランジスタのドレイン端子もしくはソ−ス端子となるN型不純物拡散領域103、P型ウエルに電位を与えるP型不純物拡散領域104と、P型MOSトランジスタの第2層ゲ−ト電極105と106、P型MOSトランジスタのドレイン端子もしくはソ−ス端子となるP型不純物拡散領域107、N型ウエル110に電位を与えるN型不純物拡散領域108、そして寄生MOSトランジスタ形成を防ぐためにP型ウエルとN型ウエルの境界にボロン(B+)等のイオンを打ち込むP型ストッパ−領域109から構成されている。図1(b)は、図1(a)の波線Z1に於ける基本セルの断面構造を示したものであり、N型ウエル118上の素子分離116を挟みP型MOSトランジスタの第1層ゲ−ト電極111と112、第2層ゲ−ト電極113と114が形成されている。このP型MOSトランジスタの第1層ゲ−ト電極111と112は、能動素子領域上に於いて約100Åの薄いトンネル酸化膜上に形成されており、第1層ゲ−ト電極111及び112と第2層ゲ−ト電極113及び114は、約200ÅのONO膜(酸化膜/窒化膜/酸化膜)による絶縁膜を挟み形成されている。図1基本セル構成にすると、第1層ゲ−ト電極と第2層ゲ−ト電極は、同一マスクを使用して2層ゲ−ト電極構造を構成することができる。

0014

図3は、前記本発明の図1に示す第1実施例であるマスタスライス型半導体集積装置の基本セルに於けるNOR型不揮発性記憶回路のレイアウト図を示したものである。図3(a)に於いて、N型MOSトランジスタの第2層ゲ−ト電極301と302は第1層金属配線309によってワ−ドラインに、ドレイン端子は第1層金属配線307と308によって各々ビットラインに、ソ−ス端子は第1層金属配線305によってソ−スラインに、接地線は第1層金属配線306によってP型不純物拡散領域304に接続されている。また、同様にP型MOSトランジスタの第2層ゲ−ト電極310と311は第1層金属配線320によってワ−ドラインに、ドレイン端子は第1層金属配線318と319によって各々ビットラインに、ソ−ス端子は第1層金属配線316によってソ−スラインに、電源線は第1層金属配線317によってN型不純物拡散領域313に接続されている。図3(b)は、図3(a)の波線Z3に於ける基本セルの断面構造を示したものであり、P型MOSトランジスタの第1層ゲ−ト電極321と322は浮遊状態となっている。この浮遊状態となっている第1層ゲ−ト電極321と322へ、トンネル電流により電荷を充放電させてデ−タの書き込み及び消去を行うか、もしくはホット・エレクトロンを注入してデ−タを書き込み、トンネル電流により電荷を放出して記憶デ−タを消去する。これらのゲ−ト電極構造とデ−タの書き込み及び消去は、N型MOSトランジスタも同様である。

0015

図4は、前記本発明の図1に示す第1実施例であるマスタスライス型半導体集積装置の基本セルに於ける2入力NOR型論理回路のレイアウト図を示したものである。N型MOSトランジスタの第2層ゲ−ト電極401と402、P型MOSトランジスタの第2層ゲ−ト電極409と410は、第1層金属配線406と407で接続されており、N型MOSトランジスタのソ−ス端子は第1層金属配線405によって接地線に、P型MOSトランジスタのソ−ス端子は第1層金属配線415によって電源線に、N型MOSトランジスタとP型MOSトランジスタのドレイン端子は第1層金属配線408によって接続されている。図4(b)は、図4(a)の波線Z4に於ける基本セルの断面構造を示したものであり、P型MOSトランジスタの第2層ゲ−ト電極418と419のゲ−ト端子取り出し部にホ−ルが開けられており、第2層ゲ−ト電極418と419は第1層金属配線420と421によって第1層ゲ−ト電極416と417に接続され、第1層ゲ−ト電極と第2層ゲ−ト電極は同一電位となる。この構成は、N型MOSトランジスタの第1層ゲ−ト電極と第2層ゲ−ト電極も同様の構成となっている。また、第2層ゲ−ト電極418と419のみにトランジスタ制御信号を与え、第1層ゲ−ト電極416と417を浮遊状態として論理回路を構成することもできる。これは、入出力セル領域に於いても同様の論理回路構成ができるものである。

0016

図5は、ゲ−ト電極に入力信号を与えるためのコンタクトを配置する第1のゲ−ト端子取り出し部をゲ−ト電極端の一方のみに備えた最下層である第1層ゲ−ト電極と、前記第1層ゲ−ト電極とは反対のゲ−ト電極端に第2のゲ−ト端子取り出し部を備えた第1層ゲ−ト電極の上層である第2層ゲ−ト電極を具備し、第1導電型トランジスタと第2導電型トランジスタの前記第1層ゲ−ト電極に設けられた前記第1のゲ−ト端子取り出し部を向かい合わせて形成することを特徴とする本発明の第2実施例であるマスタスライス型半導体集積装置の基本セル構造を示したものである。図5(a)は、基本セルの平面構造を示したものであり、N型MOSトランジスタの第1層ゲ−ト電極501と502、第2層ゲ−ト電極503と504、N型MOSトランジスタのドレイン端子もしくはソ−ス端子となるN型不純物拡散領域505、P型ウエルに電位を与えるP型不純物拡散領域506と、P型MOSトランジスタの第1層ゲ−ト電極507と508、第2層ゲ−ト電極509と510、P型MOSトランジスタのドレイン端子もしくはソ−ス端子となるP型不純物拡散領域511、N型ウエル514に電位を与えるN型不純物拡散領域512、そして寄生MOSトランジスタ形成を防ぐためにP型ウエルとN型ウエルの境界にボロン(B+)等のイオンを打ち込むP型ストッパ−領域513から構成されている。図5(b)は、図5(a)の波線Z5に於ける基本セルの断面構造を示したものであり、P型MOSトランジスタの第1層ゲ−ト電極515は、能動素子領域上に於いて約100Åの薄いトンネル酸化膜上に形成されている。このP型MOSトランジスタの第1層ゲ−ト電極515と第2層ゲ−ト電極516は、約200ÅのONO膜(酸化膜/窒化膜/酸化膜)による絶縁膜を挟み形成されている。図5の基本セル構成にすると、ゲ−ト電極配線の形成面積が最小となり、且つN型MOSトランジスタとP型MOSトランジスタの第1層ゲ−ト端子取り出し部を向かい合わせて形成することによって、論理回路を構成する場合、N型MOSトランジスタとP型MOSトランジスタのゲ−ト電極を容易に接続することができる。また、3層以上の多層ゲ−ト電極も構成できる。

0017

図6は、前記本発明の図5に示す第2実施例であるマスタスライス型半導体集積装置の基本セルに於けるNOR型不揮発性記憶回路のレイアウト図を示したものである。図6(a)に於いて、N型MOSトランジスタの第2層ゲ−ト電極603と604は第1層金属配線611によってワ−ドラインに、ドレイン端子は第1層金属配線609と610によって各々ビットラインに、ソ−ス端子は第1層金属配線607によってソ−スラインに、接地線は第1層金属配線608によってP型不純物拡散領域606に接続されている。また、同様にP型MOSトランジスタの第2層ゲ−ト電極614と615は第1層金属配線624によってワ−ドラインに、ドレイン端子は第1層金属配線622と623によって各々ビットラインに、ソ−ス端子は第1層金属配線620によってソ−スラインに、電源線は第1層金属配線621によってN型不純物拡散領域617に接続されている。図6(b)は、図6(a)の波線Z6に於ける基本セルの断面構造を示したものであり、P型MOSトランジスタの第1層ゲ−ト電極625は浮遊状態となっている。この浮遊状態となっている第1層ゲ−ト電極625へ、トンネル電流により電荷を充放電させてデ−タの書き込み及び消去を行うか、もしくはホット・エレクトロンを注入してデ−タを書き込み、トンネル電流により電荷を放出して記憶デ−タを消去する。これらのゲ−ト電極構造とデ−タの書き込み及び消去は、N型MOSトランジスタも同様である。尚、3層以上のゲ−ト電極構造を有する不揮発性記憶回路を構成する場合は、第2層ゲ−ト電極を能動素子領域上の一部に形成し、第2層ゲ−ト端子取り出し部をゲ−ト電極端の一方のみに形成する。図7は、前記本発明の図5に示す第2実施例であるマスタスライス型半導体集積装置の基本セルに於ける2入力NOR型論理回路のレイアウト図を示したものである。N型MOSトランジスタの第1層ゲ−ト電極701と702、P型MOSトランジスタの第1層ゲ−ト電極711と712は第1層金属配線708と709で接続されており、N型MOSトランジスタのソ−ス端子は第1層金属配線707によって接地線に、P型MOSトランジスタのソ−ス端子は第1層金属配線719によって電源線に、N型MOSトランジスタとP型MOSトランジスタのドレイン端子は第1層金属配線710によって接続されている。図7(b)は、図7(a)の波線Z7に於ける基本セルの断面構造を示したものであり、P型MOSトランジスタの第1層ゲ−ト電極720は第1層金属配線722によるトランジスタ制御信号と接続されており、第2層ゲ−ト電極721は浮遊状態になっている。この構成は、N型MOSトランジスタの第1層ゲ−ト電極と第2層ゲ−ト電極も同様の構成になっている。また、第2層ゲ−ト電極626のみにトランジスタ制御信号を与え、第1層ゲ−ト電極625を浮遊状態として論理回路を構成することもできる。これは、入出力セル領域に於いても同様の論理回路構成ができるものである。

0018

図8は、最下層である第1層ゲ−ト電極配線の形成面積を前記第1層ゲ−ト電極の上層である第2層ゲ−ト電極配線の形成面積より小さく形成することを特徴とする本発明の第3実施例であるマスタスライス型半導体集積装置の基本セル構造を示したものである。図8(a)は、基本セルの平面構造を示したものであり、N型MOSトランジスタの第1層ゲ−ト電極801と802、第2層ゲ−ト電極803と804、N型MOSトランジスタのドレイン端子もしくはソ−ス端子となるN型不純物拡散領域805、P型ウエルに電位を与えるP型不純物拡散領域806と、P型MOSトランジスタの第1層ゲ−ト電極807と808、第2層ゲ−ト電極809と810、P型MOSトランジスタのドレイン端子もしくはソ−ス端子となるP型不純物拡散領域811、N型ウエル814に電位を与えるN型不純物拡散領域812、そして寄生MOSトランジスタ形成を防ぐためにP型ウエルとN型ウエルの境界にボロン(B+)等のイオンを打ち込むP型ストッパ−領域813から構成されている。図8(b)は、図8(a)の波線Z8に於ける基本セルの断面構造を示したものであり、N型ウエル823上の素子分離820を挟みP型MOSトランジスタの815及び816からなる第1層ゲ−ト電極と817及び818からなる第2層ゲ−ト電極が形成されている。このP型MOSトランジスタの815及び816からなる第1層ゲ−ト電極は能動素子領域上に於いて約100Åの薄いトンネル酸化膜上に形成されており、第1層ゲ−ト電極と第2層ゲ−ト電極は、約200ÅのONO膜(酸化膜/窒化膜/酸化膜)による絶縁膜を挟み形成されている。図8の基本セル構成にすると、第1層ゲ−ト電極配線の形成面積を第2層ゲ−ト電極配線の形成面積より小さく形成することができ、第1層ゲ−ト電極のゲ−ト容量が減少することによって、論理回路の高速化と不揮発性記憶回路の電荷重放電時間を短縮できると共に、3層以上の多層ゲ−ト電極も構成できる。

0019

図9は、前記本発明の図8に示す第3実施例であるマスタスライス型半導体集積装置の基本セルに於けるNOR型不揮発性記憶回路のレイアウト図を示したものである。図9(a)に於いて、N型MOSトランジスタの第2層ゲ−ト電極903と904は第1層金属配線911によってワ−ドラインに、ドレイン端子は第1層金属配線909と910によって各々ビットラインに、ソ−ス端子は第1層金属配線907によってソ−スラインに、接地線は第1層金属配線908によってP型不純物拡散領域906に接続されている。また、P型MOSトランジスタの第2層ゲ−ト電極914と915は、第1層金属配線924によってワ−ドラインに、ドレイン端子は第1層金属配線922と923によって各々ビットラインに、ソ−ス端子は第1層金属配線920によってソ−スラインに、電源線は第1層金属配線921によってN型不純物拡散領域917に接続されている。図9(b)は、図9(a)の波線Z9に於ける基本セルの断面構造を示したものであり、P型MOSトランジスタの925及び926からなる第1層ゲ−ト電極は浮遊状態となっている。この浮遊状態となっている925及び926からなる第1層ゲ−ト電極へ、トンネル電流により電荷を充放電させてデ−タの書き込み及び消去を行うか、もしくはホット・エレクトロンを注入してデ−タを書き込み、トンネル電流により電荷を放出して記憶デ−タを消去する。これらのゲ−ト電極構造とデ−タの書き込み及び消去は、N型MOSトランジスタも同様である。

0020

図10は、前記本発明の図8に示す第3実施例であるマスタスライス型半導体集積装置の基本セルに於ける2入力NOR型論理回路のレイアウト図を示したものである。N型MOSトランジスタの第1層ゲ−ト電極1001と1002、P型MOSトランジスタの第1層ゲ−ト電極1012と1013は第1層金属配線1009と1010で接続されており、N型MOSトランジスタのソ−ス端子は第1層金属配線1007によって接地線に、P型MOSトランジスタのソ−ス端子は第1層金属配線1021によって電源線に、N型MOSトランジスタとP型MOSトランジスタのドレイン端子は、第1層金属配線1008、第2層金属配線1011、第1層金属配線1020によって接続されている。図10(b)は、図10(a)の波線Z10に於ける基本セルの断面構造を示したものであり、P型MOSトランジスタの1022及び1023からなる第1層ゲ−ト電極は、第1層金属配線1026によるトランジスタ制御信号と接続されており、1024及び1025からなる第2層ゲ−ト電極は浮遊状態になっている。この構成は、N型MOSトランジスタの第1層ゲ−ト電極と第2層ゲ−ト電極も同様の構成になっている。また、1024及び1025からなる第2層ゲ−ト電極のみにトランジスタ制御信号を与え、1022及び1023からなる第1層ゲ−ト電極を浮遊状態として論理回路を構成することもできる。これは、入出力セル領域に於いても同様の論理回路構成ができるものである。

0021

図11は、最下層である第1層ゲ−ト電極に入力信号を与えるためのコンタクトを配置するゲ−ト端子取り出し部をゲ−ト電極の両端に備え、且つ能動素子領域から第1の方向に取り出し、前記第1層ゲ−ト電極の上層である第2層ゲ−ト電極のゲ−ト端子取り出し部を前記第1層ゲ−ト電極と同様にゲ−ト電極の両端に備え、且つ能動素子領域から第1の方向とは異なる第2の方向に取り出すと共に、前記第1層ゲ−ト端子取り出し部と第2層ゲ−ト端子取り出し部を格子状に隣接する様に配置することを特徴とする本発明の第4実施例であるマスタスライス型半導体集積装置の基本セル構造を示したものである。図11(a)は、基本セルの平面構造を示したものであり、N型MOSトランジスタの第1層ゲ−ト電極1101と1102、第2層ゲ−ト電極1103と1104、N型MOSトランジスタのドレイン端子もしくはソ−ス端子となるN型不純物拡散領域1105、P型ウエルに電位を与えるP型不純物拡散領域1106と、P型MOSトランジスタの第1層ゲ−ト電極1107と1108、第2層ゲ−ト電極1109と1110、P型MOSトランジスタのドレイン端子もしくはソ−ス端子となるP型不純物拡散領域1111、N型ウエル1114に電位を与えるN型不純物拡散領域1112、そして寄生MOSトランジスタ形成を防ぐためにP型ウエルとN型ウエルの境界にボロン(B+)等のイオンを打ち込むP型ストッパ−領域1113から構成されている。図11(b)は、図11(a)の波線Z11に於ける基本セルの断面構造を示したものであり、N型ウエル1122上の素子分離1120を挟みP型MOSトランジスタの第1層ゲ−ト電極1115と1116、第2層ゲ−ト電極1117と1118が形成されている。このP型MOSトランジスタの第1層ゲ−ト電極1115と1116は能動素子領域上に於いて約100Åの薄いトンネル酸化膜上に形成されており、第1層ゲ−ト電極と第2層ゲ−ト電極は約200ÅのONO膜(酸化膜/窒化膜/酸化膜)による絶縁膜を挟み形成されている。図11の基本セル構成にすると、第1層ゲ−ト電極と第2層ゲ−ト電極のゲ−ト端子取り出し部を最小面積で形成することができ、ゲ−ト容量が減少することによって論理回路と不揮発性記憶回路の高速化ができると共に、3層以上の多層ゲ−ト電極も構成できる。

0022

図12は、前記本発明の図11に示す第4実施例であるマスタスライス型半導体集積装置の基本セルに於けるNOR型不揮発性記憶回路のレイアウト図を示したものである。図12(a)に於いて、N型MOSトランジスタの第2層ゲ−ト電極1203と1204は第1層金属配線1211によってワ−ドラインに、ドレイン端子は第1層金属配線1209と1210によって各々ビットラインに、ソ−ス端子は第1層金属配線1207によってソ−スラインに、接地線は第1層金属配線1208によってP型不純物拡散領域1206に接続されている。また、P型MOSトランジスタの第2層ゲ−ト電極1214と1215は第1層金属配線1222によってワ−ドラインに、ドレイン端子は第1層金属配線1220と1221によって各々ビットラインに、ソ−ス端子は第1層金属配線1218によってソ−スラインに、電源線は第1層金属配線1219によってN型不純物拡散領域1217に接続されている。図12(b)は、図12(a)の波線Z12に於ける基本セルの断面構造を示したものであり、P型MOSトランジスタの第1層ゲ−ト電極1223と1224は浮遊状態となっている。この浮遊状態となっている第1層ゲ−ト電極1223と1224へ、トンネル電流により電荷を充放電させてデ−タの書き込み及び消去を行うか、もしくはホット・エレクトロンを注入してデ−タを書き込み、トンネル電流により電荷を放出して記憶デ−タを消去する。これらのゲ−ト電極構造とデ−タの書き込み及び消去は、N型MOSトランジスタも同様である。尚、3層以上のゲ−ト電極構造を有する不揮発性記憶回路を構成する場合は、第2層ゲ−ト電極を能動素子領域上の一部に形成し、第2層ゲ−ト端子取り出し部をゲ−ト電極端の一方のみに形成する。

0023

図13は、前記本発明の図11に示す第4実施例であるマスタスライス型半導体集積装置の基本セルに於ける2入力NOR型論理回路のレイアウト図を示したものである。N型MOSトランジスタの第1層ゲ−ト電極1301と1302、P型MOSトランジスタの第1層ゲ−ト電極1311と1312は第1層金属配線1308と1309で接続されており、N型MOSトランジスタのソ−ス端子は第1層金属配線1307によって接地線に、P型MOSトランジスタのソ−ス端子は第1層金属配線1319によって電源線に、N型MOSトランジスタとP型MOSトランジスタのドレイン端子は第1層金属配線1310よって接続されている。図13(b)は、図13(a)の波線Z13に於ける基本セルの断面構造を示したものであり、P型MOSトランジスタの第1層ゲ−ト電極1320と1321は第1層金属配線1324と1325によるトランジスタ制御信号と接続されており、第2層ゲ−ト電極1322と1323は浮遊状態になっている。この構成は、N型MOSトランジスタの第1層ゲ−ト電極と第2層ゲ−ト電極も同様の構成である。また、第2層ゲ−ト電極1322と1323のみにトランジスタ制御信号を与え、第1層ゲ−ト電極1320と1321を浮遊状態として論理回路を構成することもできる。これは、入出力セル領域に於いても同様の論理回路構成ができるものである。

0024

図14は、最下層である第1層ゲ−ト電極に入力信号を与えるためのコンタクトを配置する第1のゲ−ト端子取り出し部を、前記第1層ゲ−ト電極の上層である第2層ゲ−ト電極の第2のゲ−ト端子取り出し部より大きく形成することを特徴とする本発明の第5実施例であるマスタスライス型半導体集積装置の基本セル構造を示したものである。図14(a)は、基本セルの平面構造を示したものであり、N型MOSトランジスタの第1層ゲ−ト電極1401と1402、第2層ゲ−ト電極1403と1404、N型MOSトランジスタのドレイン端子もしくはソ−ス端子となるN型不純物拡散領域1405、P型ウエルに電位を与えるP型不純物拡散領域1406と、P型MOSトランジスタの第1層ゲ−ト電極1407と1408、第2層ゲ−ト電極1409と1410、P型MOSトランジスタのドレイン端子もしくはソ−ス端子となるP型不純物拡散領域1411、N型ウエル1414に電位を与えるN型不純物拡散領域1412、そして寄生MOSトランジスタ形成を防ぐためにP型ウエルとN型ウエルの境界にボロン(B+)等のイオンを打ち込むP型ストッパ−領域1413から構成されている。図14(b)は、図14(a)の波線Z14に於ける基本セルの断面構造を示したものであり、N型ウエル1422上の素子分離1420を挟みP型MOSトランジスタの第1層ゲ−ト電極1415と1416、第2層ゲ−ト電極1417と1418が形成されている。このP型MOSトランジスタの第1層ゲ−ト電極1415と1416は能動素子領域上に於いて約100Åの薄いトンネル酸化膜上に形成されており、第1層ゲ−ト電極と第2層ゲ−ト電極は約200ÅのONO膜(酸化膜/窒化膜/酸化膜)による絶縁膜を挟み形成されている。図14の基本セル構成にすると、第1層ゲ−ト電極のゲ−ト端子取り出し部を第2層ゲ−ト端子取り出し部より大きく形成することによって、各層のゲ−ト端子取り出し部を横方向に配置でき、基本セルの縦方向の長さを抑え基本セル形成面積を小さくできる。また、3層以上の多層ゲ−ト電極も構成できる。

0025

図15は、前記本発明の図14に示す第5実施例であるマスタスライス型半導体集積装置の基本セルに於けるNOR型不揮発性記憶回路のレイアウト図を示したものである。図15(a)に於いて、N型MOSトランジスタの第2層ゲ−ト電極1503と1504は第1層金属配線1511によってワ−ドラインに、ドレイン端子は第1層金属配線1509と1510によって各々ビットラインに、ソ−ス端子は第1層金属配線1507によってソ−スラインに、接地線は第1層金属配線1508によってP型不純物拡散領域1506に接続されている。また、P型MOSトランジスタの第2層ゲ−ト電極1514と1515は第1層金属配線1524によってワ−ドラインに、ドレイン端子は第1層金属配線1522と1523によって各々ビットラインに、ソ−ス端子は第1層金属配線1520によってソ−スラインに、電源線は第1層金属配線1521によってN型不純物拡散領域1517に接続されている。図15(b)は、図15(a)の波線Z15に於ける基本セルの断面構造を示したものであり、P型MOSトランジスタの第1層ゲ−ト電極1525と1526は浮遊状態となっている。この浮遊状態となっている第1層ゲ−ト電極1525と1526へ、トンネル電流により電荷を充放電させてデ−タの書き込み及び消去を行うか、もしくはホット・エレクトロンを注入してデ−タを書き込み、トンネル電流により電荷を放出して記憶デ−タを消去する。これらのゲ−ト電極構造とデ−タの書き込み及び消去は、N型MOSトランジスタも同様である。尚、3層以上のゲ−ト電極構造を有する不揮発性記憶回路を構成する場合は、第2層ゲ−ト電極を能動素子領域上の一部に形成し、第2層ゲ−ト端子取り出し部をゲ−ト電極端の一方のみに形成する。

0026

図16は、前記本発明の図14に示す第5実施例であるマスタスライス型半導体集積装置の基本セルに於ける2入力NOR型論理回路のレイアウト図を示したものである。N型MOSトランジスタの第1層ゲ−ト電極1601と1602、P型MOSトランジスタの第1層ゲ−ト電極1612と1613は第1層金属配線1609と1610で接続されており、N型MOSトランジスタのソ−ス端子は第1層金属配線1607によって接地線に、P型MOSトランジスタのソ−ス端子は第1層金属配線1621によって電源線に、N型MOSトランジスタとP型MOSトランジスタのドレイン端子は第1層金属配線1608、第2層金属配線1611、第1層金属配線1620によって接続されている。図16(b)は、図16(a)の波線Z16に於ける基本セルの断面構造を示したものであり、P型MOSトランジスタの第1層ゲ−ト電極1622と1623は第1層金属配線1626と1627によるトランジスタ制御信号と接続されており、第2層ゲ−ト電極1624と1625は浮遊状態になっている。この構成は、N型MOSトランジスタの第1層ゲ−ト電極と第2層ゲ−ト電極も同様の構成である。また、第2層ゲ−ト電極1624と1625のみにトランジスタ制御信号を与え、第1層ゲ−ト電極1622と1623を浮遊状態として論理回路を構成することもできる。これは、入出力セル領域に於いても同様の論理回路構成ができるものである。図17は、最下層である第1層ゲ−ト電極に入力信号を与えるためのコンタクトを配置するゲ−ト端子取り出し部に、第2層もしくは第2層以上の導電層を積層することを特徴とする本発明の第6実施例であるマスタスライス型半導体集積装置の基本セル構造を示したものである。図17(a)は、基本セルの平面構造を示したものであり、N型MOSトランジスタの第1層ゲ−ト電極上に第2導電層を積層した1701と1702、第2層ゲ−ト電極1703と1704、N型MOSトランジスタのドレイン端子もしくはソ−ス端子となるN型不純物拡散領域1705、P型ウエルに電位を与えるP型不純物拡散領域1706と、P型MOSトランジスタの第1層ゲ−ト電極に第2導電層を積層した1707と1708、第2層ゲ−ト電極1709と1710、P型MOSトランジスタのドレイン端子もしくはソ−ス端子となるP型不純物拡散領域1711、N型ウエル1714に電位を与えるN型不純物拡散領域1712、そして寄生MOSトランジスタ形成を防ぐためにP型ウエルとN型ウエルの境界にボロン(B+)等のイオンを打ち込むP型ストッパ−領域1713から構成されている。図17(b)は、図17(a)の波線Z17に於ける基本セルの断面構造を示したものであり、N型ウエル1724上の素子分離1722を挟みP型MOSトランジスタの第1層ゲ−ト電極1715と1716、第2層ゲ−ト電極1719と1720が形成されている。前記第1層ゲ−ト電極1715と1716上には第2導電層1717と1718が積層されており、第1層ゲ−ト端子取り出し部と第2層ゲ−ト端子取り出し部は同じ高さに構成されている。このP型MOSトランジスタの第1層ゲ−ト電極1715と1716は能動素子領域上に於いて約100Åの薄いトンネル酸化膜上に形成されており、第1層ゲ−ト電極と第2層ゲ−ト電極は約200ÅのONO膜(酸化膜/窒化膜/酸化膜)による絶縁膜を挟み形成されている。図17の基本セル構成にすると、第1層ゲ−ト端子取り出し部に第2導電層を積層することによって、第1層ゲ−ト端子取り出し部と第2層ゲ−ト端子取り出し部は、同一の高さに形成されコンタクトホ−ル形成時のエッチング・レ−トが統一でき、第1層ゲ−ト電極と第2層ゲ−ト電極のコンタクトホ−ルは同時に形成することができる。この構成は、第2、3、4、5の本発明であるマスタスライス型半導体集積装置の基本セルに適用できるものであり、3層以上の多層ゲ−ト電極を構成する場合は、各層のゲ−ト端子取り出し部が同一の高さに形成される様に各導電層を積層する。

0027

図18は、前記本発明の図17に示す第6実施例であるマスタスライス型半導体集積装置の基本セルに於けるNOR型不揮発性記憶回路のレイアウト図を示したものである。図18(a)に於いて、N型MOSトランジスタの第2層ゲ−ト電極1803と1804は第1層金属配線1811によってワ−ドラインに、ドレイン端子は第1層金属配線1809と1810によって各々ビットラインに、ソ−ス端子は第1層金属配線1807によってソ−スラインに、接地線は第1層金属配線1808によってP型不純物拡散領域1806に接続されている。また、P型MOSトランジスタの第2層ゲ−ト電極1814と1815は第1層金属配線1824によってワ−ドラインに、ドレイン端子は第1層金属配線1822と1823によって各々ビットラインに、ソ−ス端子は第1層金属配線1820によってソ−スラインに、電源線は第1層金属配線1821によってN型不純物拡散領域1817に接続されている。図18(b)は、図18(a)の波線Z18に於ける基本セルの断面構造を示したものであり、P型MOSトランジスタの第1層ゲ−ト電極1825と1826、並びに第1層ゲ−ト端子取り出し部に積層された第2導電層1827と1828は浮遊状態となっている。この浮遊状態となっている第1層ゲ−ト電極1825と1826、並びに第1層ゲ−ト端子取り出し部に積層された第2導電層1827と1828へ、トンネル電流により電荷を充放電させてデ−タの書き込み及び消去を行うか、もしくはホット・エレクトロンを注入してデ−タを書き込み、トンネル電流により電荷を放出して記憶デ−タを消去する。これらのゲ−ト電極構造とデ−タの書き込み及び消去は、N型MOSトランジスタも同様である。尚、3層以上のゲ−ト電極構造を有する不揮発性記憶回路を構成する場合は、第2層ゲ−ト電極を能動素子領域上の一部に形成し、第2層ゲ−ト端子取り出し部をゲ−ト電極端の一方のみに形成する。

0028

図19は、前記本発明の図17に示す第6実施例であるマスタスライス型半導体集積装置の基本セルに於ける2入力NOR型論理回路のレイアウト図を示したものである。N型MOSトランジスタの第1層ゲ−ト電極上に第2導電層を積層した1901と1902、P型MOSトランジスタの第1層ゲ−ト電極上に第2導電層を積層した1912と1913は、第1層金属配線1909と1910で接続されており、N型MOSトランジスタのソ−ス端子は第1層金属配線1907によって接地線に、P型MOSトランジスタのソ−ス端子は第1層金属配線1921によって電源線に、N型MOSトランジスタとP型MOSトランジスタのドレイン端子は第1層金属配線1908、第2層金属配線1911、第1層金属配線1920によって接続されている。図19(b)は、図19(a)の波線Z19に於ける基本セルの断面構造を示したものであり、P型MOSトランジスタの第1層ゲ−ト電極1922と1923は第2導電層1924と1925を介して第1層金属配線1928と1929によるトランジスタ制御信号と接続されており、第2層ゲ−ト電極1926と1927は浮遊状態になっている。この構成は、N型MOSトランジスタの第1層ゲ−ト電極と第2層ゲ−ト電極も同様の構成である。また、第2層ゲ−ト電極1926と1927のみにトランジスタ制御信号を与え、第1層ゲ−ト電極1922と1923、及び第2導電層1924と1925を浮遊状態として論理回路を構成することもできる。これは、入出力セル領域に於いても同様の論理回路構成ができるものである。

0029

次に本発明に於ける不揮発性記憶回路の構成実施例並びにN型MOS記憶素子とP型MOS記憶素子の動作を図20図21図22を用いて説明する。図20は、N型MOS記憶素子とP型MOS記憶素子を使用したNOR型不揮発性記憶回路の第1実施例を示したものである。N型MOS記憶素子2008、2009、2010及び2014、2015、2016のコントロ−ルゲ−ト端子にワ−ドライン2001と2003が、P型MOS記憶素子2011、2012、2013のコントロ−ルゲ−ト端子にワ−ドライン2002が各々接続されており、N型MOS記憶素子2008と2014、P型MOS記憶素子2011のドレイン端子がビットライン2004に、N型MOS記憶素子2009と2015、P型MOS記憶素子2012のドレイン端子がビットライン2005に、N型MOS記憶素子2010と2016、P型MOS記憶素子2013のドレイン端子がビットライン2006に、N型MOS記憶素子及びP型MOS記憶素子のソ−ス端子が共通のソ−スラインに各々接続されNOR型不揮発性記憶回路が構成されている。

0030

図21は、N型MOS記憶素子とP型MOS記憶素子を使用したNOR型不揮発性記憶回路の第2実施例を示したものである。N型MOS記憶素子2111と2113のコントロ−ルゲ−ト端子はワ−ドライン2101に、P型MOS記憶素子2112のコントロ−ルゲ−ト端子はワ−ドライン2002に、N型MOS記憶素子2114と2116のコントロ−ルゲ−ト端子はワ−ドライン2103に、P型MOS記憶素子2115のコントロ−ルゲ−ト端子はワ−ドライン2004に、N型MOS記憶素子2117と2119のコントロ−ルゲ−ト端子はワ−ドライン2105に、P型MOS記憶素子2118のコントロ−ルゲ−ト端子はワ−ドライン2006に、N型MOS記憶素子2111、2114、2117及び2113、2116、2119のドレイン端子はビットライン2107と2109に、P型MOS記憶素子2112、2115、2118のドレイン端子はビットライン2108に、N型MOS記憶素子及びP型MOS記憶素子のソ−ス端子は共通のソ−スラインに各々接続されNOR型不揮発性記憶回路が構成されている。

0031

次にN型MOS記憶素子の記憶・消去の動作機構図22(a)を用いて説明する。N型MOS記憶素子のコントロ−ルゲ−ト端子に正電圧を印加し、ドレイン端子の電圧を接地すると、浮遊ゲ−トは容量性結合により正電位となる。電子はトンネル酸化膜を介して浮遊ゲ−トに注入され蓄積される。この浮遊ゲ−トは電気的にはどこにも接続されておらず、周囲は酸化膜によって覆われているため、蓄積された電子により浮遊ゲ−トから見たしきい値電圧VTHN は高く成り、N型MOS記憶素子は非導通状態2202となる。また、記憶を消去するためには、ドレイン端子に正電圧を印加し、コントロ−ルゲ−ト端子を接地すればトンネル電流により浮遊ゲ−トに蓄積されていた電子は放出しN型MOS記憶素子は導通状態2201となり記憶デ−タは消去される。こうして、何度でも容易に記憶素子を記憶・消去させることができる。この場合、情報が記憶されているか否かを読み出すには、図22(a)の読み出し電圧2203をコントロ−ルゲ−トに印加し、N型MOS記憶素子が導通状態2201か非導通状態2202かを判定する。

0032

次にP型MOS記憶素子の記憶・消去の動作機構を図22(b)を用いて説明する。コントロ−ルゲ−ト端子に正電圧を印加し、ドレイン端子の電圧を接地すると、浮遊ゲ−トは容量性結合により正電位となる。電子はトンネル酸化膜を介して浮遊ゲ−トに注入され蓄積される。この浮遊ゲ−トは電気的にはどこにも接続されておらず、周囲は酸化膜によって覆われているため、蓄積された電子は浮遊ゲ−トから放出されない。これによりコントロ−ルゲ−ト端子から見たしきい値電圧VTHP が変化するが、N型MOS記憶素子とは異なり電子が蓄積される前はエンハンスメント状態(デプレッション状態でもよい。)であったP型MOS記憶素子が、フロティングゲ−ト端子に電子が蓄積されることによって、チャネル部分反転層誘起されてデプレッション状態2204へと変化する。すなわち、N型MOS記憶素子が導通状態から非導通状態へと変化することで情報を記憶していたのに対して、P型MOS記憶素子は、非導通状態から導通状態へ変化することによって情報を記憶する。また、情報を消去する時は、ドレイン端子とソ−ス端子に正電位を印加し、コントロ−ルゲ−ト端子を接地し、トンネル電流により浮遊ゲ−トから電子を放出することによってP型MOS記憶素子は非導通状態2205となる。この際、P型MOS記憶素子のドレイン端子に正電圧を印加しコントロ−ルゲ−ト端子を接地しただけでは、チャネル部分が導通状態と成りドレイン・ソ−ス間に電流が流れるため、消去効率が低下する恐れがある。これを防ぐためにドレイン端子とソ−ス端子に正電圧を印加し、ドレイン・ソ−ス間に電流を流さない様にする必要がある。従って、図20図21で述べたN型MOS記憶素子とP型MOS記憶素子を使用したNOR型不揮発性記憶回路に於いては、N型MOS記憶素子とP型MOS記憶素子のデ−タ消去は、ドレイン端子とソ−ス端子を共通電位にして消去する必要がある。

発明の効果

0033

以上述べた発明の効果によれば、マトリクス状に配置された基本セル群の全て、もしくは一部の基本セル群のトランジスタ形成領域上に少なくとも2層以上のゲ−ト電極を積層して、第1導電型トランジスタと第2導電型トランジスタの最下層である第1層ゲ−ト電極を浮遊状態とし、前記第1層ゲ−ト電極の上層である第2層ゲ−ト電極にトランジスタ制御信号を与えて不揮発性記憶回路を構成することによって、電気的書き換え機能を有し、電源が落ちても記憶デ−タが消滅しないEEPROMもしくはフラッシュ・EEPROM等の不揮発性記憶回路をマスタスライス型半導体集積装置に搭載することができると共に、配線レイアウトの変更によりSRAM、マスク・ROM及びPROM等の記憶回路や論理回路を構成することができる。また、最下層である第1層ゲ−ト電極を浮遊状態とし、前記第1層ゲ−ト電極の上層である第2層ゲ−ト電極にトランジスタ制御信号を与えて論理回路を構成することにより、異なる電源を有する機能ブロック間を結ぶインタフェ−ス回路を構成する場合に於いて、薄いゲ−ト酸化膜に高電圧を印可してもゲ−ト酸化膜が破壊されないという効果を有する。

0034

更に、最下層である第1層ゲ−ト電極と前記第1層ゲ−ト電極の上層である第2層ゲ−ト電極を同一マスクにより形成し、上層である第2層ゲ−ト電極に入力信号を与えるためのコンタクトを配置するゲ−ト端子取り出し部にホ−ルを設け、前記上層である第2層ゲ−ト電極のホ−ルを介して最下層である第1層ゲ−ト電極のゲ−ト端子取り出し部にトランジスタ制御信号を伝達する金属配線を接続して論理回路を構成する第1実施例の基本セル構成にすることによって、各層のゲ−ト端子取り出し部を最小のレイアウト面積で配置できると共に、基本セルの形成面積を小さく形成することができる。

0035

また、ゲ−ト電極に入力信号を与えるためのコンタクトを配置する第1のゲ−ト端子取り出し部をゲ−ト電極端の一方のみに備えた最下層である第1層ゲ−ト電極と、前記第1層ゲ−ト電極とは反対のゲ−ト電極端に第2のゲ−ト端子取り出し部を備えた第1層ゲ−ト電極の上層である第2層ゲ−ト電極を具備し、第1導電型トランジスタと第2導電型トランジスタの前記第1層ゲ−ト電極に設けられた前記第1のゲ−ト端子取り出し部を、向かい合わせて形成する第2実施例の基本セル構成にすることによって、ゲ−ト電極配線の形成面積が最小となり、基本セルの形成面積を小さく形成することができると共に、論理回路と記憶回路の高速化ができる。そして、N型MOSトランジスタとP型MOSトランジスタの第1層ゲ−ト端子取り出し部を向かい合わせて形成することによって、論理回路を構成する場合、N型MOSトランジスタとP型MOSトランジスタの第1層ゲ−ト電極を容易に接続できると共に、3層以上の多層ゲ−ト電極も構成できる。

0036

また、最下層である第1層ゲ−ト電極配線の形成面積は、前記第1層ゲ−ト電極の上層である第2層ゲ−ト電極配線の形成面積より小さくする第3実施例の基本セル構成にすることによって、第1層ゲ−ト電極配線の形成面積を第2層ゲ−ト電極配線の形成面積より小さく形成することができ、第1層ゲ−ト電極のゲ−ト容量が減少することによって、論理回路の高速化と不揮発性記憶回路の電荷重放電時間を短縮できると共に、3層以上の多層ゲ−ト電極も構成できる。

0037

また、最下層である第1層ゲ−ト電極に入力信号を与えるためのコンタクトを配置するゲ−ト端子取り出し部をゲ−ト電極の両端に備え、且つ能動素子領域から第1の方向に取り出し、前記第1層ゲ−ト電極の上層である第2層ゲ−ト電極のゲ−ト端子取り出し部を前記第1層ゲ−ト電極と同様にゲ−ト電極の両端に備え、且つ能動素子領域から第1の方向とは異なる第2の方向に取り出すと共に、前記第1層ゲ−ト端子取り出し部と第2層ゲ−ト端子取り出し部を、格子状に隣接する様に配置する第4実施例の基本セル構成にすることによって、各層のゲ−ト端子取り出し部を横方向に配置するため基本セルの縦方向の長さを抑え基本セル形成面積を小さく形成することができ、第1層ゲ−ト電極と第2層ゲ−ト電極のゲ−ト端子取り出し部を最小に形成することによって、ゲ−ト容量が減少し論理回路と不揮発性記憶回路の高速化ができると共に、3層以上の多層ゲ−ト電極も構成できる。

0038

また、最下層である第1層ゲ−ト電極に入力信号を与えるためのコンタクトを配置する第1のゲ−ト端子取り出し部を、前記第1層ゲ−ト電極の上層である第2層ゲ−ト電極の第2のゲ−ト端子取り出し部より大きく形成する第5実施例の基本セル構成にすることによって、各層のゲ−ト端子取り出し部を横方向に配置でき、基本セルの縦方向の長さを抑え基本セルの形成面積を小さくできると共に、3層以上の多層ゲ−ト電極も構成できる。

0039

また、最下層である第1層ゲ−ト電極に入力信号を与えるためのコンタクトを配置するゲ−ト端子取り出し部に第2層もしくは第2層以上の導電層を積層する第6実施例の基本セル構成にすることによって、第1層ゲ−ト端子取り出し部と第2層ゲ−ト端子取り出し部は、同一の高さに形成され、コンタクトホ−ル形成時のエッチング・レ−トが統一できるため、第1層ゲ−ト電極と第2層ゲ−ト電極のコンタクトホ−ルを同時に形成することができる。この第6実施例の基本セル構成は、第2、第3、第4及び第5実施例の本発明であるマスタスライス型半導体集積装置の基本セルに適用できるものであり、3層以上の多層ゲ−ト電極を構成する場合は、各層のゲ−ト端子取り出し部が同一の高さに形成される様に各導電層を積層することによって、各層のゲ−ト端子取り出し部は、同一の高さに形成されコンタクトホ−ル形成時のエッチング・レ−トが統一できるため、各層のコンタクトホ−ルは同時に形成することができるという効果を有する。

図面の簡単な説明

0040

図1本発明の第1実施例を示すマスタスライス型半導体集積装置の基本セル構造図である。
図2従来例を示すマスタスライス型半導体集積装置の基本セル構造図である。
図3本発明の第1実施例の基本セルを使用し第1導電型記憶素子と第2導電型記憶素子を組み合わせて構成したNOR型不揮発性記憶回路のレイアウト図である。
図4本発明の第1実施例の基本セルを使用したNOR型論理回路のレイアウト図である。
図5本発明の第2実施例を示すマスタスライス型半導体集積装置の基本セル構造図である。
図6本発明の第2実施例の基本セルを使用し第1導電型記憶素子と第2導電型記憶素子を組み合わせて構成したNOR型不揮発性記憶回路のレイアウト図である。
図7本発明の第2実施例の基本セルを使用したNOR型論理回路のレイアウト図である。
図8本発明の第3実施例を示すマスタスライス型半導体集積装置の基本セル構造図である。
図9本発明の第3実施例の基本セルを使用し第1導電型記憶素子と第2導電型記憶素子を組み合わせて構成したNOR型不揮発性記憶回路のレイアウト図である。
図10本発明の第3実施例の基本セルを使用したNOR型論理回路のレイアウト図である。
図11本発明の第4実施例を示すマスタスライス型半導体集積装置の基本セル構造図である。
図12本発明の第4実施例の基本セルを使用し第1導電型記憶素子と第2導電型記憶素子を組み合わせて構成したNOR型不揮発性記憶回路のレイアウト図である。
図13本発明の第4実施例の基本セルを使用したNOR型論理回路のレイアウト図である。
図14本発明の第5実施例を示すマスタスライス型半導体集積装置の基本セル構造図である。
図15本発明の第5実施例の基本セルを使用し第1導電型記憶素子と第2導電型記憶素子を組み合わせて構成したNOR型不揮発性記憶回路のレイアウト図である。
図16本発明の第5実施例の基本セルを使用したNOR型論理回路のレイアウト図である。
図17本発明の第6実施例を示すマスタスライス型半導体集積装置の基本セル構造図である。
図18本発明の第6実施例の基本セルを使用し第1導電型記憶素子と第2導電型記憶素子を組み合わせて構成したNOR型不揮発性記憶回路のレイアウト図である。
図19本発明の第6実施例の基本セルを使用したNOR型論理回路のレイアウト図である。
図20本発明の第1導電型記憶素子と第2導電型記憶素子を組み合わせて構成した、第1実施例のNOR型不揮発性記憶回路の等価回路図である。
図21本発明の第1導電型記憶素子と第2導電型記憶素子を組み合わせて構成した、第2実施例のNOR型不揮発性記憶回路の等価回路図である。
図22第1導電型記憶素子と第2導電型記憶素子のドレイン・ソ−ス電流対コントロ−ルゲ−ト電圧の関係図である。

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0041

111、112、201、202、205、206、211、212、321、322、409、410、416、417、501、502、507、508、515、601、602、612、613、625、626、701、702、711、712、720、801、802、807、808、815、816、901、902、912、913、925、926、1001、1002、1012、1013、1022、1023、1101、1102、1107、1108、1115、1116、1201、1202、1212、1213、1223、1224、1301、1302、1311、1312、1320、1321、1401、1402、1407、1408、1415、1416、1501、1502、1512、1513、1525、1526、1601、1602、1612、1613、1622、1623、1701、1702、1707、1708、1715、1716、1801、1802、1812、1813、1825、1826、1901、1902、1912、1913、1922、1923・・・第1層ゲ−ト電極
101、102、105、106、113、114、301、302、310、311、323、324、401、402、418、419、503、504、509、510、516、603、604、614、615、703、704、713、714、721、803、804、809、810、817、818、903、904、914、915、927、928、1003、1004、1014、1015、1024、1025、1103、1104、1109、1110、1117、1118、1203、1204、1214、1215、1225、1226、1303、1304、1313、1314、1322、1323、1403、1404、1409、1410、1417、1418、1503、1504、1514、1515、1527、1528、1603、1604、1614、1615、1624、1625、1703、1704、1709、1710、1719、1720、1803、1804、1814、1815、1829、1830、1903、1904、1914、1915、1926、1927・・・第2層ゲ−ト電極
1717、1718、1827、1828、1924、1925・・・第2導電層
103、108、203、208、303、313、403、412、505、512、605、617、705、716、805、812、905、917、1005、1017、1105、1112、1205、1217、1305、1316、1405、1412、1505、1517、1605、1617、1705、1712、1805、1817、1905、1917・・・N型不純物拡散領域
104、107、204、207、304、312、404、411、506、511、606、616、706、715、806、811、821、906、916、932、1006、1016、1029、1106、1111、1206、1216、1306、1315、1406、1411、1506、1516、1606、1616、1706、1711、1806、1816、1906、1916・・・P型不純物拡散領域
109、117、209、215、314、328、413、424、513、519、618、630、717、725、813、822、918、933、1018、1030、1113、1121、1230、1317、1328、1413、1421、1518、1532、1618、1630、1713、1723、1818、1834、1918、1932・・・P型ストッパ−領域
110、118、210、216、315、329、414、425、514、520、619、631、718、726、814、823、919、934、1019、1031、1114、1122、1231、1318、1329、1414、1422、1519、1533、1619、1631、1714、1724、1819、1835、1919、1933・・・N型ウエル
115、213、326、422、517、628、723、819、930、1027、1119、1228、1326、1419、1530、1628、1721、1832、1930・・・層間絶縁膜
116、214、327、423、518、629、724、820、931、1028、1120、1229、1327、1420、1531、1629、1722、1833、1931・・・素子分離
119、217、330、426、521、632、727、824、935、1032、1123、1232、1330、1423、1534、1632、1725、1836、1934・・・半導体基板
305、306、307、308、309、316、317、318、319、320、325、405、406、407、408、415、420、421、607、608、609、610、611、620、621、622、623、624、627、707、708、709、710、719、722、907、908、909、910、911、920、921、922、923、924、929、1007、1008、1009、1010、1020、1021、1026、1207、1208、1209、1210、1211、1218、1219、1220、1221、1222、1227、1307、1308、1309、1310、1319、1324、1325、1507、1508、1509、1510、1511、1520、1521、1522、1523、1524、1529、1607、1608、1609、1610、1620、1621、1626、1627、1807、1808、1809、1810、1811、1820、1821、1822、1823、1824、1831、1907、1908、1909、1910、1920、1921、1928、1929・・・第1層金属配線
1011、1611、1911・・・第2層金属配線
Z1、Z2、Z3、Z4、Z5、Z6、Z7、Z8、Z9、Z10、Z11、Z12、Z13、Z14、Z15、Z16、Z17、Z18、Z19・・・構造断面を示す波線
2001、2002、2003、2101、2102、2103、2104、2105、2106・・・ワ−ドライン
2004、2005、2006、2107、2108、2109・・・ビットライン
2007、2110・・・ソ−スライン
2008、2009、2010、2014、2015、2016、2111、2113、2114、2116、2117、2119・・・N型MOS・Tr
2011、2012、2013、2112、2115、2118・・・P型MOS・Tr
2201、2205・・・記憶素子の消去状態での電圧−電流特性
2202、2204・・・記憶素子の記憶状態での電圧−電流特性
2203、2206・・・読み出し電圧

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