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技術 半導体記憶装置

出願人 日本電気株式会社
発明者 坂尾真人
出願日 1993年5月16日 (27年7ヶ月経過) 出願番号 1993-136800
公開日 1994年11月25日 (26年1ヶ月経過) 公開番号 1994-326273
状態 特許登録済
技術分野 素子分離 半導体集積回路 半導体メモリ
主要キーワード NORゲ 電荷蓄積キャパシタ 正電源電位 単位セル間 分離能力 スイッチ用トランジスタ 隣接セル間 容量膜
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図面 (10)

目的

集積DRAMに用いられるメモリセルにおいて、メモリセルの縮小を行っても、素子分離パタ−ンの変形がなく、かつ分離特性の優れた素子分離の構成を提供すること。

構成

DRAMメモリセルの素子分離は、ビット線110と平行方向に配置された、一直線の形状のトレンチ分離112と、これに直交するように配置された、ワ−ド線104と同じ形状にてなる分離用ゲ−ト102によって構成される。

効果

通常の矩形アクティブ領域、即ちLOCOSを用いた場合のようなパタ−ンの変形が起こらず、そのためマスク寸法通りの微細なパタ−ニングが可能となる。また、トレンチ分離112と分離用ゲ−ト102といった2種類の素子分離の利点を生かした良好な分離特性が得られる。

概要

背景

DRAMメモリセルとして1つのトランジスタと1つのキャパシタから構成されるメモリセルは、構成要素が少なく、メモリセル面積微細化に好適であり、この利点を生かしてDRAMは盛んに高集積化がなされてきた。

そのメモリセルの代表的例として、スタック型のメモリセルが知られており、これを図2に基づいて説明する。なお、図2は、従来のこの種半導体記憶装置を説明するための図であり、図中(A)は平面図であり、(B)及び(C)は、(A)のa−a線断面図及びb−b線断面図である。

図2(A)〜(C)において、201はシリコン基板であり、204はスイッチ用トランジスタのゲ−ト電極となるワ−ド線である。209は、ビット線210と一方のソ−ス・ドレイン領域203aとを接続するためのビット線コンタクトであり、205は、蓄積電極206ともう一方のソ−ス・ドレイン領域203bとを接続するための容量コンタクトであり、また、207と208は、それぞれ容量膜と容量プレ−トである。

キャパシタは、これら蓄積電極206と容量膜207と容量プレ−ト208より構成される。このようにキャパシタは、ワ−ド線204の上部に積層されているため、小さなセル面積内で所望な容量値を確保することが可能である。隣接するメモリセルとの素子分離は、202のLOCOSによりなされている。また、212はLOCOS202により区画されるアクティブ領域を示している。なお、図2(B)中211はシリコン酸化膜を示す。

このアクティブ領域212は、矩形であるため、メモリセルの縮小に伴いこの形状を形成することが困難になってきている。即ち、このアクティブ領域212の露光において、パタ−ンの角が落ちるなどの変形が生じている。また、素子分離としてのLOCOS202の使用は、バ−ズビ−クのアクティブ領域212内への食い込みを導く。そのためアクティブ領域212の面積が小さくなり、容量コンタクト205が食い込んだLOCOS202の上に開口され、蓄積電荷のリ−クを招くといった問題がある。

このような問題をもつ矩形のアクティブ領域212を用いない方法として、ロジック系デバイスが提案されている(特公昭60−56292号公報参照)。図3に基づいてその方法を説明する。なお、図3は、従来の矩形アクティブ領域を用いた場合又は用いない場合の素子分離構成を説明するための図であり、そのうち(A)は、矩形のアクティブ領域を用いた場合の平面図であり、(B)は、これを用いない場合の平面図である。図3(A)と(B)の共通する部分は、同じ符号で示してある。

図3(A)の破線で囲った単位セル300は、MOSトランジスタを構成するゲ−ト301a及び301b、ソ−ス・ドレイン領域となる302a及び302b並びに矩形のアクティブ領域303である。図3(A)中一点鎖線で囲った部分304は、この部分以外の基板逆導電型を有する部分で一般にウエルと呼ばれる。半導体基板としてn型を用い、この部分(ウエル304)にp型不純物を導入すれば、このウエル304内ではnチャンネルMOSが構成でき、その外部ではpチャンネルMOSが構成できる。

この図3(A)の単位セルには3対のゲ−トが配置されているので、例えば4入力のNORゲ−トを構成しようとすると、図3(A)のように2つの単位セルを接続して構成しなければならない。図3(A)中305は1層目アルミ配線、306は2層目のアルミ配線を示す。4つの入力IN1〜IN4がpチャンネル及びnチャンネルMOSのゲ−ト301a、301bに入力され、再び2層目のアルミ配線306を介して出力OUT送り出される。この4入力NORゲ−トにおけるMOSトランジスタ間の接続は、1層目のアルミ配線305でなされている。

308は、1層目のアルミ配線305とp型又はn型MOSのソ−ス・ドレイン領域302a、302bと接続するためのコンタクト孔を示す。309は2層目のアルミ配線306とゲ−ト301a、301bとの接続点であり、310は1層目のアルミ配線305と2層目のアルミ配線306の接続点である。2つの単位セルを分離するLOCOSは311であり、また、両セルのソ−ス・ドレイン領域を接続するために2本の配線307が必要になる。

これに対して、図3(B)では、図3(A)に示される矩形のアクティブ領域303並びにセル間にLOCOS311の素子分離を設けていない。即ち、4対のMOSで単位セルを構成する場合、この対に隣接する分離用ゲ−ト“図3(B)では313”をそれぞれ接地電位及び正電源電位に接続して単位セルを隣接領域から分離するものである。なお、図8中312はアクティブ領域である。

概要

集積DRAMに用いられるメモリセルにおいて、メモリセルの縮小を行っても、素子分離パタ−ンの変形がなく、かつ分離特性の優れた素子分離の構成を提供すること。

DRAMメモリセルの素子分離は、ビット線110と平行方向に配置された、一直線の形状のトレンチ分離112と、これに直交するように配置された、ワ−ド線104と同じ形状にてなる分離用ゲ−ト102によって構成される。

通常の矩形のアクティブ領域、即ちLOCOSを用いた場合のようなパタ−ンの変形が起こらず、そのためマスク寸法通りの微細なパタ−ニングが可能となる。また、トレンチ分離112と分離用ゲ−ト102といった2種類の素子分離の利点を生かした良好な分離特性が得られる。

目的

本発明の目的は、メモリセルの縮小を行っても、素子分離パタ−ンの変形がなく、かつ良好な分離特性をあたえるDRAMセル用の素子分離を提供することにある。

効果

実績

技術文献被引用数
0件
牽制数
6件

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請求項1

一つのスイッチ用トランジスタと、一つの電荷蓄積キャパシタを最少単位セルとし、情報の書き込みと読み出しを行うためのビット線を有する半導体記憶装置において、該スイッチ用トランジスタのチャネル領域とソ−ス・ドレイン領域が形成されるアクティブ領域の両側に配置された、一直線の形状の溝に埋設された絶縁層を第1の素子分離とし、前記スイッチ用トランジスタのワ−ド線と同じ構造で、かつその主要部分が前記第1の素子分離と直交する導電層に一定の電位をあたえて第2の素子分離とすることを特徴とする半導体記憶装置。

技術分野

0001

本発明は、半導体記憶装置に関し、特に単位セルの分離構成に係る半導体記憶装置に関する。

背景技術

0002

DRAMメモリセルとして1つのトランジスタと1つのキャパシタから構成されるメモリセルは、構成要素が少なく、メモリセル面積微細化に好適であり、この利点を生かしてDRAMは盛んに高集積化がなされてきた。

0003

そのメモリセルの代表的例として、スタック型のメモリセルが知られており、これを図2に基づいて説明する。なお、図2は、従来のこの種半導体記憶装置を説明するための図であり、図中(A)は平面図であり、(B)及び(C)は、(A)のa−a線断面図及びb−b線断面図である。

0004

図2(A)〜(C)において、201はシリコン基板であり、204はスイッチ用トランジスタのゲ−ト電極となるワ−ド線である。209は、ビット線210と一方のソ−ス・ドレイン領域203aとを接続するためのビット線コンタクトであり、205は、蓄積電極206ともう一方のソ−ス・ドレイン領域203bとを接続するための容量コンタクトであり、また、207と208は、それぞれ容量膜と容量プレ−トである。

0005

キャパシタは、これら蓄積電極206と容量膜207と容量プレ−ト208より構成される。このようにキャパシタは、ワ−ド線204の上部に積層されているため、小さなセル面積内で所望な容量値を確保することが可能である。隣接するメモリセルとの素子分離は、202のLOCOSによりなされている。また、212はLOCOS202により区画されるアクティブ領域を示している。なお、図2(B)中211はシリコン酸化膜を示す。

0006

このアクティブ領域212は、矩形であるため、メモリセルの縮小に伴いこの形状を形成することが困難になってきている。即ち、このアクティブ領域212の露光において、パタ−ンの角が落ちるなどの変形が生じている。また、素子分離としてのLOCOS202の使用は、バ−ズビ−クのアクティブ領域212内への食い込みを導く。そのためアクティブ領域212の面積が小さくなり、容量コンタクト205が食い込んだLOCOS202の上に開口され、蓄積電荷のリ−クを招くといった問題がある。

0007

このような問題をもつ矩形のアクティブ領域212を用いない方法として、ロジック系デバイスが提案されている(特公昭60−56292号公報参照)。図3に基づいてその方法を説明する。なお、図3は、従来の矩形アクティブ領域を用いた場合又は用いない場合の素子分離構成を説明するための図であり、そのうち(A)は、矩形のアクティブ領域を用いた場合の平面図であり、(B)は、これを用いない場合の平面図である。図3(A)と(B)の共通する部分は、同じ符号で示してある。

0008

図3(A)の破線で囲った単位セル300は、MOSトランジスタを構成するゲ−ト301a及び301b、ソ−ス・ドレイン領域となる302a及び302b並びに矩形のアクティブ領域303である。図3(A)中一点鎖線で囲った部分304は、この部分以外の基板逆導電型を有する部分で一般にウエルと呼ばれる。半導体基板としてn型を用い、この部分(ウエル304)にp型不純物を導入すれば、このウエル304内ではnチャンネルMOSが構成でき、その外部ではpチャンネルMOSが構成できる。

0009

この図3(A)の単位セルには3対のゲ−トが配置されているので、例えば4入力のNORゲ−トを構成しようとすると、図3(A)のように2つの単位セルを接続して構成しなければならない。図3(A)中305は1層目アルミ配線、306は2層目のアルミ配線を示す。4つの入力IN1〜IN4がpチャンネル及びnチャンネルMOSのゲ−ト301a、301bに入力され、再び2層目のアルミ配線306を介して出力OUT送り出される。この4入力NORゲ−トにおけるMOSトランジスタ間の接続は、1層目のアルミ配線305でなされている。

0010

308は、1層目のアルミ配線305とp型又はn型MOSのソ−ス・ドレイン領域302a、302bと接続するためのコンタクト孔を示す。309は2層目のアルミ配線306とゲ−ト301a、301bとの接続点であり、310は1層目のアルミ配線305と2層目のアルミ配線306の接続点である。2つの単位セルを分離するLOCOSは311であり、また、両セルのソ−ス・ドレイン領域を接続するために2本の配線307が必要になる。

0011

これに対して、図3(B)では、図3(A)に示される矩形のアクティブ領域303並びにセル間にLOCOS311の素子分離を設けていない。即ち、4対のMOSで単位セルを構成する場合、この対に隣接する分離用ゲ−ト“図3(B)では313”をそれぞれ接地電位及び正電源電位に接続して単位セルを隣接領域から分離するものである。なお、図8中312はアクティブ領域である。

発明が解決しようとする課題

0012

上記の方法“図3(B)に示す方法”によれば、単位セル間を分離するのにLOCOSを用いることなく、前述のDRAMセルにおける(1)矩形のアクティブ領域のパタ−ンが変形する、また、(2) アクティブ領域の面積が小さくなる、といった問題を回避することができる。

0013

しかしながら、前述の図3(B)に示したLOCOSと分離用ゲ−トを用いた従来の素子分離方法では、LOCOSの分離能力限界で、素子分離特性が決定されてしまい、DRAMセルのような縮小には対応できず、隣接セル間のリ−クを招くことになる。

0014

本発明の目的は、メモリセルの縮小を行っても、素子分離パタ−ンの変形がなく、かつ良好な分離特性をあたえるDRAMセル用の素子分離を提供することにある。

課題を解決するための手段

0015

本発明の半導体メモリセルは、一つのスイッチ用トランジスタと、一つの電荷蓄積キャパシタを最少単位セルとし、情報の書き込みと読み出しを行うためのビット線を有する半導体記憶装置において、該スイッチ用トランジスタのチャネル領域とソ−ス・ドレイン領域が形成されるアクティブ領域の両側に配置された、一直線の形状の溝に埋設された絶縁層を第1の素子分離とし、前記スイッチ用トランジスタのワ−ド線と同じ構造で、かつその主要部分が前記第1の素子分離と直交する導電層に一定の電位をあたえて第2の素子分離とすることを特徴とするものである。

0016

以下、本発明について図1及び図4図8を参照して説明する。なお、図1は、本発明の半導体記憶装置の一実施例(実施例1)を説明するための図である。また、図4図7は、本発明の半導体記憶装置の形成方法の一例(実施例2)を説明するための図であり、図8及び図9は、他の形成方法(実施例3)を説明するための図である。

0017

(実施例1、半導体記憶装置の実施例)図1は、本発明の半導体記憶装置の一実施例を説明するための図であり、そのうち(A)は、平面図であり、(B)及び(C)は、(A)のa−a線断面図及びb−b線断面図である。図1(A)〜(C)において、101はシリコン基板であり、104はスイッチ用トランジスタのゲ−ト電極となるワ−ド線である。109は、ビット線110と一方のソ−ス・ドレイン領域103aとを接続するためのビット線コンタクトであり、105は、蓄積電極106ともう一方のソ−ス・ドレイン領域103bとを接続するための容量コンタクトであり、また、107と108は、それぞれ容量膜と容量プレ−トである。

0018

キャパシタは、これら蓄積電極106と容量膜107と容量プレ−ト108より構成される。ワ−ド線104と直交して配置される一直線の形状のトレンチ分離112により、ワ−ド線104の平行方向に隣接したメモリセル間を分離する。また、ワ−ド線104と垂直方法に隣接したメモリセル間の分離は、ワ−ド線104と同じ材料、同じ形状の分離用ゲ−ト102により構成されている。

0019

アクティブ領域は、このような2種類の分離構造により形成されたものであるから、前記図2に示した従来技術のような矩形のアクティブ領域の構成をとらないため、縮小したアクティブ領域の形成にあたっても変形が起こらず、かつ小さなセル面積の形成に必要となる微細な素子分離でも良好な分離特性が得られる。

0020

実際のメモリセルの動作時には、スイッチ用トランジスタがnチャネル型の場合、分離用ゲ−ト102に接地電位を印加することにより分離が行える。スイッチ用トランジスタがpチャネル型の場合には、逆に分離用ゲ−ト102に正電源の電位を与えれば良い。なお、図2(A)中の111はシリコン酸化膜、116は層間絶縁膜を示す。

0021

(実施例2、形成方法の一例)上記実施例のメモリセルの形成方法を図4図7に基づいて説明する。図4図7は、本発明の半導体記憶装置の形成方法(一実施例)を説明するための工程順の図であり、各図において、(A)は、平面図であり、(B)及び(C)は、(A)のa−a線断面図及びb−b線断面図である。

0022

まず、図4に示すように、シリコン基板101上に熱酸化によりシリコン酸化膜114を形成し、次いで、CVD法によりシリコン窒化膜115を堆積する。続いて、この2層の膜(シリコン酸化膜114及びシリコン窒化膜115)をエッチングマスクとしてシリコン基板101をドライエッチングすることにより、トレンチ113を形成する(図4(A)、(C)参照)。

0023

次に、CVD法を用いてシリコン酸化膜を、トレンチ113内を含めシリコン基板101の全面に堆積し(図示せず)、さらにドライエッチングを用いてエッチバックし、シリコン窒化膜115上のシリコン酸化膜を除去する。その後、シリコン窒化膜115をリン酸によりウエットエッチングし、更に、シリコン酸化膜114もフッ酸を用いてウエットエッチングすることにより、図5(A)、(C)に示すトレンチ分離112の形状を得る。

0024

ここでは、トレンチ113内をCVDシリコン酸化膜のみで埋め込むものとしたが、この埋め込みに先立ちトレンチ113内に薄い熱酸化膜成長させるといった2層膜での埋め込みを行っても良い。

0025

次に、図6に示すように、トレンチ分離112以外のシリコン基板101表面を熱酸化してゲ−ト酸化膜113を形成する。続いて、ワ−ド線104として不純物を含む多結晶シリコンを堆積させ、それをリソグラフィ−技術とドライエッチング技術を用いて加工する。これと同時に、同じ形状の分離用ゲ−ト102も形成できる。

0026

次に、これらのワ−ド線104と分離用ゲ−ト102をマスクとして、シリコン基板101と導電型違う不純物をイオン注入法で導入し、さらに熱処理を行うことによりソ−ス・ドレイン領域103a、103bを形成する。更に、層間膜としてCVD法によりシリコン酸化膜111を堆積する(図4(B)、(C)参照)。

0027

次に、図7に示すように、キャパシタを形成するため、シリコン酸化膜111にドライエッチング技術を用いて容量コンタクト105を開口する。続いて、ソ−ス・ドレイン領域103a、103bと同じ導電型の不純物を含む多結晶シリコンをCVD法により堆積し、ドライエッチング技術を用いて106の蓄積電極の形状に加工し、また、容量膜107を3〜100nm程度形成する。この容量膜107としては、熱酸化膜や酸化膜と窒化膜の積層膜又はTa2O5膜のような高誘電率膜を使うことができる。

0028

更に、この容量膜107の上に容量プレ−ト108を形成する。この容量プレ−ト108としては、多結晶シリコン若しくはタングステン(容量膜107に高誘電率膜を用いた場合)などを用いることができる。その加工に当たっては、通常のリソグラフィ−技術とドライエッチング技術を用いる(以上図7(A)〜(C)参照)。

0029

次に、前記した図1(実施例1)に示すように、層間絶縁膜116を形成し、ビット線コンタクト109をドライエッチング技術を用いて開口し、ビット線110を形成することにより前記図1に示すメモリセルを得る。

0030

この実施例2においては、トレンチ分離112よりも先に分離用ゲ−ト102の方が微細化の限界をむかえ、その微細化下限は0.25μm程度となり、256MDRAMセルに採用できるものである。

0031

(実施例3、形成方法の他の例)図8及び図9は、本発明の半導体記憶装置の形成方法の他の例を説明するための工程の一部を示す図であり、そのうち図8(A)は、平面図であり、図8(B)及び(C)は、(A)のa−a線断面図及びb−b線断面図である。また、図9は、図8(A)のc−c線断面図であ る。

0032

この実施例3における半導体記憶装置の構造の特徴は、前記した実施例2の分離用ゲ−トをトレンチ内に形成し、分離用トレンチゲ−ト802とした点にある。前記実施例2の形成工程において、図4(b)、(c)に示すシリコン酸化膜114を図8(b)に示すように、シリコン酸化膜815のように厚く形成しておき、ゲ−ト用のトレンチを形成した後ゲ−ト酸化を行い、不純物導入された多結晶シリコンを、このシリコン酸化膜114をストッパ−としてエッチバック埋め込みするだけで、実施例2と同じ方法で実施例3のメモリセルは形成できる。

0033

この分離用トレンチゲ−トを用いることにより、通常の平面型のゲ−トを用いるよりも、より微細な寸法で、かつ分離特性の優れた素子分離が得られる。分離用トレンチゲ−ト幅の最少値は0.1〜0.15μm程度であり、トレンチ分離もこれと同等の寸法の分離ができることから、1GDRAMセルへの適用ができる。

0034

また、この構造では、ゲ−トが殆どシリコン基板801内に埋め込まれているため、その表面が平坦になっており、蓄積電極の露光、加工が容易に行なえるといった利点も有している。

発明の効果

0035

本発明によれば、高集積DRAMメモリセルに必要な、微細な素子分離を一直線状のトレンチ分離と分離用ゲ−ト電極の2種類の分離で構成するため、通常の矩形のアクティブ領域、即ち、LOCOSを用いた場合の様なパタ−ンの変形がおこらない。そのため、マスク寸法どうりの微細なパタ−ニングが可能となる。またトレンチ分離と分離用ゲ−トといった2種類の素子分離の利点を生かした良好な分離特性が得られる。

図面の簡単な説明

0036

図1本発明の半導体記憶装置の一実施例を説明するための図であり、そのうち(A)は、平面図であり、(B)及び(C)は、(A)のa−a線断面図及びb−b線断面図である。
図2従来の半導体記憶装置を説明するための図であり、そのうち(A)は、平面図であり、(B)及び(C)は、(A)のa−a線断面図及びb−b線断面図である。
図3従来の矩形アクティブ領域を用いた場合又は用いない場合の素子分離構成を説明するための図であり、そのうち(A)は、矩形のアクティブ領域を用いた場合の平面図であり、( B)は、これを用いない場合の平面図である。
図4本発明の半導体記憶装置の形成方法の一例を説明するための工程の一部を示す図であり、そのうち(A)は、平面図であり、(B)及び(C)は、(A)のa−a線断面図及びb−b線断面図である。
図5図4に続く工程を説明するための図であり、そのうち(A)は、平面図であり、(B)及び(C)は、(A)のa−a線断面図及びb−b線断面図である。
図6図5に続く工程を説明するための図であり、そのうち(A)は、平面図であり、(B)及び(C)は、(A)のa−a線断面図及びb−b線断面図である。
図7図6に続く工程を説明するための図であり、そのうち(A)は、平面図であり、(B)及び(C)は、(A)のa−a線断面図及びb−b線断面図である。
図8本発明の半導体記憶装置の形成方法の他の例を説明するための工程の一部を示す図であり、そのうち(A)は平面図であり、(B)及び(C)は、(A)のa−a線断面図及びb−b線断面図である。
図9図8(A)のc−c線断面図である。

--

0037

101、201、801シリコン基板
102、313分離用ゲ−ト
103a、103b、203a、203b、302a、302b、803a、803b ソ−ス・ドレイン領域
104、204、804 ワ−ド線
105、205、805容量コンタクト
106、206、806蓄積電極
107、207、807容量膜
108、208、808 容量プレ−ト
109、209、809ビット線コンタクト
110、210、810ビット線
111、211、811、815シリコン酸化膜
112、812トレンチ分離
113 ゲ−ト酸化膜
114、813 シリコン酸化膜
115シリコン窒化膜
116、814層間絶縁膜
202 分離用ゲ−ト
212、303、312アクティブ領域
300単位セル
301a、301b ゲ−ト
304ウエル
305 1層目のアルミ配線
306 2層目のアルミ配線
307配線
308コンタクト孔
309接続点
310 接続点
311LOCOS
802分離用トレンチゲ−ト

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