技術 多重化回路

0001

本発明は多重化回路に関し、特に光通信端局の多重化回路に関する。

0002

光ファイバを伝送媒体とする光ファイバ伝送方式（以下光通信）は、その広帯域性に基く本質的な高速性および大容量性と、光ファイバや光素子技術の進歩により、近年、益々発展しつつある。光通信は、大容量のデータを扱うので、比較的低速のデータを複数、例えば８チャネル分多重化して１多重化チャネルとしてデータを伝送することが一般的である。したがって、光通信端局における端局装置は、上記複数（Ｎ）チャネルのデータを多重化して１多重化チャネルのデータを生成するＮ／１多重化器を基本的な構成要素としている。このＮ／１多重化器は、基本的には並直列変換回路であり、Ｎチャネルの低速データに対する１多重化チャネルの高速データはビットレートでＮ倍であり、同様に、上記低速データ対応の低速クロックに対する上記高速データ対応の高速クロックの周波数もＮ倍となる関係がある。

0003

外部から入力するこれらＮチャネルの低速データは上記多重化器内部における多重化処理用の高速／低速クロックに対して非同期である。両者間の同期のため、従来は、例えば、１９９２年に米国で発行された「アイ・イー・イー・イー１９９２年カスタム集積回路コンファレンス（ＩＥＥＥ ＣＵＳＴＯＭ ＩＮＴＥＧＲＡＴＥＤＣＩＲＣＵＩＴＳ ＣＯＮＦＥＲＥＮＣＥ）第２９．４．１〜２９．４．４頁所載の論文「１０Ｇｂ／Ｓシリコン・バイポーラ・８：１・マルチプレクサ・アンド・１：８・デマルチプレクサ（１０Ｇｂ／Ｓ ＳｉｌｉｃｏｎＢｉｐｏｌａｒ Ｍｕｌｔｉｐｌｅｘｅｒ ａｎｄ Ｄｅｍｕｌｔｉｐｌｅｘｅｒ）」に記載されているように、上記高速クロックを分周した多重化処理用低速クロックの位相を可変位相シフタにより調整してデータの位相同期用の低速クロックである位相同期クロックを生成し、この位相同期クロックを用いて上記低速データの位相同期を行なっていた。

0004

従来のこの種の多重化回路は、図５に示すように、８チャネルの低速データＤ１〜Ｄ８を多重化し１チャネルの多重化データＤＯを生成する８：１の多重化器６と、端局装置の下位の通信装置から供給される通信データを光伝送用の８チャネルの低速データＤ１〜Ｄ８に変換する低速データ変換回路３と、低速データ変換回路３から供給される低速クロックＣＬの位相を基準として多重化器６から供給される位相シフト８分周クロックＣＯの位相同期をとり高速クロックＣＨを出力する位相ロックループ（ＰＬＬ）７と、高速クロックＣＨの位相を調整し位相シフト高速クロックＣＶを出力する位相シフタ５とを備える。

0005

多重化器６は低速データＤ１〜Ｄ８をそれぞれラッチするフリップフロップＦ１１〜Ｆ１８と、それぞれ４チャネル分のフリップフロップＦ１１，Ｆ１５，Ｆ１３，Ｆ１７およびＦ１２，Ｆ１６，Ｆ１４，Ｆ１８の各々の出力データｆ１１，ｆ１５，ｆ１３，ｆ１７およびｆ１２，ｆ１６，ｆ１４，ｆ１８を多重化した４チャネルの多重化データＤＱ１，ＤＱ２をそれぞれ出力する多重回路１１，１２と、２つの多重化データＤＱ１，ＤＱ２をさらに多重化し８チャネルの多重化データＤＰを出力する多重回路１３と、多重化データＤＰをラッチし位相シフト高速クロックＣＶによりリタイミングするフリップフロップ１４と、フリップフロップ１４の出力の供給を受け多重化データＤＯを出力するバッファ１５と、高速クロックＣＨの供給に応答して２分周クロックＣＸを，２分周クロックＣＸを２分周し４分周クロックＣＹを，４分周クロックＣＹをさらに２分周し８分周クロックＣＺをそれぞれ出力するカウンタ１６，１７，１８と、８分周クロックＣＺの供給を受け１８０°位相シフト（反転）する位相シフタ２４と、位相シフタ２４の出力の供給を受け反転８分周クロックＣＯを出力するバッファ２５とを備える。

0006

低速データ変換回路３は上記通信データを低速データＤ１〜Ｄ８に変換するデータ変換部３１と、低速クロックＣＬを発生するクロック源３２とを備える。

0007

同一の多重回路１１，１２のうちの多重回路１１の構成を示す図６を参照すると、多重回路１１はクロックＣＺを用いて各々２チャネル分の入力データを並直列変換し１チャネルに多重化する２つの２：１の多重回路１１１，１１２と、クロックＣＹを用いて多重回路１１１，１１２の出力をさらに１チャネルに多重化し多重化データＤＱ１を出力する２：１の多重回路１１３とを備える。多重回路１１１は信号ｆ１１，ｆ１５の供給を受けデータｋ１５を出力し、多重回路１１２はデータｆ１３，ｆ１７の供給を受けデータｋ３７を出力する。同様に、多重回路１２の多重回路１２１はデータｆ１２，ｆ１６の供給に応じてｋ２６を、多重回路１１２はデータｆ１４，ｆ１８の供給に応じてｋ４８をそれぞれ出力する。

0008

ＰＬＬ７の構成を示す図７を参照すると、このＰＬＬ７は低速クロックＣＬと反転８分周クロックＣＯとの位相比較をし誤差信号を出力する位相比較器７１と、この誤差信号の供給を受け平滑化して直流の誤差電圧に変換する低域フィルタ７２と、上記誤差電圧により出力である高速クロックＣＨの周波数を制御される電圧制御発振器（ＶＣＯ）７３とを備える。

0009

次に、従来の多重化回路の動作について説明する。低速データ変換回路３は、端局装置の下位の通信装置から供給される通信データをクロックＣＬに同期した低速データＤ１〜Ｄ８に変換し、多重器６に供給する。一方、ＰＬＬ７は位相比較器７１でクロックＣＬを基準として反転８分周クロックＣＯの位相比較をしその比較結果の誤差信号を低域フィルタ７２で平滑化した誤差電圧によりＶＣＯ７３を制御し、低速クロックＣＬと同期した８倍の周波数の高速クロックＣＨを出力する。クロックＣＯはクロックＣＨを８分周したものであるから、クロックＣＬとクロックＣＯとは位相同期がとれた状態で安定化する。なお、この同期用としてクロックＣＺを１８０°位相シフトした反転８分周クロックＣＯを用いる理由は、各フリップフロップ１１〜１８に入力する低速データＤ１〜Ｄ１１とラッチ用のクロックＣＺとの位相関係を最適化するためである。

0010

クロックＣＬ，ＣＯの同期状態におけるタイムチャートを示す図８を参照すると、低速データＤ１〜Ｄ８のクロス点と低速クロックＣＬの立上がりとが同一となる位相（同相）で出力され、同時に、クロックＣＯが同相の同一周波数で、クロックＣＨ，ＣＸ，ＣＹはそれぞれ同相の８倍，４倍，２倍の周波数で、クロックＣＺは逆相の同一周波数でそれぞれ出力される。

0011

多重器６の並直列変換動作のタイムチャートを示す図９を参照すると、低速データＤ１，Ｄ５はフリップフロップＦ１１，Ｆ１５にて８分周クロックＣＺによりそれぞれラッチされデータｆ１１，ｆ１５として保持される。多重回路１１１はデータｆ１１，ｆ１５の供給を受けクロックＣＺの″Ｈ″レベルの間データｆ１１を、″Ｌ″レベルの間データｆ１５をそれぞれ出力するデータｋ１５を生ずる。同様に多重回路１１２はデータｆ１３，ｆ１７の供給を受けクロックＣＺの″Ｈ″レベルの間データｆ１３を、″Ｌ″レベルの間データｆ１７をそれぞれ出力するデータｋ３７を生ずする。次に、多重回路１１２はこれらデータｋ１５，ｋ３７の供給を受け、クロックＣＹにより同様の並直列変換を行ないデータＤＱ１を出力する。多重回路１２の多重回路１２１，１２２，１２３においてもデータｆ１２，ｆ１６，ｆ１４，ｆ１８について同様な並直列変換を行ない、データＤＱ２を出力する。多重回路１３はこれらデータＤＱ１，ＤＱ２の供給に応じてクロックＣＸにより同様の並直列変換を行い、データＤＰを出力する。このデータＤＰは、低速データＤ１〜Ｄ８を８：１の並直列変換した高速データである。フリップフロップ１４はこのデータＤＰをラッチし、クロックＣＨを位相シフタ５により位相調整して生成したクロックＣＶによりタイミング調整を行い、バッファ１５を経由してデータＤＯとして出力する。

0012

上述した従来の多重化回路は、低速データ同期用の低速クロックと高速クロックを８分周した８分周クロックとの同期をＰＬＬを用いて行っているが、ＰＬＬの主要構成要素であるＶＣＯが高価であり、また、高周波帯ではモノリシック化が困難であるという欠点があった。さらに、上記８分周クロックの位相調整が必要であるという欠点があった。

0013

本発明の多重化回路は、予め定めた周期の第１のクロックを発生するクロック源と、 前記第１のクロックに同期して前記低速データを供給する低速データ変換回路と、前記第１のクロックに同期して各々の前記低速データをラッチする８個のデータラッチ手段と、前記第１のクロックと同一周期の第２のクロックおよび前記第１のクロックの１／２の周期の第３のクロックを用いて各々予め定めた４個の前記データラッチ手段の出力データを並直列変換し４：１の多重化を行なう第１および第２の４：１多重化回路と、前記第３のクロックの１／２の周期の第４のクロックに同期して前記第１および第２の４：１多重化回路の出力データを並直列変換して２：１の多重化を行なう２：１多重化回路とを備え、並列に供給される８チャネルの低速データを１チャネルの直列の高速データに並直列変換して８：１の多重化を行なう多重化回路において、前記第１のクロックを８逓倍して第５のクロックを発生する逓倍手段と、リセットパルスによりリセットされ前記第５のクロックを順次２分周し各々前記第４および第３および第２のクロックを生成する縦続接続された第１および第２および第３の分周回路と、前記第１のクロックの立上がり以後の前記第５のクロックの立上がりに同期して予め定めたパルス幅の前記リセットパルスを発生するリセット手段とを備えて構成されている。

0014

次に、本発明の実施例について図面を参照して説明する。

0015

図１は本発明の多重化回路の一実施例を示すブロック図である。

0016

本実施例の多重化回路は、図１に示すように、従来の多重器６に代り同様に８チャネルの低速データＤ１〜Ｄ８を多重化し１チャネルの多重化データＤＯを生成する８：１の多重器１と、従来と同様の低速データ変換回路３と、位相シフタ５とに加えて、低速クロックＣＬを８逓倍し高速クロックＣＨを発生する逓倍器４とを備える。

0017

逓倍器４は図２に示す２逓倍器を３段縦続接続して８逓倍器を構成する。図２を参照すると、上記２逓倍器は供給されたクロックＣＬの高周波成分を除去する低域フィルタ４１と、低域フィルタ４１の出力を全波整流する全波整流回路４２と、全波整流回路４２の出力を正相入力に基準電圧ＶＲが逆相入力にそれぞれ供給されるコンパレータ４３とを備える。

0018

多重器１は、従来の多重器６と同様のフリップフロップＦ１１〜Ｆ１８と、多重回路１１，１２，１３と、フリップフロップ１４と、バッファ１５とに加えて、フリップフロップＦ１５，Ｆ１７，Ｆ１６，Ｆ１８の各々のデータをクロックＣＬで再度ラッチしデータｆ１５，ｆ１７，ｆ１６，ｆ１８を出力するフリップフロップＦ２５，Ｆ２７，Ｆ２６，Ｆ２８と、従来のカウンタ１６〜１８の代りにリセット信号Ｒによりリセットされ高速クロックＣＨの供給に応答して２分周クロックＣＸを，クロックＣＸを２分周し４分周クロックＣＹを，クロックＣＹをさらに２分周し８分周クロックＣＺをそれぞれ出力するカウンタ１９，２０，２１と、クロックＣＬ，ＣＨの供給に応答してリセットパルスＲをカウンタ１９，２０，２１に供給するリセット回路２２と、クロックＣＨを反転しクロックＩＣＨを，クロックＣＺを反転しクロックＩＣＺを，クロックＣＬを反転しクロックＩＣＬをそれぞれ出力するインバータＩ１１，Ｉ１２，Ｉ１３とを備える。

0019

図３を参照すると、リセット回路２２はデータ端子ｄにクロックＣＬがクロック端子ｃにクロックＩＣＨがそれぞれ供給され出力端子ｑ，ｉｑからそれぞれ信号ｓ，ｔが出力されるフリップフロップ２２１と、データ端子ｄに信号ｓがクロック端子ｃにクロックＩＣＨがそれぞれ供給され出力端子ｑから信号ｕが出力されるフリップフロップ２２１と、信号ｔ，ｓの否定論理積演算を行ないリセットパルスＲを出力するＮＡＮＤゲート２２３とを備える。

0020

次に、本実施例の多重化回路の動作について説明する。

0021

クロック源３２からの低速クロックＣＬは従来例と同様にデータ変換部３１に供給されるとともに、多重器１のリセット回路２２とインバータＩ１３と、逓倍器４とに供給される。２逓倍器の３段縦続接続から成る逓倍器４はクロックＣＬを８逓倍し、高速クロックＣＨを発生する。上記２逓倍器は低域フィルタ４１を経由した入力信号を全波整流回路４２で全波整流し、この入力信号の振幅波形の負電位側を静電位側に折返すことによりこの波形のピークの数が２倍となる全波整流信号をコンパレータ４３に供給する。コンパレータ４３は、この全波整流信号のレベルを基準電圧ＶＲをしきい値として″Ｈ″，″Ｌ″を判定し、上記入力信号の２倍の周波数の出力信号を発生する。クロックＣＨはインバータＩ１１と位相シフタ５とに供給される。クロックＣＨをインバータＩ１１で反転したクロックＩＣＨはカウンタ１９とリセット回路２２とに供給される。

0022

図４は多重器１の入力データＤ１〜Ｄ８とクロックＣＬ，ＩＣＨ，ＣＸ，ＣＹ，ＣＺ，ＩＣＺ，リセットパルスＲ，信号ｓ，ｔ，ｕの位相関係を示すタイムチャートである。低速データＤ１〜Ｄ８のクロス点と低速クロックＣＬの立上がりとが同一となる位相（同相）で出力される。リセット回路２２のフリップフロップ２２１はクロックＣＬ，ＩＣＨの供給に応答しクロックＩＣＨの立上りにおいて互いに逆相の信号ｓ，ｔを出力する。また、信号ｓとクロックＩＣＨの供給に応答しフリップフロップ２２２は信号ｕを出力し、ＮＡＮＤゲート２２３はこれら信号ｔ，ｕの否定論理積出力としてリセットパルスＲを出力する。このリセットパルスＲの″Ｈ″レベルの間カウンタ１９〜２１がリセット状態となり、それぞれからのクロックＣＸ，ＣＹ，ＣＺが″Ｌ″レベルに固定される。リセットパルスＲが″Ｌ″レベルとなるとリセット解除状態となり、カウンタ１９〜２１が分周動作を再開し、クロックＣＸ，ＣＹ，ＣＺの供給が開始される。リセットパルスＲは、クロックＣＬの立上がり後のクロックＩＣＨの立上がりの位相で生じるため、クロックＣＬとクロックＣＸ，ＣＹ，ＣＺとの位相差αは常に一定の値となり、したがって、これらクロックＣＬとクロックＣＸ，ＣＹ，ＣＺとは位相同期状態となる。

0023

一方、本実施例の多重器１の一般的な動作は従来の多重器６と同様であり、後述の本発明に直接間連するもの以外は冗長とならないよう説明を省略する。

0024

多重回路１１，１２の多重回路１１１，１１２，１２１，１２２に供給されるクロックＩＣＺがデータｆ１１〜ｆ１８のクロス点と位相差αを有するので、クロックＣＬの″Ｌ″レベルの間に供給されるデータｆ１５，ｆ１７，ｆ１６，ｆ１８にデータの変化点が含まれないように、″Ｈ″レベルの間に供給されるデータｆ１１，ｆ１３，ｆ１２，ｆ１４に対してクロックＣＬの半周期分遅延させるためのフリップフロップＦ２５，Ｆ２７，Ｆ２６，Ｆ２８を備えている。

0025

以上、本発明の実施例を説明したが、本発明は上記実施例に限られることなく種々の変形が可能である。例えば、リセット回路の２つのフリップフロップの代りに、低速クロックでトリガされるモノステブルマルチバイブレータを用い、容量値および抵抗値で決る時定数によりリセット時間を制御することも、本発明の主旨を逸脱しない限り適用できることは勿論である。

0026

以上説明したように、本発明の多重化回路は、低速クロックを８逓倍して高速クロックを発生する逓倍手段と、リセットパルスによりリセットされ上記高速クロックを順次２分周し各々２分周，４分周および８分周クロックを生成する３段の分周回路と、上記低速クロックの立上がり以後の上記高速クロックの立上がりに同期した上記リセットパルスを発生するリセット手段とを備えるので、高価なＶＣＯを用いる位相同期用のＰＬＬ回路は不要となりモノリシック化も容易となるという効果がある。さらに、従来必要であった上記８分周クロックの位相調整が不要となるという効果がある。

0027

図１本発明の多重化回路の一実施例を示すブロック図である。
図２図１の逓倍回路の構成を示すブロック図である。
図３図１のリセット回路の構成を示すブロック図である。
図４本実施例の多重化回路におけるクロックの位相関係を示すタイムチャートである。
図５従来の多重化回路の一例を示すブロック図である。
図６多重回路の構成を示すブロック図である。
図７図５のＰＬＬの構成を示すブロック図である。
図８従来の多重化回路におけるクロックの位相関係を示すタイムチャートである。
図９従来の多重化回路における動作の一例を示すタイムチャートである。

0028

１，６多重器
３低速データ変換回路
４逓倍器
５，２４位相シフタ
７ＰＬＬ
１１，１２，１３，１１１，１１２，１１３，１２１，１２２，１２３多重回路
１４，２２１，２２２，Ｆ１１〜Ｆ１８，Ｆ２５，Ｆ２７，Ｆ２６，Ｆ２８フリップフロップ
１５，２５バッファ
１６〜１８，１９〜２１カウンタ
２２リセット回路
３１データ変換部
３２クロック源
４１，７２低域フィルタ
４２全波整流回路
４３コンパレータ
７１位相比較器
７３ＶＣＯ
２２３ＮＡＮＤゲート
Ｉ１１〜Ｉ１３ インバータ