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技術 多重化回路

出願人 日本電気株式会社株式会社エヌ・イー・エフルネサスマイクロシステム株式会社
発明者 柿木彰菊池衛中村裕幸
出願日 1993年4月14日 (27年10ヶ月経過) 出願番号 1993-086619
公開日 1994年10月28日 (26年3ヶ月経過) 公開番号 1994-303209
状態 特許登録済
技術分野 光通信システム 光伝送方式 時分割多重化通信方式
主要キーワード Nチャネル 可変位相シフタ 全波整流信号 光ファイバ伝送方式 位相差α カスタム集積回路 リセット解除状態 静電位
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(1994年10月28日)のものです。
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図面 (10)

目的

光通信における端局多重化装置の主要構成回路である8/1多重器クロック位相同期PLLを用いない簡易回路で行う。

構成

低速クロックCLを8逓倍して高速クロックCHを発生する逓倍器4と、リセットパルスRによりリセットされクロックCHを順次2分周し各々クロックCX,CY,CZを生成する縦続接続されたカウンタ19〜21と、クロックCLの立上がり以後のクロックCHの立上がりに同期してリセットパルスRを発生するリセット回路22とを備える。

概要

背景

光ファイバ伝送媒体とする光ファイバ伝送方式(以下光通信)は、その広帯域性基く本質的な高速性および大容量性と、光ファイバや光素子技術の進歩により、近年、益々発展しつつある。光通信は、大容量のデータを扱うので、比較的低速のデータを複数、例えば8チャネル分多重化して1多重化チャネルとしてデータを伝送することが一般的である。したがって、光通信端局における端局装置は、上記複数(N)チャネルのデータを多重化して1多重化チャネルのデータを生成するN/1多重化器を基本的な構成要素としている。このN/1多重化器は、基本的には並直列変換回路であり、Nチャネル低速データに対する1多重化チャネルの高速データビットレートでN倍であり、同様に、上記低速データ対応の低速クロックに対する上記高速データ対応の高速クロック周波数もN倍となる関係がある。

外部から入力するこれらNチャネルの低速データは上記多重化器内部における多重化処理用の高速/低速クロックに対して非同期である。両者間の同期のため、従来は、例えば、1992年に米国で発行された「アイ・イー・イー・イー1992年カスタム集積回路コンファレンスIEEE CUSTOM INTEGRATEDCIRCUITS CONFERNCE)第29.4.1〜29.4.4頁所載の論文「10Gb/Sシリコンバイポーラ・8:1・マルチプレクサアンド・1:8・デマルチプレクサ(10Gb/S SiliconBipolar Multiplexer and Demultiplexer)」に記載されているように、上記高速クロックを分周した多重化処理用低速クロックの位相可変位相シフタにより調整してデータの位相同期用の低速クロックである位相同期クロックを生成し、この位相同期クロックを用いて上記低速データの位相同期を行なっていた。

従来のこの種の多重化回路は、図5に示すように、8チャネルの低速データD1〜D8を多重化し1チャネルの多重化データDOを生成する8:1の多重化器6と、端局装置の下位の通信装置から供給される通信データを光伝送用の8チャネルの低速データD1〜D8に変換する低速データ変換回路3と、低速データ変換回路3から供給される低速クロックCLの位相を基準として多重化器6から供給される位相シフト分周クロックCOの位相同期をとり高速クロックCHを出力する位相ロックループPLL)7と、高速クロックCHの位相を調整し位相シフト高速クロックCVを出力する位相シフタ5とを備える。

多重化器6は低速データD1〜D8をそれぞれラッチするフリップフロップF11〜F18と、それぞれ4チャネル分のフリップフロップF11,F15,F13,F17およびF12,F16,F14,F18の各々の出力データf11,f15,f13,f17およびf12,f16,f14,f18を多重化した4チャネルの多重化データDQ1,DQ2をそれぞれ出力する多重回路11,12と、2つの多重化データDQ1,DQ2をさらに多重化し8チャネルの多重化データDPを出力する多重回路13と、多重化データDPをラッチし位相シフト高速クロックCVによりリタイミングするフリップフロップ14と、フリップフロップ14の出力の供給を受け多重化データDOを出力するバッファ15と、高速クロックCHの供給に応答して2分周クロックCXを,2分周クロックCXを2分周し4分周クロックCYを,4分周クロックCYをさらに2分周し8分周クロックCZをそれぞれ出力するカウンタ16,17,18と、8分周クロックCZの供給を受け180°位相シフト(反転)する位相シフタ24と、位相シフタ24の出力の供給を受け反転8分周クロックCOを出力するバッファ25とを備える。

低速データ変換回路3は上記通信データを低速データD1〜D8に変換するデータ変換部31と、低速クロックCLを発生するクロック源32とを備える。

同一の多重回路11,12のうちの多重回路11の構成を示す図6を参照すると、多重回路11はクロックCZを用いて各々2チャネル分の入力データを並直列変換し1チャネルに多重化する2つの2:1の多重回路111,112と、クロックCYを用いて多重回路111,112の出力をさらに1チャネルに多重化し多重化データDQ1を出力する2:1の多重回路113とを備える。多重回路111は信号f11,f15の供給を受けデータk15を出力し、多重回路112はデータf13,f17の供給を受けデータk37を出力する。同様に、多重回路12の多重回路121はデータf12,f16の供給に応じてk26を、多重回路112はデータf14,f18の供給に応じてk48をそれぞれ出力する。

PLL7の構成を示す図7を参照すると、このPLL7は低速クロックCLと反転8分周クロックCOとの位相比較をし誤差信号を出力する位相比較器71と、この誤差信号の供給を受け平滑化して直流誤差電圧に変換する低域フィルタ72と、上記誤差電圧により出力である高速クロックCHの周波数を制御される電圧制御発振器VCO)73とを備える。

次に、従来の多重化回路の動作について説明する。低速データ変換回路3は、端局装置の下位の通信装置から供給される通信データをクロックCLに同期した低速データD1〜D8に変換し、多重器6に供給する。一方、PLL7は位相比較器71でクロックCLを基準として反転8分周クロックCOの位相比較をしその比較結果の誤差信号を低域フィルタ72で平滑化した誤差電圧によりVCO73を制御し、低速クロックCLと同期した8倍の周波数の高速クロックCHを出力する。クロックCOはクロックCHを8分周したものであるから、クロックCLとクロックCOとは位相同期がとれた状態で安定化する。なお、この同期用としてクロックCZを180°位相シフトした反転8分周クロックCOを用いる理由は、各フリップフロップ11〜18に入力する低速データD1〜D11とラッチ用のクロックCZとの位相関係を最適化するためである。

クロックCL,COの同期状態におけるタイムチャートを示す図8を参照すると、低速データD1〜D8のクロス点と低速クロックCLの立上がりとが同一となる位相(同相)で出力され、同時に、クロックCOが同相の同一周波数で、クロックCH,CX,CYはそれぞれ同相の8倍,4倍,2倍の周波数で、クロックCZは逆相の同一周波数でそれぞれ出力される。

多重器6の並直列変換動作のタイムチャートを示す図9を参照すると、低速データD1,D5はフリップフロップF11,F15にて8分周クロックCZによりそれぞれラッチされデータf11,f15として保持される。多重回路111はデータf11,f15の供給を受けクロックCZの″H″レベルの間データf11を、″L″レベルの間データf15をそれぞれ出力するデータk15を生ずる。同様に多重回路112はデータf13,f17の供給を受けクロックCZの″H″レベルの間データf13を、″L″レベルの間データf17をそれぞれ出力するデータk37を生ずする。次に、多重回路112はこれらデータk15,k37の供給を受け、クロックCYにより同様の並直列変換を行ないデータDQ1を出力する。多重回路12の多重回路121,122,123においてもデータf12,f16,f14,f18について同様な並直列変換を行ない、データDQ2を出力する。多重回路13はこれらデータDQ1,DQ2の供給に応じてクロックCXにより同様の並直列変換を行い、データDPを出力する。このデータDPは、低速データD1〜D8を8:1の並直列変換した高速データである。フリップフロップ14はこのデータDPをラッチし、クロックCHを位相シフタ5により位相調整して生成したクロックCVによりタイミング調整を行い、バッファ15を経由してデータDOとして出力する。

概要

光通信における端局多重化装置の主要構成回路である8/1多重器のクロックの位相同期をPLLを用いない簡易回路で行う。

低速クロックCLを8逓倍して高速クロックCHを発生する逓倍器4と、リセットパルスRによりリセットされクロックCHを順次2分周し各々クロックCX,CY,CZを生成する縦続接続されたカウンタ19〜21と、クロックCLの立上がり以後のクロックCHの立上がりに同期してリセットパルスRを発生するリセット回路22とを備える。

目的

効果

実績

技術文献被引用数
2件
牽制数
2件

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請求項1

予め定めた周期の第1のクロックを発生するクロック源と、前記第1のクロックに同期して前記低速データを供給する低速データ変換回路と、前記第1のクロックに同期して各々の前記低速データをラッチする8個のデータラッチ手段と、前記第1のクロックと同一周期の第2のクロックおよび前記第1のクロックの1/2の周期の第3のクロックを用いて各々予め定めた4個の前記データラッチ手段の出力データを並直列変換し4:1の多重化を行なう第1および第2の4:1多重化回路と、前記第3のクロックの1/2の周期の第4のクロックに同期して前記第1および第2の4:1多重化回路の出力データを並直列変換して2:1の多重化を行なう2:1多重化回路とを備え、並列に供給される8チャネルの低速データを1チャネルの直列高速データに並直列変換して8:1の多重化を行なう多重化回路において、前記第1のクロックを8逓倍して第5のクロックを発生する逓倍手段と、リセットパルスによりリセットされ前記第5のクロックを順次2分周し各々前記第4および第3および第2のクロックを生成する縦続接続された第1および第2および第3の分周回路と、前記第1のクロックの立上がり以後の前記第5のクロックの立上がりに同期して予め定めたパルス幅の前記リセットパルスを発生するリセット手段とを備えることを特徴とする多重化回路。

請求項2

前記リセット手段がデータ入力端子に前記第1のクロックがクロック入力端子に前記第5のクロックがそれぞれ供給された第1のフリップフロップと、データ入力端子に前記第1のフリップフロップの正相出力がクロック入力端子に前記第5のクロックがそれぞれ供給された第2のフリップフロップと、前記第2のフリップフロップの出力と前記第1のフリップフロップの逆相出力との否定論理積演算を行なう論理回路とを備えることを特徴とする請求項1記載の多重化回路。

技術分野

0001

本発明は多重化回路に関し、特に光通信端局の多重化回路に関する。

背景技術

0002

光ファイバ伝送媒体とする光ファイバ伝送方式(以下光通信)は、その広帯域性基く本質的な高速性および大容量性と、光ファイバや光素子技術の進歩により、近年、益々発展しつつある。光通信は、大容量のデータを扱うので、比較的低速のデータを複数、例えば8チャネル分多重化して1多重化チャネルとしてデータを伝送することが一般的である。したがって、光通信端局における端局装置は、上記複数(N)チャネルのデータを多重化して1多重化チャネルのデータを生成するN/1多重化器を基本的な構成要素としている。このN/1多重化器は、基本的には並直列変換回路であり、Nチャネル低速データに対する1多重化チャネルの高速データビットレートでN倍であり、同様に、上記低速データ対応の低速クロックに対する上記高速データ対応の高速クロック周波数もN倍となる関係がある。

0003

外部から入力するこれらNチャネルの低速データは上記多重化器内部における多重化処理用の高速/低速クロックに対して非同期である。両者間の同期のため、従来は、例えば、1992年に米国で発行された「アイ・イー・イー・イー1992年カスタム集積回路コンファレンスIEEE CUSTOM INTEGRATEDCIRCUITS CONFERNCE)第29.4.1〜29.4.4頁所載の論文「10Gb/Sシリコンバイポーラ・8:1・マルチプレクサアンド・1:8・デマルチプレクサ(10Gb/S SiliconBipolar Multiplexer and Demultiplexer)」に記載されているように、上記高速クロックを分周した多重化処理用低速クロックの位相可変位相シフタにより調整してデータの位相同期用の低速クロックである位相同期クロックを生成し、この位相同期クロックを用いて上記低速データの位相同期を行なっていた。

0004

従来のこの種の多重化回路は、図5に示すように、8チャネルの低速データD1〜D8を多重化し1チャネルの多重化データDOを生成する8:1の多重化器6と、端局装置の下位の通信装置から供給される通信データを光伝送用の8チャネルの低速データD1〜D8に変換する低速データ変換回路3と、低速データ変換回路3から供給される低速クロックCLの位相を基準として多重化器6から供給される位相シフト分周クロックCOの位相同期をとり高速クロックCHを出力する位相ロックループPLL)7と、高速クロックCHの位相を調整し位相シフト高速クロックCVを出力する位相シフタ5とを備える。

0005

多重化器6は低速データD1〜D8をそれぞれラッチするフリップフロップF11〜F18と、それぞれ4チャネル分のフリップフロップF11,F15,F13,F17およびF12,F16,F14,F18の各々の出力データf11,f15,f13,f17およびf12,f16,f14,f18を多重化した4チャネルの多重化データDQ1,DQ2をそれぞれ出力する多重回路11,12と、2つの多重化データDQ1,DQ2をさらに多重化し8チャネルの多重化データDPを出力する多重回路13と、多重化データDPをラッチし位相シフト高速クロックCVによりリタイミングするフリップフロップ14と、フリップフロップ14の出力の供給を受け多重化データDOを出力するバッファ15と、高速クロックCHの供給に応答して2分周クロックCXを,2分周クロックCXを2分周し4分周クロックCYを,4分周クロックCYをさらに2分周し8分周クロックCZをそれぞれ出力するカウンタ16,17,18と、8分周クロックCZの供給を受け180°位相シフト(反転)する位相シフタ24と、位相シフタ24の出力の供給を受け反転8分周クロックCOを出力するバッファ25とを備える。

0006

低速データ変換回路3は上記通信データを低速データD1〜D8に変換するデータ変換部31と、低速クロックCLを発生するクロック源32とを備える。

0007

同一の多重回路11,12のうちの多重回路11の構成を示す図6を参照すると、多重回路11はクロックCZを用いて各々2チャネル分の入力データを並直列変換し1チャネルに多重化する2つの2:1の多重回路111,112と、クロックCYを用いて多重回路111,112の出力をさらに1チャネルに多重化し多重化データDQ1を出力する2:1の多重回路113とを備える。多重回路111は信号f11,f15の供給を受けデータk15を出力し、多重回路112はデータf13,f17の供給を受けデータk37を出力する。同様に、多重回路12の多重回路121はデータf12,f16の供給に応じてk26を、多重回路112はデータf14,f18の供給に応じてk48をそれぞれ出力する。

0008

PLL7の構成を示す図7を参照すると、このPLL7は低速クロックCLと反転8分周クロックCOとの位相比較をし誤差信号を出力する位相比較器71と、この誤差信号の供給を受け平滑化して直流誤差電圧に変換する低域フィルタ72と、上記誤差電圧により出力である高速クロックCHの周波数を制御される電圧制御発振器VCO)73とを備える。

0009

次に、従来の多重化回路の動作について説明する。低速データ変換回路3は、端局装置の下位の通信装置から供給される通信データをクロックCLに同期した低速データD1〜D8に変換し、多重器6に供給する。一方、PLL7は位相比較器71でクロックCLを基準として反転8分周クロックCOの位相比較をしその比較結果の誤差信号を低域フィルタ72で平滑化した誤差電圧によりVCO73を制御し、低速クロックCLと同期した8倍の周波数の高速クロックCHを出力する。クロックCOはクロックCHを8分周したものであるから、クロックCLとクロックCOとは位相同期がとれた状態で安定化する。なお、この同期用としてクロックCZを180°位相シフトした反転8分周クロックCOを用いる理由は、各フリップフロップ11〜18に入力する低速データD1〜D11とラッチ用のクロックCZとの位相関係を最適化するためである。

0010

クロックCL,COの同期状態におけるタイムチャートを示す図8を参照すると、低速データD1〜D8のクロス点と低速クロックCLの立上がりとが同一となる位相(同相)で出力され、同時に、クロックCOが同相の同一周波数で、クロックCH,CX,CYはそれぞれ同相の8倍,4倍,2倍の周波数で、クロックCZは逆相の同一周波数でそれぞれ出力される。

0011

多重器6の並直列変換動作のタイムチャートを示す図9を参照すると、低速データD1,D5はフリップフロップF11,F15にて8分周クロックCZによりそれぞれラッチされデータf11,f15として保持される。多重回路111はデータf11,f15の供給を受けクロックCZの″H″レベルの間データf11を、″L″レベルの間データf15をそれぞれ出力するデータk15を生ずる。同様に多重回路112はデータf13,f17の供給を受けクロックCZの″H″レベルの間データf13を、″L″レベルの間データf17をそれぞれ出力するデータk37を生ずする。次に、多重回路112はこれらデータk15,k37の供給を受け、クロックCYにより同様の並直列変換を行ないデータDQ1を出力する。多重回路12の多重回路121,122,123においてもデータf12,f16,f14,f18について同様な並直列変換を行ない、データDQ2を出力する。多重回路13はこれらデータDQ1,DQ2の供給に応じてクロックCXにより同様の並直列変換を行い、データDPを出力する。このデータDPは、低速データD1〜D8を8:1の並直列変換した高速データである。フリップフロップ14はこのデータDPをラッチし、クロックCHを位相シフタ5により位相調整して生成したクロックCVによりタイミング調整を行い、バッファ15を経由してデータDOとして出力する。

発明が解決しようとする課題

0012

上述した従来の多重化回路は、低速データ同期用の低速クロックと高速クロックを8分周した8分周クロックとの同期をPLLを用いて行っているが、PLLの主要構成要素であるVCOが高価であり、また、高周波帯ではモノリシック化が困難であるという欠点があった。さらに、上記8分周クロックの位相調整が必要であるという欠点があった。

課題を解決するための手段

0013

本発明の多重化回路は、予め定めた周期の第1のクロックを発生するクロック源と、 前記第1のクロックに同期して前記低速データを供給する低速データ変換回路と、前記第1のクロックに同期して各々の前記低速データをラッチする8個のデータラッチ手段と、前記第1のクロックと同一周期の第2のクロックおよび前記第1のクロックの1/2の周期の第3のクロックを用いて各々予め定めた4個の前記データラッチ手段の出力データを並直列変換し4:1の多重化を行なう第1および第2の4:1多重化回路と、前記第3のクロックの1/2の周期の第4のクロックに同期して前記第1および第2の4:1多重化回路の出力データを並直列変換して2:1の多重化を行なう2:1多重化回路とを備え、並列に供給される8チャネルの低速データを1チャネルの直列の高速データに並直列変換して8:1の多重化を行なう多重化回路において、前記第1のクロックを8逓倍して第5のクロックを発生する逓倍手段と、リセットパルスによりリセットされ前記第5のクロックを順次2分周し各々前記第4および第3および第2のクロックを生成する縦続接続された第1および第2および第3の分周回路と、前記第1のクロックの立上がり以後の前記第5のクロックの立上がりに同期して予め定めたパルス幅の前記リセットパルスを発生するリセット手段とを備えて構成されている。

0014

次に、本発明の実施例について図面を参照して説明する。

0015

図1は本発明の多重化回路の一実施例を示すブロック図である。

0016

本実施例の多重化回路は、図1に示すように、従来の多重器6に代り同様に8チャネルの低速データD1〜D8を多重化し1チャネルの多重化データDOを生成する8:1の多重器1と、従来と同様の低速データ変換回路3と、位相シフタ5とに加えて、低速クロックCLを8逓倍し高速クロックCHを発生する逓倍器4とを備える。

0017

逓倍器4は図2に示す2逓倍器を3段縦続接続して8逓倍器を構成する。図2を参照すると、上記2逓倍器は供給されたクロックCLの高周波成分を除去する低域フィルタ41と、低域フィルタ41の出力を全波整流する全波整流回路42と、全波整流回路42の出力を正相入力基準電圧VR逆相入力にそれぞれ供給されるコンパレータ43とを備える。

0018

多重器1は、従来の多重器6と同様のフリップフロップF11〜F18と、多重回路11,12,13と、フリップフロップ14と、バッファ15とに加えて、フリップフロップF15,F17,F16,F18の各々のデータをクロックCLで再度ラッチしデータf15,f17,f16,f18を出力するフリップフロップF25,F27,F26,F28と、従来のカウンタ16〜18の代りにリセット信号Rによりリセットされ高速クロックCHの供給に応答して2分周クロックCXを,クロックCXを2分周し4分周クロックCYを,クロックCYをさらに2分周し8分周クロックCZをそれぞれ出力するカウンタ19,20,21と、クロックCL,CHの供給に応答してリセットパルスRをカウンタ19,20,21に供給するリセット回路22と、クロックCHを反転しクロックICHを,クロックCZを反転しクロックICZを,クロックCLを反転しクロックICLをそれぞれ出力するインバータI11,I12,I13とを備える。

0019

図3を参照すると、リセット回路22はデータ端子dにクロックCLがクロック端子cにクロックICHがそれぞれ供給され出力端子q,iqからそれぞれ信号s,tが出力されるフリップフロップ221と、データ端子dに信号sがクロック端子cにクロックICHがそれぞれ供給され出力端子qから信号uが出力されるフリップフロップ221と、信号t,sの否定論理積演算を行ないリセットパルスRを出力するNANDゲート223とを備える。

0020

次に、本実施例の多重化回路の動作について説明する。

0021

クロック源32からの低速クロックCLは従来例と同様にデータ変換部31に供給されるとともに、多重器1のリセット回路22とインバータI13と、逓倍器4とに供給される。2逓倍器の3段縦続接続から成る逓倍器4はクロックCLを8逓倍し、高速クロックCHを発生する。上記2逓倍器は低域フィルタ41を経由した入力信号を全波整流回路42で全波整流し、この入力信号の振幅波形負電位側を静電位側に折返すことによりこの波形ピークの数が2倍となる全波整流信号をコンパレータ43に供給する。コンパレータ43は、この全波整流信号のレベルを基準電圧VRをしきい値として″H″,″L″を判定し、上記入力信号の2倍の周波数の出力信号を発生する。クロックCHはインバータI11と位相シフタ5とに供給される。クロックCHをインバータI11で反転したクロックICHはカウンタ19とリセット回路22とに供給される。

0022

図4は多重器1の入力データD1〜D8とクロックCL,ICH,CX,CY,CZ,ICZ,リセットパルスR,信号s,t,uの位相関係を示すタイムチャートである。低速データD1〜D8のクロス点と低速クロックCLの立上がりとが同一となる位相(同相)で出力される。リセット回路22のフリップフロップ221はクロックCL,ICHの供給に応答しクロックICHの立上りにおいて互いに逆相の信号s,tを出力する。また、信号sとクロックICHの供給に応答しフリップフロップ222は信号uを出力し、NANDゲート223はこれら信号t,uの否定論理積出力としてリセットパルスRを出力する。このリセットパルスRの″H″レベルの間カウンタ19〜21がリセット状態となり、それぞれからのクロックCX,CY,CZが″L″レベルに固定される。リセットパルスRが″L″レベルとなるとリセット解除状態となり、カウンタ19〜21が分周動作再開し、クロックCX,CY,CZの供給が開始される。リセットパルスRは、クロックCLの立上がり後のクロックICHの立上がりの位相で生じるため、クロックCLとクロックCX,CY,CZとの位相差αは常に一定の値となり、したがって、これらクロックCLとクロックCX,CY,CZとは位相同期状態となる。

0023

一方、本実施例の多重器1の一般的な動作は従来の多重器6と同様であり、後述の本発明に直接間連するもの以外は冗長とならないよう説明を省略する。

0024

多重回路11,12の多重回路111,112,121,122に供給されるクロックICZがデータf11〜f18のクロス点と位相差αを有するので、クロックCLの″L″レベルの間に供給されるデータf15,f17,f16,f18にデータの変化点が含まれないように、″H″レベルの間に供給されるデータf11,f13,f12,f14に対してクロックCLの半周期分遅延させるためのフリップフロップF25,F27,F26,F28を備えている。

0025

以上、本発明の実施例を説明したが、本発明は上記実施例に限られることなく種々の変形が可能である。例えば、リセット回路の2つのフリップフロップの代りに、低速クロックでトリガされるモノステブルマルチバイブレータを用い、容量値および抵抗値で決る時定数によりリセット時間を制御することも、本発明の主旨を逸脱しない限り適用できることは勿論である。

発明の効果

0026

以上説明したように、本発明の多重化回路は、低速クロックを8逓倍して高速クロックを発生する逓倍手段と、リセットパルスによりリセットされ上記高速クロックを順次2分周し各々2分周,4分周および8分周クロックを生成する3段の分周回路と、上記低速クロックの立上がり以後の上記高速クロックの立上がりに同期した上記リセットパルスを発生するリセット手段とを備えるので、高価なVCOを用いる位相同期用のPLL回路は不要となりモノリシック化も容易となるという効果がある。さらに、従来必要であった上記8分周クロックの位相調整が不要となるという効果がある。

図面の簡単な説明

0027

図1本発明の多重化回路の一実施例を示すブロック図である。
図2図1逓倍回路の構成を示すブロック図である。
図3図1のリセット回路の構成を示すブロック図である。
図4本実施例の多重化回路におけるクロックの位相関係を示すタイムチャートである。
図5従来の多重化回路の一例を示すブロック図である。
図6多重回路の構成を示すブロック図である。
図7図5のPLLの構成を示すブロック図である。
図8従来の多重化回路におけるクロックの位相関係を示すタイムチャートである。
図9従来の多重化回路における動作の一例を示すタイムチャートである。

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0028

1,6多重器
3低速データ変換回路
4逓倍器
5,24位相シフタ
7PLL
11,12,13,111,112,113,121,122,123多重回路
14,221,222,F11〜F18,F25,F27,F26,F28フリップフロップ
15,25バッファ
16〜18,19〜21カウンタ
22リセット回路
31データ変換部
32クロック源
41,72低域フィルタ
42全波整流回路
43コンパレータ
71位相比較器
73VCO
223NANDゲート
I11〜I13 インバータ

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