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技術 半導体集積回路

出願人 株式会社東芝
発明者 桑形正明松尾良輔丸山圭司宮脇直和上野久
出願日 1993年4月7日 (28年7ヶ月経過) 出願番号 1993-080863
公開日 1994年10月21日 (27年1ヶ月経過) 公開番号 1994-295584
状態 特許登録済
技術分野 半導体メモリ DRAM ダイナミックメモリ
主要キーワード 温度依存性抵抗 バイアス電圧調整回路 温度非依存性 バイアス素子 出力クロックパルス Nチャネル 高電位端 低電位端
関連する未来課題
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この項目の情報は公開日時点(1994年10月21日)のものです。
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図面 (18)

構成

リング発振回路103のバイアス電圧制御回路における高・低電位各側の電圧出力回路106,107間にVccや温度の特定条件に応じて変化する可変抵抗バイアス電圧調整回路を備え、その可変抵抗とバイアス電圧出力回路106,107とでVcc分圧器を形成し、その可変抵抗によって発振回路103へのバイアス電圧を各特定条件に応じて適切に調整する。よって、発振回路103をPSRAMのオートセルフリフレッシュに使用すれば、Vcc上昇に伴う単位時間当りリフレッシュ動作回数の増大を抑止する。また、温度依存性可変抵抗により温度上昇に対し抵抗値が所定の特性で低下することで、必要限度ポーズ回路動作保証すべく発振周波数を設定できる。

効果

発振周波数の電源依存性が小さく、温度特性を持つリングオシレータを提供することができ、消費電流の低減にも寄与することができる。

概要

背景

従来、奇数段インバータ回路リング状に連結し、奇数段であるが故に各インバータ回路の入出力ノードのレベルが一定レベルに安定せずに繰返し起こることとなる充放電動作を利用し、その充放電動作の繰返しで、ある周波数の信号を得るリング発振回路が知られている。この種のリング発振回路にて発振周波数が高いということは、それだけ単位時間あたりの充放電動作回数が多くなり、消費電流の多量さを意味することになるため、パワーを抑えるためには、このリングオシレータでは発振周波数が必要以上に高くならないようにすべきである。

因みに、電池で動作する携帯用電子機器流行りである昨今では、電池をできるだけ長持ちさせたいという要求があり、このことからも消費電流の問題がクローズアップされるのである。

図16は、かかる消費電流の低減要素も加味された従来のリング発振回路例の構成を示すものである。

この図において、801は発振回路本体部であり、この発振回路本体部801はインバータ回路IV1 〜IV5 を有し、これらが多段状に縦積み接続されるとともに、その初段のインバータ回路IV1 の入力端と5段目のインバータ回路IV5 の出力端とが連結されて、インバータ回路IV1 〜IV5 の5段リング接続からなるリング発振回路が形成されている。各インバータ回路IV1 〜IV5 はCMOS回路からなっており、1はインバータ回路IV1 を構成するPチャネル型MOS(以下、PMOSという。)トランジスタ、2は同Nチャネル型MOS(以下、NMOSという。)トランジスタ、3はインバータ回路IV2 を構成するPMOSトランジスタ、4は同NMOSトランジスタ、5はインバータ回路IV3 を構成するPMOSトランジスタ、6は同NMOSトランジスタ、7はインバータ回路IV4 を構成するPMOSトランジスタ、8は同NMOSトランジスタ、9はインバータ回路IV5 を構成するPMOSトランジスタ、10は同NMOSトランジスタである。

発振回路本体部801は更にインバータ回路IV1 〜IV5 の各トランジスタ1〜10をバイアスするバイアス回路を有しており、このバイアス回路はPMOSトランジスタ11,13,15,17,19とNMOSトランジスタ12,14,16,18,20とから構成されている。PMOSトランジスタ11は、PMOSトランジスタ1とVcc電源電位との間に接続され、このトランジスタ1のバイアスを担うものとされ、NMOSトランジスタ12は、NMOSトランジスタ2と接地電位との間に接続されて、このトランジスタ12のバイアスを行うものとされている。同様に、他のバイアストランジスタ13〜20は他のインバータトランジスタ3〜10にバイアス素子として割当てられている。

802はバイアス制御回路部であり、このバイアス制御回路部802はPMOSトランジスタ21とNMOSトランジスタ22と受動抵抗素子23とから構成されている。PMOSトランジスタ21のソースドレインはVcc電源電位と受動抵抗素子23の高電位側端部との間に接続され、かつドレインとゲートとは短絡されてPMOSトランジスタ11,13,15,17,19のゲートに接続されている。NMOSトランジスタ22のソース−ドレインは接地電位と受動抵抗素子23の低電位側端部との間に接続され、かつドレインとゲートとは短絡されており、その接続点はNMOSトランジスタ12,14,16,18,20のゲートに接続されている。

以上のような構成を有する回路は次のように動作する。

今、例えば、インバータ回路IV1 の入力端(すなわち、ノードnd1 )に“L”(ローレベル)が入力されたとする。すると、インバータ回路IV1 の出力端とインバータ回路IV2 の入力端との接続点であるノードnd2 は“H”(ハイレベル)へ立上がり、これに連動して、インバータ回路IV2 の出力端とインバータ回路IV3 の入力端との接続点であるノードnd3 は“L”へ立下がろうとする。同様に、ノードnd4 は“H”、ノードnd5 は“L”になろうとする。このようなノードnd1 を始点とし、ノードnd5 を終点とする連鎖的な動作を1サイクルとした場合、次のサイクルではノードnd1 は前サイクルとは逆の“H”に遷移しようとする。その結果、他のノードnd2 〜nd5 も反転しようとする。このようなサイクルが繰返される結果、その各ノードnd1 〜nd5 での充放電時間で定まる一定周波数の信号が各ノードnd1 〜nd5 から得られることとなる。

ところで、PMOSトランジスタ21及びNMOSトランジスタ22の出力ノードnd21,nd22の電位は抵抗素子23の大きさに逆比例する。よって、抵抗素子23の大きさ次第で、それらノードnd21,nd22の電位をトランジスタ21,22のVGSのしきい値Vtp,Vtn近傍に抑えることができる。すなわち、ノードnd21,nd22の各電位V21,V22は、
V21=Vcc−Vtp (1)
V22=Vtn (2)
に設定される。

そして、発振回路本体部801のトランジスタ1〜10のゲート、ソース間電圧VGSはバイアス制御回路部802の出力によって決まる。つまり、PMOSトランジスタ1,3,5,7,9のVGS、およそ
VGS=Vtp (3)
となり、NMOSトランジスタ2,4,6,8,10のVGS、およそ
VGS=Vtn (4)
となる。

ここで、このVGSはトランジスタ1〜10の電流を制限するものであり、VGSがVtp,Vtnの近傍に抑えられるとすれば、トランジスタ1〜10の電流が必要最小限に抑制されることとなり、消費電流の低減を図ることができるのである。

概要

リング発振回路103のバイアス電圧制御回路における高・低電位各側の電圧出力回路106,107間にVccや温度の特定条件に応じて変化する可変抵抗バイアス電圧調整回路を備え、その可変抵抗とバイアス電圧出力回路106,107とでVcc分圧器を形成し、その可変抵抗によって発振回路103へのバイアス電圧を各特定条件に応じて適切に調整する。よって、発振回路103をPSRAMのオートセルフリフレッシュに使用すれば、Vcc上昇に伴う単位時間当りリフレッシュ動作回数の増大を抑止する。また、温度依存性可変抵抗により温度上昇に対し抵抗値が所定の特性で低下することで、必要限度ポーズ回路動作保証すべく発振周波数を設定できる。

発振周波数の電源依存性が小さく、温度特性を持つリングオシレータを提供することができ、消費電流の低減にも寄与することができる。

目的

本発明の目的の1つは発振周波数の電源電圧依存性を従来よりも小さくしたリング発振回路を提供することにある。

本発明のもう1つの目的は、発振周波数が温度依存性を持つリング発振回路を提供する事にある。

本発明は上記従来技術の有する問題点にも鑑みてなされたもので、その目的とするところは消費電流の低減を図ることが可能なリングオシレータを形成することができる半導体集積回路を提供することにある。

効果

実績

技術文献被引用数
3件
牽制数
5件

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請求項1

奇数段CMOSインバータ回路からなるリング発振回路と、前記CMOSインバータ回路の高電位側トランジスタバイアスする高電位側バイアス回路と、前記CMOSインバータ回路の低電位側トランジスタをバイアスする低電位側バイアス回路と、前記高電位側バイアス回路へバイアス電圧を出力する高電位側バイアス電圧出力回路と、前記低電位側バイアス回路へバイアス電圧を出力する低電位側バイアス電圧出力回路と、特定の条件に応じて変化する可変抵抗回路を、前記高電位側バイアス電圧出力回路と前記低電位側バイアス電圧出力回路との中間に、これらと共に前記電源電圧分圧器が形成されるように挿入し、その抵抗値の変化によって前記高電位側バイアス電圧出力回路と前記低電位側バイアス電圧出力回路との出力電圧可変するバイアス電圧調整回路とを備えている半導体集積回路

請求項2

ダイナミックメモリセルと、リング発振回路の出力周波数に基づくサイクルで前記メモリセルをリフレッシュするリフレッシュ機能部とを備えている請求項1記載の半導体集積回路。

請求項3

特定の条件が電源電圧であることを特徴とする請求項1,2のうちいずれか1項記載の半導体集積回路。

請求項4

バイアス電圧調整回路は、受動抵抗器中間ノード可変制御トランジスタソースドレインを接続し、該可変制御トランジスタの導通状態によってその両端間の抵抗値を可変する電源依存性可抵抗回路と、電源電圧の上昇に伴って前記可変制御トランジスタのゲートソース間電圧が小さくなるように該可変制御トランジスタのゲート電位を制御する制御電圧発生回路とを備えていることを特徴とする請求項3記載の半導体集積回路。

請求項5

電源依存性可変抵抗回路は、直列接続された複数の受動抵抗素子と、該複数の受動抵抗素子のうちの一の抵抗素子の一端にそのドレインが接続され、かつ該一の抵抗素子の他端にソースが接続された可変制御トランジスタとから構成されていることを特徴とする請求項4記載の半導体集積回路。

請求項6

電源依存性可変抵抗回路は、直列接続された複数の受動抵抗素子と、該複数の受動抵抗素子の中の第1の抵抗素子と第2の抵抗素子との間にそのドレイン−ソース間電流路が接続された可変制御トランジスタとから構成されていることを特徴とする請求項4記載の半導体集積回路。

請求項7

制御電圧発生回路は、高電位側電源と低電位側電源との間に電流路が互いに直列に接続された複数の分圧制トランジスタを備え、該複数の分圧制御トランジスタの電流路相互接続点から発生される、電源電圧の中間電位によって可変制御トランジスタのゲート電位を制御する中間電位発生回路から構成されていることを特徴とする請求項1〜6のうちいずれか1項記載の半導体集積回路。

請求項8

特定の条件が温度であることを特徴とする請求項1,2のうちいずれか1項記載の半導体集積回路。

請求項9

ダイナミック型メモリセル及びリフレッシュ機能部を含むメモリ動作温度範囲高温側でリング発振回路の発振周期温度特性の傾きが前記メモリセルのポーズ時間の温度特性の傾きよりも、緩やかであることを特徴とする請求項8記載の半導体集積回路。

請求項10

バイアス電圧調整回路は、温度特性の異なる複数の受動抵抗素子の組合わせからなる温度依存性可変抵抗回路により形成されることを特徴とする請求項8記載の半導体集積回路。

請求項11

温度依存性可変抵抗回路は、温度変化に対して所定の抵抗値を維持する温度非依存性抵抗素子と、該温度非依存性抵抗素子に対し並列に接続され、前記温度変化に対して負の特性を有する温度依存性抵抗素子とから構成されていることを特徴とする請求項11記載の半導体集積回路。

請求項12

温度依存性可変抵抗回路は、温度変化に対して所定の抵抗値を維持する温度非依存性抵抗素子と、該温度非依存性抵抗素子に対し直列に接続され、前記温度変化に対して負の特性を有する温度依存性抵抗素子とから構成されていることを特徴とする請求項8記載の半導体集積回路。

請求項13

温度依存性可変抵抗回路は、温度変化に対して所定の抵抗値を維持する温度非依存性抵抗素子と、該温度非依存性抵抗素子に対し並列に接続され、前記温度変化に対して負の特性を有する第1の温度依存性抵抗素子と、該温度非依存性抵抗素子に対し直列に接続され、前記温度変化に対して負の特性を有する第2の温度依存性抵抗素子とから構成されていることを特徴とする請求項8記載の半導体集積回路。

請求項14

特定の条件が電源電圧及び温度であることを特徴とする請求項1記載の半導体集積回路。

技術分野

0001

本発明は初段の入力と最終段の出力とが連結されることでリング状に接続された奇数段インバータ回路からなるリング発振回路を備えた半導体集積回路に関するものである。

背景技術

0002

従来、奇数段のインバータ回路をリング状に連結し、奇数段であるが故に各インバータ回路の入出力ノードのレベルが一定レベルに安定せずに繰返し起こることとなる充放電動作を利用し、その充放電動作の繰返しで、ある周波数の信号を得るリング発振回路が知られている。この種のリング発振回路にて発振周波数が高いということは、それだけ単位時間あたりの充放電動作回数が多くなり、消費電流の多量さを意味することになるため、パワーを抑えるためには、このリングオシレータでは発振周波数が必要以上に高くならないようにすべきである。

0003

因みに、電池で動作する携帯用電子機器流行りである昨今では、電池をできるだけ長持ちさせたいという要求があり、このことからも消費電流の問題がクローズアップされるのである。

0004

図16は、かかる消費電流の低減要素も加味された従来のリング発振回路例の構成を示すものである。

0005

この図において、801は発振回路本体部であり、この発振回路本体部801はインバータ回路IV1 〜IV5 を有し、これらが多段状に縦積み接続されるとともに、その初段のインバータ回路IV1 の入力端と5段目のインバータ回路IV5 の出力端とが連結されて、インバータ回路IV1 〜IV5 の5段リング接続からなるリング発振回路が形成されている。各インバータ回路IV1 〜IV5 はCMOS回路からなっており、1はインバータ回路IV1 を構成するPチャネル型MOS(以下、PMOSという。)トランジスタ、2は同Nチャネル型MOS(以下、NMOSという。)トランジスタ、3はインバータ回路IV2 を構成するPMOSトランジスタ、4は同NMOSトランジスタ、5はインバータ回路IV3 を構成するPMOSトランジスタ、6は同NMOSトランジスタ、7はインバータ回路IV4 を構成するPMOSトランジスタ、8は同NMOSトランジスタ、9はインバータ回路IV5 を構成するPMOSトランジスタ、10は同NMOSトランジスタである。

0006

発振回路本体部801は更にインバータ回路IV1 〜IV5 の各トランジスタ1〜10をバイアスするバイアス回路を有しており、このバイアス回路はPMOSトランジスタ11,13,15,17,19とNMOSトランジスタ12,14,16,18,20とから構成されている。PMOSトランジスタ11は、PMOSトランジスタ1とVcc電源電位との間に接続され、このトランジスタ1のバイアスを担うものとされ、NMOSトランジスタ12は、NMOSトランジスタ2と接地電位との間に接続されて、このトランジスタ12のバイアスを行うものとされている。同様に、他のバイアストランジスタ13〜20は他のインバータトランジスタ3〜10にバイアス素子として割当てられている。

0007

802はバイアス制御回路部であり、このバイアス制御回路部802はPMOSトランジスタ21とNMOSトランジスタ22と受動抵抗素子23とから構成されている。PMOSトランジスタ21のソースドレインはVcc電源電位と受動抵抗素子23の高電位側端部との間に接続され、かつドレインとゲートとは短絡されてPMOSトランジスタ11,13,15,17,19のゲートに接続されている。NMOSトランジスタ22のソース−ドレインは接地電位と受動抵抗素子23の低電位側端部との間に接続され、かつドレインとゲートとは短絡されており、その接続点はNMOSトランジスタ12,14,16,18,20のゲートに接続されている。

0008

以上のような構成を有する回路は次のように動作する。

0009

今、例えば、インバータ回路IV1 の入力端(すなわち、ノードnd1 )に“L”(ローレベル)が入力されたとする。すると、インバータ回路IV1 の出力端とインバータ回路IV2 の入力端との接続点であるノードnd2 は“H”(ハイレベル)へ立上がり、これに連動して、インバータ回路IV2 の出力端とインバータ回路IV3 の入力端との接続点であるノードnd3 は“L”へ立下がろうとする。同様に、ノードnd4 は“H”、ノードnd5 は“L”になろうとする。このようなノードnd1 を始点とし、ノードnd5 を終点とする連鎖的な動作を1サイクルとした場合、次のサイクルではノードnd1 は前サイクルとは逆の“H”に遷移しようとする。その結果、他のノードnd2 〜nd5 も反転しようとする。このようなサイクルが繰返される結果、その各ノードnd1 〜nd5 での充放電時間で定まる一定周波数の信号が各ノードnd1 〜nd5 から得られることとなる。

0010

ところで、PMOSトランジスタ21及びNMOSトランジスタ22の出力ノードnd21,nd22の電位は抵抗素子23の大きさに逆比例する。よって、抵抗素子23の大きさ次第で、それらノードnd21,nd22の電位をトランジスタ21,22のVGSのしきい値Vtp,Vtn近傍に抑えることができる。すなわち、ノードnd21,nd22の各電位V21,V22は、
V21=Vcc−Vtp (1)
V22=Vtn (2)
に設定される。

0011

そして、発振回路本体部801のトランジスタ1〜10のゲート、ソース間電圧VGSはバイアス制御回路部802の出力によって決まる。つまり、PMOSトランジスタ1,3,5,7,9のVGS、およそ
VGS=Vtp (3)
となり、NMOSトランジスタ2,4,6,8,10のVGS、およそ
VGS=Vtn (4)
となる。

0012

ここで、このVGSはトランジスタ1〜10の電流を制限するものであり、VGSがVtp,Vtnの近傍に抑えられるとすれば、トランジスタ1〜10の電流が必要最小限に抑制されることとなり、消費電流の低減を図ることができるのである。

発明が解決しようとする課題

0013

しかしながら、上記リング発振回路にあっては、電源電圧の増加に従ってトランジスタ11〜20のVGSが大きくなり、これに伴って図17(a)の曲線Fに示すように発振周波数が高くなる。また電源電圧に対して比例的に消費電流が増大するという問題がある。

0014

本発明の目的の1つは発振周波数の電源電圧依存性を従来よりも小さくしたリング発振回路を提供することにある。

0015

また、発振周波数の上昇は、このリング発振回路が使用されている回路についての消費電流を増大させることにも繋がる。例えば、リング発振回路がPSRAMのセルフセルリフレッシュ回路に使用されている場合を考える。このリフレッシュ回路ではリング発振回路の出力を分周し、適当な周波数に変換した後、その周波数で決まる周期リフレッシュ動作を行う。このリフレッシュ動作の際には当然に電流を消費することとなるが、リング発振回路の発振周波数が上昇すると、それだけリフレッシュ動作の繰返し周期が短くなり、消費電流を増大させることとなるのである。

0016

本発明のもう1つの目的は、発振周波数が温度依存性を持つリング発振回路を提供する事にある。

0017

さらに、このリフレッシュ動作の必要な半導体メモリセルポーズ特性は、通常、環境の温度が低いほど良い。つまり、図17(b)の曲線T0 で示すように環境温度が低いほど単位時間あたりのリフレッシュ回数が少なくて済むもので、更に言えば、環境温度が高いほどリフレッシュ動作の周期を短くし単位時間あたりのリフレッシュ回数を多くする必要がある。そのため、図17(b)の曲線T2 で示すように、一般に、リフレッシュ周期はそのポーズ特性に合わせて、回路動作保証する温度範囲における最悪温度環境(最も高温の環境)においても確実にリフレッシュ動作がなされるように設定される。そのため、温度が低いほど単位時間あたりの必要回数をかなり上回る回数のリフレッシュ動作が行われるようになってしまい、このことからも消費電流を増大させることになっている。

0018

本発明は上記従来技術の有する問題点にも鑑みてなされたもので、その目的とするところは消費電流の低減を図ることが可能なリングオシレータを形成することができる半導体集積回路を提供することにある。

課題を解決するための手段

0019

本発明の半導体集積回路は、奇数段のCMOSインバータ回路からなるリング発振回路と、上記CMOSインバータ回路の高電位側トランジスタをバイアスする高電位側バイアス回路と、上記CMOSインバータ回路の低電位側トランジスタをバイアスする低電位側バイアス回路と、上記高電位側バイアス回路へバイアス電圧を出力する高電位側バイアス電圧出力回路と、上記低電位側バイアス回路へバイアス電圧を出力する低電位側バイアス電圧出力回路と、特定の条件に応じて変化する可変抵抗回路を、上記高電位側バイアス電圧出力回路と上記低電位側バイアス電圧出力回路との中間に、これらと共に上記電源電圧の分圧器が形成されるように挿入し、その抵抗値の変化によって上記高電位側バイアス電圧出力回路と上記低電位側バイアス電圧出力回路との出力電圧可変するバイアス電圧調整回路とを備えていることを特徴としている。

0020

上記特定の条件としては例えば電源電圧を設定することができる。

0021

この場合、バイアス電圧調整回路は、例えば、受動抵抗器中間ノード可変制御トランジスタのソース−ドレインを接続し、この可変制御トランジスタの導通状態によってその両端間の抵抗値を可変する電源依存性可抵抗回路と、電源電圧の上昇に伴って上記可変制御トランジスタのゲート−ソース間電圧が小さくなるようにこの可変制御トランジスタのゲート電位を制御する制御電圧発生回路とを備えることにより実現することができる。

0022

また、電源依存性可変抵抗回路は、直列接続された複数の受動抵抗素子と、この複数の受動抵抗素子のうちの一の抵抗素子の一端にそのドレインが接続され、かつこの一の抵抗素子の他端にソースが接続された可変制御トランジスタとからなる構成とすることができる。

0023

あるいは、この電源依存性可変抵抗回路は、直列接続された複数の受動抵抗素子と、この複数の受動抵抗素子の中の第1の抵抗素子と第2の抵抗素子との間にそのドレイン−ソース間電流路が接続された可変制御トランジスタとを備える構成としても良い。

0024

一方、制御電圧発生回路は、高電位側電源と低電位側電源との間に電流路が互いに直列に接続された複数の分圧制御トランジスタを備え、この複数の分圧制御トランジスタの電流路相互接続点から発生される、電源電圧の中間電位によって可変制御トランジスタのゲート電位を制御する中間電位発生回路により構成することができる。

0025

次に、特定の条件として温度を設定することもである。

0026

この場合のバイアス電圧調整回路は、例えば、温度特性の異なる複数の受動抵抗素子の組合わせからなる温度依存性可変抵抗回路により形成される。

0027

この温度依存性可変抵抗回路は、温度変化に対して所定の抵抗値を維持する温度非依存性抵抗素子と、この温度非依存性抵抗素子に対し並列に接続され、上記温度変化に対して負の特性を有する温度依存性抵抗素子とで実現することができる。

0028

または、温度変化に対して所定の抵抗値を維持する温度非依存性抵抗素子と、この温度非依存性抵抗素子に対し直列に接続され、上記温度変化に対して負の特性を有する温度依存性抵抗素子とによっても温度依存性可変抵抗回路を実現することができる。

0029

さらに、この温度依存性可変抵抗回路は、温度変化に対して所定の抵抗値を維持する温度非依存性抵抗素子と、この温度非依存性抵抗素子に対し並列に接続され、上記温度変化に対して負の特性を有する第1の温度依存性抵抗素子と、この温度非依存性抵抗素子に対し直列に接続され、上記温度変化に対して負の特性を有する第2の温度依存性抵抗素子とから構成されていても良い。

0030

特定の条件としては電源電圧及び温度の両方を設定することもできる。この場合には各条件に対応した上記構成の各種組合わせにより電源電圧・温度の両条件依存性を持つ可変抵抗回路を実現することができる。

0031

そして、上記構成に加え、ダイナミックメモリセルと、リング発振回路の出力周波数に基づくサイクルで上記メモリセルをリフレッシュするリフレッシュ機能部とを備えることで望ましいPSRAMを形成することができる。

0032

本発明の半導体集積回路によれば、高電位側・低電位側のバイアス電圧出力回路と電源電圧や温度などの特定の条件に応じて変化する可変抵抗回路とで電源電圧の分圧器が形成されるため、その可変抵抗回路の抵抗値変化によってリング発振回路へのバイアス電圧をそれらの条件に応じて消費電流節約の観点から適切に調整することが可能となる。

0033

すなわち、電源依存性可変抵抗回路として電源電圧の上昇に対して抵抗値が所定の特性で増大するようにしておくことで、電源電圧が上昇してもバイアス電圧出力回路やリング発振回路で流れる電流の増大を従来に比べて抑え、リング発振回路を形成するトランジスタのゲート、ソース間の電位差の変化を従来に比べて小さくし、リング発振回路の発振周波数の上昇を抑制することができる。これにより、電源電圧の変化に対し従来よりも安定した発振周波数を維持するリング発振回路が提供できる。

0034

またこれを、リング発振回路をPSRAMのセルフリフレッシュ回路に使用した場合には、電源電圧の増加に伴いリフレッシュ周期が不要に短くなる、つまりリフレッシュ動作の単位時間あたりの回数が不要に多くなるのを防止することができ、この観点からも消費電流の増大を抑制することができることとなる。

0035

さらに、温度依存性可変抵抗回路として温度の上昇に対して抵抗値が所定の特性で変化するようにしておくことで、温度に応じて発振周波数を変化させるリング発振回路を提供できる。また、PSRAMのセルフリフレッシュ回路に使用した場合には、温度に応じてリフレッシュ周期を可変、つまり、温度が高いほどリフレッシュ周期が短く、温度が低いほどリフレッシュ周期が長くなる最悪ポーズ特性に沿ってリフレッシュ周期を変えることができる。よって、リング発振回路をPSRAMに適用する際、従来、そのPSRAMの回路動作を保証すべき温度範囲における最悪条件(最も高温条件)でのリフレッシュ周期に合わせてリング発振回路の発振周波数を設定していたために、温度条件低温になるほど電流の浪費につながっていたが、本発明による場合には、必要限度のリフレッシュ周期でPSRAMの回路動作を保証するようにリング発振回路の発振周波数を設定することができるので、消費電流の節約を図ることができることとなる。

0036

以下に本発明の実施例について図面を参照しつつ説明する。

0037

図1は本発明の一実施例に係るリング発振回路の基本構成をPSRAM回路に適用した形で示すものである。

0038

この図において、101は発振回路本体部であり、この発振回路本体部101は図8に示す発振回路本体部801と同一回路構造のもので、奇数段のCMOSインバータ回路からなるリング発振回路103と、そのCMOSインバータ回路の高電位側トランジスタをバイアスする高電位側バイアス回路104と、同CMOSインバータ回路の低電位側トランジスタをバイアスする低電位側バイアス回路105とを備えている。

0039

102は発振回路本体部101のバイアス回路104,105のバイアス電圧を制御するバイアス制御回路であって、高電位側バイアス電圧出力回路106と低電位側バイアス電圧出力回路107とバイアス電圧調整回路108とから大略構成されている。バイアス電圧出力回路106,107は、それぞれ高電位側または低電位側バイアス回路104,105へバイアス電圧を出力するものである。バイアス電圧調整回路108は、後述する電源電圧Vccや温度に応じて抵抗値の変化する可変抵抗回路を、上記両バイアス電圧出力回路106,107間に、これらと共に電源電圧Vccの分圧器が形成されるように配置し、その抵抗値の変化によって両バイアス電圧出力回路106,107の出力電圧を可変するものである。

0040

以上のような構成により、バイアス電圧調整回路108の可変抵抗器が電源電圧Vccや温度に応じて高電位側・低電位側各バイアス電圧を調整する。これにより、電源電圧Vccによる発振周波数の上昇を抑えることができることとなる。

0041

次に、200は4個のバイナリカウンタ201からなるカウンタ回路、202は分周デコーダであって、これらはリング発振回路103の出力に対し分周器として機能する。すなわち、リング発振回路103の出力は各バイナリカウンタ201に駆動パルスとして供給され、各バイナリカウンタ201の出力がカウンタ回路200の出力として分周デコーダ202に与えられる。分周デコーダ202はカウンタ回路200の出力値設定値になると1個のパルスを出力する。よって、リング発振回路103がその設定値で決まる複数個のパルスを出力する毎に分周デコーダ202から1個のパルスが出力されることでリング発振回路103の出力分周がなされている。

0042

203はメモリセルアレイ、204はアドレスカウンタ、205は行デコーダ、206はセンスアンプであり、これらはリフレッシュ機能を含んだPSRAM回路を構成するものである。

0043

アドレスカウンタ204は分周デコーダ202が1個のパルスを出力する毎に、つまりリング発振回路101から上記設定個数のパルスが出力される毎に起動かけられて、行デコーダ205との協働によりインクリメント動作する。すなわち、アドレスカウンタ204は、分周デコーダ202からの1個のパルスにより、まず1だけカウントアップし、その後は次述する行デコーダ205のアドレス更新検出部207からのパルスによりカウント動作する。アドレスカウンタ204の出力は行デコーダ205に内蔵のバッファに取込まれる。このバッファ内のアドレス値が更新されると、アドレス更新検出部207から検出信号として1個のパルスが出力される。このパルスがアドレスカウンタ204に供給されることで、アドレスカウンタ204のカウント値が更新され、これが行デコーダ205のバッファ内容の更新、検出部207の検出、という動作が繰返されることにより、行アドレスインクリメントされる。

0044

メモリセルアレイ203のワード線は行デコーダ205のバッファに格納されているアドレスに対応するものが立ち上げられるようになっており、上記インクリメント動作における行デコーダ205のバッファへのアドレス取込みに同期して各アドレスのワード線が順次立ち上げられるようになっている。アドレス更新検出部207の出力パルスディレイライン208を通してセンスアンプ206のイネーブル信号として供給される。よって、センスアンプ206はワード線の立上げ後、そのディレイ時間だけ遅れ活性化される。この動作が上記インクリメント動作によって各行アドレスに対応するセルに対して行われ、全てのセルのリフレッシュ動作が行われるようになっている。

0045

以上から明らかなように、セルのリフレッシュ周期はリング発振回路103の出力クロックパルスを分周した周期に相当し、リング発振回路103の発振周波数によって決定されるが、バイアス電圧調整回路108によりVccや温度に応じてリング発振回路103の発振周波数が適切に調節される。

0046

よって、従来、リング発振回路の発振周波数はVcc上がると上昇し、消費電流を増加させていたが、そのようなことに起因する消費電流の増加を抑制することができる。

0047

また、従来、PSRAMなどのリフレッシュ動作の必要なメモリのセルのポーズ特性は温度依存性があるため、温度の最悪使用環境に合わせてリング発振回路の発振周波数を高めに設定し、これが低くて済むときでも高周波数発振させて無駄な電流を流して消費電流を増加させていたが、このことに起因する消費電流の増加をも抑制可能となる。

0048

図2図1に示す回路がVcc依存特性を持つものとしてMOSトランジスタで組んだときの具体的な構成を示すものであり、以下、この図に示す構成について説明するが、前述したように発振回路本体部101は図16に示すものと同一であるので、ここではその説明を省略し、バイアス制御回路102についてのみ説明することとする。

0049

図2において、高電位側バイアス電圧出力回路106は、ゲート、ソースが短絡されたPMOSトランジスタ24からなり、低電位側バイアス電圧出力回路107は、ゲート、ソースが短絡されたNMOSトランジスタ25からなっており、各トランジスタ24,25のゲート電位が、高電位側、低電位側それぞれ対応するバイアストランジスタ11〜20のゲート電位とされる。

0050

バイアス調整回路108は可変抵抗回路109と制御電圧発生回路110とから大略構成されている。

0051

可変抵抗回路109は、直列接続された2個の受動抵抗素子26,27と、これらのうちの高電位側に位置する抵抗素子26の高電位端にそのドレインが接続され、かつ同抵抗素子26の低電位端にソースが接続されたNMOSトランジスタ32とから構成され、このトランジスタ32の導通状態によって抵抗素子26,27の直列回路(以下、受動抵抗回路という。)両端間の抵抗値を可変するようになっている。すなわち、トランジスタ32に流れる電流が大きくなるほど抵抗素子26の効力が低下し、当該受動抵抗回路の抵抗値は低下する。逆に、トランジスタ32に流れる電流が小さくなるほど抵抗素子26の効力が増し、当該受動抵抗回路の抵抗値が増大する。この受動抵抗回路の抵抗値が大きいほど、トランジスタ24,25に対して電源電圧Vccの分圧比が上がり、逆に言えばトランジスタ24,25の相対的な分圧比は下がることとなるため、電源電圧Vccが大きいほど当該受動抵抗回路の抵抗値が増すようにすれば、電源電圧Vccの上昇に伴うバイアストランジスタ11〜20のゲート、ソース周の電位の上昇、リング発振回路103の発振周波数の上昇を抑えることができることとなる。

0052

そのために、制御電圧発生回路110は、電源電圧Vccの上昇に伴ってトランジスタ32のゲート−ソース間電圧VGSが小さくなるようにそのゲート電位を制御するもので、PMOSトランジスタ28,30とNMOSトランジスタ29,31とから構成されている。これらトランジスタ28〜31はその電流路であるドレイン−ソース間が電源接地間で直列になるように相互接続されており、高電位側から順に、トランジスタ28、トランジスタ29、トランジスタ30、トランジスタ31の順に配置されている。トランジスタ28,31のゲートには一定の電圧が与えられ、トランジスタ29,30は、ゲート、ソースが短絡されており、その電流路相互接続ノードから電源電圧Vccの中間電位を発生するようになっている。トランジスタ32のゲートはトランジスタ28のソースとトランジスタ29のドレインとの接続点の電位が印加されている。

0053

ここで、図5は電源電圧Vccと制御電圧発生回路110の出力電圧との関係を示すものであり、図6は電源電圧Vccとトランジスタ32のVGSとの関係を示すものである。抵抗素子26,27の抵抗値、トランジスタ28〜32のゲート幅(W)/チャネル長(L)比などのディメンジョンはそれらの図5、6に示す特性が得られるように決定される。

0054

すなわち、まず、トランジスタ28〜31のW/L比は、一例を示せば、次のように設定される。トランジスタ28,31が3/1000、トランジスタ29,30が10/2である。これによって、トランジスタ29,30のソース同士の接続ノードの電位であるVcen は電源電圧Vccの上昇に伴って線形に上昇する。このとき、トランジスタ29のドレイン電位V1 は、電源電圧Vccの“0”付近における最初はVcen の傾きよりも急速に非線形に上昇し、その後、Vcen と同じ傾きで上昇する。また、トランジスタ30のドレイン電位V2 は、電源電圧Vccの“0”付近における最初はVcen の傾きよりもゆるやかに非線形に上昇し、その後、Vcen と同じ傾きで上昇する。

0055

次に、図6において、Va1はトランジスタ32のソース電位に相当する電圧であって、VGS1 はV1 −Va1に相当するもので、この図では次のような特性を示している。まず、上記したV1 の電源電圧Vcc=0付近での急な傾きとその後のVcen と同じ緩やかな傾きへの切換りによって、Vccが0からボーダ電圧Vccbに至るまでの間はトランジスタ32をオンさせる程度にVGS1 が確保され、そのボーダ電圧Vccb を越えると、VGS1 がトランジスタ32をオンさせる程度に確保されないレベルあるいは逆極性の状態となる。トランジスタ32がオンとなっている間はVccが小さいほど電流が大きくなり、その抵抗値が小さくなって、トランジスタ24の電流が抵抗素子26を通る分が少なくなるため、この抵抗素子26の効力が小さくなり、受動抵抗回路全体の抵抗値が下がる。逆に、トランジスタ32がオンとなっている間において、Vccが大きくなるほどトランジスタ32の抵抗値が上がり、抵抗素子26に流れる電流が多くなって、受動抵抗回路全体の抵抗値が上昇する。トランジスタ32及び抵抗素子26,27は以上のような特性が得られるようにディメンジョンが設定される。

0056

このような特性が得られることで、電源電圧Vccが低くなれば、これに伴って受動抵抗回路の抵抗値が小さくなり、電源電圧Vccが高くなれば、これに伴って受動抵抗回路の抵抗値が大きくなるため、電源電圧Vccの変動、特に上昇によってリング発振回路103におけるバイアストランジスタ11〜20のバイアス電圧が上昇することが抑えられ、電源電圧Vcc上昇に伴うリング発振回路103の発振周波数の上昇を抑えられることとなる。

0057

因みに図7図2に示す本発明の回路と図16に示す従来の回路との電源電圧Vcc上昇に伴うIo ,Iの増大を比較した実験結果を示すもので、各リングオシレータの消費電流もこれにほぼ比例する。

0058

この図に示すように、電源電圧Vcc上昇に伴うリング発振回路103の発振周波数の上昇を抑えられることでVccの大きい側で消費電流の低減を図ることができている。なお、I0 は従来の回路のトランジスタ21に流れる電流、I1 は本発明の回路のトランジスタ24に流れる電流である。

0059

また、あえて試験するまでもなく本実施例の回路を図1に示すPSRAMのリフレッシュ回路系に適用することでより一層の消費電流低減効果が得られることは明らかである。

0060

図3はVcc依存特性を持つ可変抵抗回路の変形例を示すものである。

0061

この図に示す可変抵抗回路109´は、図2に示す可変抵抗回路109におけるNMOSトランジスタ32の代りにPMOSトランジスタ32´が設けられ、そのゲートは中間電位発生回路110のV2 の出力端に接続され、ソース−ドレインは抵抗素子27間に接続されている。

0062

ここで、図6を参照すると、Va2はトランジスタ32´のソース電位に相当する電圧であって、VGS2 はVa1−V2 に相当する。この図では、上記したV2 の電源電圧Vcc=0付近での急な傾きとその後のVcen と同じ緩やかな傾きへの切換りによって、Vccが0からボーダ電圧Vccb に至るまでの間はトランジスタ32´をオンさせる程度にVGS2 が確保され、そのボーダ電圧Vccb を越えると、VGS2 がトランジスタ32´をオンさせる程度に確保されないレベルあるいは逆極性の状態となる。トランジスタ32´がオンとなっている間はVccが小さいほど電流が大きくなり、その抵抗値が小さくなって、トランジスタ24の電流が抵抗素子27を通る分が少なくなるため、この抵抗素子27の効力が小さくなり、受動抵抗回路全体の抵抗値が下がる。逆に、トランジスタ32´がオンとなっている間において、Vccが大きくなるほどトランジスタ32´の抵抗値が上がり、抵抗素子27に流れる電流が多くなって、受動抵抗回路全体の抵抗値が上昇する。トランジスタ32´及び抵抗素子26,27は以上のような特性が得られるようにディメンジョンが設定される。

0063

このような特性が得られることで、電源電圧Vccの変動、特に上昇によってリング発振回路103におけるバイアストランジスタ11〜20のゲート、ソース間の電位差が上昇することが抑えられ、電源電圧Vcc上昇に伴うリング発振回路の発振周波数の上昇を抑えられるのは上記図2に示す回路を同等の作用効果である。

0064

図4はVcc依存特性を持つ可変抵抗回路の他の変形例を示すものである。

0065

この図に示す可変抵抗回路109''は、直列接続された二つの抵抗素子33,34と、これら抵抗素子33,34間にそのドレイン−ソース間電流路が接続されたNMOSトランジスタ35とから構成されている。このトランジスタ35のゲートには制御電圧発生回路110の出力電圧が印加され、電源電圧Vccが上昇するほど流れる電流が小さくなるように制御されるが、この場合、図2に示すものとは異なり、トランジスタ35は完全に非導通状態にされないように制御され、その抵抗値の上昇でトランジスタ24を流れる電流を抑制するようになっているものである。

0066

次に、図8図1に示す回路が温度特性を持つものとして構成される場合の回路につき説明するが、その前に、この図に示す発振回路本体部101及びバイアス制御回路102(図2図16に示すものと同一の部分)の動作特性についてその温度特性を考慮に入れずに更に検討しておく。

0067

まず、トランジスタ24,25は5極管領域で動作しているため、トランジスタ24に流れる電流I1 は、
I1 =β24(VGS24−VTP24)2 /2 (5)
また、トランジスタ11,13,15,17,19のうち、5極管領域で動作しているトランジスタに流れる電流ID5は、
ID5=β(VGS24−VTP)2 /2 (6)
したがって、VTP24=VTPのときは(6)を(5)で割ることにより、
ID5=(β/β24)・I1 (7)
となり、ID5はI1 に比例することがわかる。すなわち、ID5とI1 とはカレントミラーの関係にある。

0068

次に、トランジスタ11,13,15,17,19のうち、3極管領域で動作しているトランジスタに流れる電流ID3は、
ID3=−β{(VGS24−VTP)VDS−VDS2 /2} (8)
したがって、VTP24=VTPのときは、(8)を(5)で割ることにより、
ID3={(β/β24)VDS/(VDS24−VTP)
−VDS2 /{2(VGS24−VTP)2 }I1 (9)
ここで、VGS24,VTPは一定である。したがって、ID3はVDSとI24できまり、ID3はI24に比例することがわかる。

0069

これらのことは、トランジスタ25とトランジスタ12,14,16,18,20との関係においても同様なことが言える。したがって、リング発振回路103内でトランジスタ1〜20により形成される電流通路の電流に比例していると言える。このとき、リング発振回路103の発振周波数fが同回路101の電流に比例するとすると、発振周波数fはバイアス制御回路102の電流I1 に比例的関係にあることになる。この時、リング発振回路103の発振周期TG は
TG =1/f=k/I1 (10)
で表される。これをバイアス制御回路102の抵抗Rの関数として表すと、
TG =cR+d (11)
で表され、周期はバイアス制御回路102の抵抗Rに対し、比例的に増加することがわかる。

0070

さて、ここでは、バイアス制御回路102の一部を構成する制御電圧発生回路108は受動抵抗素子36と受動抵抗素子37との並列回路から構成されている。抵抗素子36は図9において曲線R36で示すように温度が高いほど抵抗値が下がるという温度特性を持ち、抵抗素子37は図9において曲線R37で示すような温度が変っても抵抗値が一定(約10MΩ)の温度特性を持つものである。これらの抵抗素子36,37が並列に接続されることにより、その合成抵抗特性が曲線R8aで示すようになる。

0071

つまり、温度特性の異なる抵抗素子36,37を並列に組み合わせることにより、抵抗の温度特性を次のように調節されていることとなる。

0072

この場合は抵抗素子37の抵抗値が温度に対して変化しないので温度特性を持つ抵抗素子36の抵抗値がどれだけ大きくなっても抵抗素子37により電流を流すことができ、ノードnd81,nd82間の抵抗値の上限は抵抗素子37によってその抵抗値に制限される。

0073

従来の温度特性を殆ど持たない抵抗素子を用いた場合は、温度に対してリング発振回路801の周期は殆ど一定であるが、温度特性を十分に持つ抵抗素子を用いることにより、温度によってリング発振回路103の発振周期を変えることができる。

0074

よって、例えばこの回路をリフレッシュ動作の必要なメモリのリフレッシュのタイマとして用いた場合等は特に有効である。

0075

ここで、図12は、PSRAMの回路動作保証のために必要なリフレッシュ周期の温度特性である最悪ポーズ特性(TR0)、PSRAMのリフレッシュ周期の設定に図16に示す抵抗素子23を抵抗素子36に置換えたリング発振回路103を使用した場合のリフレッシュ周期の温度特性(TR1)、PSRAMのリフレッシュ周期の設定に図16に示す従来のリング発振回路801を使用した場合のリフレッシュ周期の温度特性(TR2)を示すものである。

0076

この図に示すように、符号TR0のPSRAMセルの最悪ポーズ特性に対し、従来のリフレッシュ周期は温度に関連して変化しないことから、符号TR2で示すように、リフレッシュ周期がいかなる温度条件でもセルの最悪ポーズ時間よりも短くなるように設定していたため、条件が低温になるほど必要以上に電流を消費していた。

0077

これに対し、図16に示す抵抗素子23を抵抗素子36に置換えるだけで、符号TR1で示すように、温度に応じて最悪ポーズ特性に近接した形でリフレッシュ周期を変化させることができる。

0078

しかし、この抵抗素子36単独使用の場合(つまり、抵抗素子37との並列回路にして使用しない場合)には、次のようなことが問題点として上げられる。

0079

まず、図12の曲線TR1からも類推されるように、温度が低くなると、リング発振回路のバイアス電流が非常に小さくなることが考えられる。

0080

図13は、抵抗素子36単独使用の場合のバイアス電流(IB36 )、合成抵抗回路8a使用の場合のバイアス電流(IB8a )、後述する合成抵抗回路8b,8c使用の場合のバイアス電流(前者はIB8b,後者はIB8c )、のそれぞれについての温度特性を示したものである。

0081

符号IB36 で示す曲線ように、この電流がある温度範囲では雑音レベルに近いほどに小さくなり、その温度範囲での回路動作が正常に行われるかどうかが懸念されるのである。そこで、抵抗素子36単独ではなく、これに抵抗素子37を並列接続した回路8aを使用することにより、抵抗値の上限は抵抗素子37の抵抗値に制限されるようになり、リング発振回路のバイアス電流は符号IB8a で示されるようにどの温度範囲でもある一定値以上は常に確保され、またリング発振回路103の発振周波数も一定以上に上がらなくなる。

0082

再び図12戻り、曲線TR0で示す最悪ポーズ特性は、温度に関連して、ある分布を持つ。そのため、抵抗素子36単独使用による場合、その最悪ポーズ特性と曲線TR1で示すリフレッシュ周期特性とが接近していると、メモリの製造時にポーズ試験をする際、動作温度全範囲において調べる必要が生じる。さらに、曲線TR1の傾きが曲線TR0の傾きよりも急であると、リフレッシュ周期がポーズ時間に近付く最悪条件が低温側となるため、このときのポーズ試験は低温側で行うことになり、1回のポーズ試験に要する時間が高温側で行うよりも2桁以上の長い時間を要することになる。

0083

これに対し、可変抵抗回路8aによれば、リング発振回路103の発振周期は高温側で緩やかとなり、最悪条件は高温側となるため、ポーズ試験は高温側でのみ行えば済むようになる。加えて、その高温側でのポーズ試験は低温側で行うそれよりも短い時間で行うことができる。これらより、ポーズ試験を短時間で行うことができることとなり、設計に要する時間の短縮、製造コストの低減を図ることができることとなる。

0084

次に、図8(b)に示す可変抵抗回路8bは、受動抵抗素子38と受動抵抗素子39との直列回路から構成されており、図10各抵抗素子及びその組合わせ回路の温度特性を示すものである。抵抗素子38は図10において曲線R38で示すように温度が高いほど抵抗値が下がるという温度特性を持ち、抵抗素子39は図10において曲線R39で示すように温度変化に対して抵抗値が一定(約1MΩ)の温度特性を持つものである。これらの抵抗素子38,39が直列に接続されることにより、その合成抵抗特性が図10において曲線R8bで示すようになる。

0085

つまり、温度特性の異なる抵抗素子38,39が直列に組み合わされることにより、抵抗素子39の抵抗値が温度に対して変化しないので温度特性を持つ抵抗素子38の抵抗値が温度上昇に伴ってどれだけ小さくなっても合成抵抗値は抵抗素子39の抵抗成分の効力でその値より下がらないものとなる。

0086

すると、リング発振回路103のバイアス電流は図13の曲線IB8b に示されるように、どの温度範囲でもある一定値以下に制限される。これにより、どの温度範囲でも必要以上に電流を消費することを防ぐことができる。このとき、リング発振回路103の発振周期もある一定の値よりも小さくならないようになる。

0087

更に、図8(c)に示す可変抵抗回路8cは、上記可変抵抗回路8a,8bを組合わせたものに相当し、3個の受動抵抗素子40〜42を備えている。抵抗素子40と抵抗素子41とは並列に接続され、その並列回路と抵抗素子42とが直列に接続された構成となっている。図11は各抵抗素子及びその組合わせ回路の温度特性を示すものである。抵抗素子40は温度が高いほど抵抗値が下がるという図11に示す曲線R40のような温度特性を持つもので抵抗素子36(あるいは38)に対応し、抵抗素子41は、抵抗値が温度に対して一定(約10MΩ)の曲線R41のような温度特性を有し、抵抗素子42は、抵抗値が温度に対して一定(約1MΩ)の曲線R42のような温度特性を有している。このような抵抗素子40〜42の直列接続と並列接続との組合わせの場合には、図11に示す曲線R8cのように、合成抵抗値は、温度に応じて変化し、上限が抵抗素子41、下限が抵抗素子42の各抵抗値により制限されたものとなる。

0088

この可変抵抗回路8cの場合には、可変抵抗回路8a,8bの特長を合わせて持つため、リング発振回路103のバイアス電流は図13の曲線IB8c で示すように、どの温度範囲でも一定の範囲内に制限され、このときリング発振回路103の発振周期もある範囲内の値に制限されることとなる。

0089

上記した温度特性を持つ抵抗素子36,38,40としては例えばSRAMにおいて知られているハイアール(High-R)、つまり、高抵抗ポリシリコン負荷型E/Rセルに用いるポリシリコン抵抗を採用することができる。

0090

図14はその製造プロセスを示すものである。

0091

まず、同図(a)において、シリコン基板141の素子領域上にはゲート酸化膜142が形成され、その素子間分離領域上には素子分離酸化膜143が形成されている。更に、酸化膜142上から酸化膜143上にかけてゲート配線材料となるポリシリコン膜144が形成されている。このポリシリコン膜144の酸化膜143上の部分がハイアール抵抗として形成される。すなわち、、絶縁膜あるいはレジスト膜からなるマスク145をハイアール抵抗とする部分上に被着し、その状態でポリシリコン膜144へ不純物イオン146の注入を施す。これにより、図14(b)に示すように、ポリシリコン膜144は不純物により実質導体化された導線部分147と不純物の導入されなかった実質絶縁体のままであるハイアール抵抗部分148とに分けられ、ゲート電極とハイアール抵抗からなる温度特性抵抗素子との接続が自己整合的に行われる。その後、層間酸化膜149を形成し、コンタクトホール開孔し、電極14Aによって他の素子領域等との接続を形成することとなる。

0092

ところで、前述した実施例のリング発振回路103では電源依存性を持つ可変抵抗回路あるいは温度依存性を持つ可変抵抗回路のいずれか一方を持つ構成となっているが両者を組合わせることも可能である。

0093

図15は例として図2の可変抵抗回路109と図8(c)の温度依存性可変抵抗回路8cとを組合わせる場合の回路構成を示している。この場合、トランジスタ32は可変抵抗回路8cにおける抵抗素子40,41の高電位側共通接続点と抵抗素子40との間の電流路にそのソース−ドレインが直列に接続され、可変抵抗回路109の電源依存性と抵抗回路8cの温度依存性とを合わせて持つものとなっている。

0094

すなわち、トランジスタ32に流れる電流が大きくなるほど抵抗素子40の効力が低下し、当該受動抵抗回路の抵抗値は低下する。逆に、トランジスタ32に流れる電流が小さくなるほど抵抗素子40の効力が増し、当該受動抵抗回路の抵抗値が増大する。この受動抵抗回路の抵抗値が大きいほど、バイアストランジスタ24,25に対して電源電圧Vccの分圧比が上がり、逆に言えばトランジスタ24,25の相対的な分圧比は下がることとなるため、電圧V1 により電源電圧Vccが大きいほど当該受動抵抗回路の抵抗値が増すようにすれば、電源電圧Vccの上昇に伴うバイアストランジスタ11〜20のゲート電位の上昇、リング発振回路103の発振周波数の上昇を抑えることができる。

0095

また、リング発振回路103のバイアス電流は図13の曲線IB8c で示すように、どの温度範囲でも一定の範囲内に制限され、このときリング発振回路103の発振周期もある範囲内の値に制限されることとなりる。

0096

よって、本実施例によれば、リング発振回路のバイアス電圧をVcc及び温度の両条件に応じて適切に可変することができることとなる。

0097

なお、上記実施例の温度依存性可変抵抗回路はいずれも受動抵抗素子の組合わせにより形成しているが、一部または全体を定電圧ダイオードで構成し、その温度特性を利用する構成とすることもできる。

発明の効果

0098

以上説明したように本発明の半導体集積回路によれば、高電位側・低電位側のバイアス電圧出力回路と電源電圧や温度などの特定の条件に応じて変化する可変抵抗回路とで電源電圧の分圧器が形成されるため、その可変抵抗回路の抵抗値変化によってリング発振回路へのバイアス電圧をそれらの条件に応じて適切に調整可能となり、発振周波数の電源依存性が小さく、あるいは温度特性を持つリングオシレータを提供することができ、消費電流節約の観点からも望ましいものとすることが可能となる。

0099

消費電流について更に言えば、電源依存性可変抵抗回路として電源電圧の上昇に対して抵抗値が所定の特性で増大するようにしておくことで、電源電圧が上昇してもバイアス電圧出力回路やリング発振回路へ流れる電流を増大させず、リング発振回路を形成するトランジスタの動作状態をその閾値近傍での動作状態に維持し、リング発振回路の発振周波数の上昇を抑制することができる。

0100

これにより、リング発振回路をPSRAMのセルフセルリフレッシュ回路に使用した場合には、電源電圧に伴いリフレッシュ周期が不要に短くなる、つまりリフレッシュ動作の単位時間あたりの回数が不要に多くなるのを防止することができ、この観点からも消費電流の増大を抑制することができることとなる。

0101

さらに、温度依存性可変抵抗回路として温度の上昇に対して抵抗値が所定の特性で低下するようにしておくことで、温度に応じてリフレッシュ周期を可変、つまり、温度が高いほどリフレッシュ周期が短く、温度が低いほどリフレッシュ周期が長くなる最悪ポーズ特性に沿ってリフレッシュ周期を変えることができる。よって、リング発振回路をPSRAMに適用する際、従来、そのPSRAMの回路動作を保証すべき温度範囲における最悪条件(最も高温条件)でのリフレッシュ周期に合わせてリング発振回路の発振周波数を設定していたために、温度条件が低温になるほど電流の浪費につながっていたが、本発明による場合には、必要限度のリフレッシュ周期でPSRAMの回路動作を保証するようにリング発振回路の発振周波数を設定することができるので、消費電流の節約を図ることができることとなる。

図面の簡単な説明

0102

図1図1は本発明の一実施例に係るリング発振回路の基本構成をPSRAM回路に適用した形で示すブロック図。
図2図1に示すリング発振回路がVcc依存特性を持つものとしてMOSトランジスタで組んだときの具体的な構成を示す回路図。
図3Vcc依存特性を実現する可変抵抗回路の変形例を示す回路図。
図4Vcc依存特性を実現する可変抵抗回路の他の変形例を示す回路図。
図5Vccと制御電圧発生回路の出力電圧との関係を示す曲線図。
図6Vccと制御電圧発生回路の出力(可変制御トランジスタのVGS)との関係を示す曲線図。
図7本発明の回路と従来の回路とのVcc上昇に伴う発振回路本体部消費電流の増大を比較した実験結果を示す曲線図。
図8図1に示すリング発振回路が温度依存特性を持つものとしてMOSトランジスタで構成される場合の回路図。
図9図8(a)に示す温度依存性可変抵抗回路の構成抵抗素子単体抵抗及び合成抵抗の温度特性を示す曲線図。
図10図8(b)に示す温度依存性可変抵抗回路の構成抵抗素子単体抵抗及び合成抵抗の温度特性を示す曲線図。
図11図8(c)に示す温度依存性可変抵抗回路の構成抵抗素子単体抵抗及び合成抵抗の温度特性を示す曲線図。
図12PSRAMの回路動作保証のために必要なリフレッシュ周期の温度特性である最悪ポーズ特性(TR0)、PSRAMのリフレッシュ周期の設定に温度依存特性を持つ抵抗素子単体を有するリング発振回路を使用した場合のリフレッシュ周期の温度特性(TR1)、PSRAMのリフレッシュ周期の設定に従来のリング発振回路を使用した場合のリフレッシュ周期の温度特性(TR2)を示す曲線図。
図13温度依存性抵抗素子単独使用、合成抵抗回路使用の各場合のバイアス電流についての温度特性を示す曲線図。
図14温度依存性受動抵抗素子の一例であるハイアール抵抗の製造法を示す工程別デバイス断面図
図15Vcc依存性及び温度依存性の両方を持つ可変抵抗回路の一例を示す回路図。
図16従来のリング発振回路の構成を示す回路図。
図17図16に示す回路の対Vcc、対温度の各問題点を示す曲線図。

--

0103

101発振回路本体部
102バイアス制御回路
103リング発振回路
104高電位側バイアス回路
105低電位側バイアス回路
106 高電位側バイアス電圧出力回路
107 低電位側バイアス電圧出力回路
108バイアス電圧調整回路
109,109´,109'' Vcc依存性可変抵抗回路
26,27,33,34受動抵抗素子
32,32´,35可変制御トランジスタ
110制御電圧発生回路
201バイナリカウンタ
202分周デコーダ
203 PSRAMセルアレイ
204アドレスカウンタ
205行デコーダ
206センスアンプ
207アドレス更新検出部
208ディレイライン
8a〜8c温度依存性可変抵抗回路
36,38,40 温度依存性受動抵抗素子
37,39,41,42温度非依存性受動抵抗素子

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