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図面 (20)

目的

本発明はレベルコンバータ及び半導体集積回路に関し、異種電源駆動の回路系間に設けられるレベル変換回路の構成を改良し、また、それを同一チップ内に集積化する場合に、その配置及びその電源供給方法を工夫して、回路動作高速化を図ること、及び、消費電流の低減化を図ることを目的とする。

構成

入力トランジスタ回路11と、第1〜第4のトランジスタT1〜T4とを具備し、該回路11が駆動電源系VDD1,GNDと入力部INとに接続され、かつ、該回路11がトランジスタT2,T4の各ゲートに接続され、トランジスタT1,T2が直列接続されて駆動電源系VDD2,GNDに接続され、かつ、トランジスタT3,T4が直列接続されて駆動電源系VDD2,GNDに接続され、トランジスタT1のゲートがトランジスタT3,T4の直列接続点となる出力部OUT2に接続され、トランジスタT3のゲートがトランジスタT1,T2の直列接続点となる出力部OUT1に接続され、該回路11が入力信号Sinをラッチ出力するラッチ回路11Aから成ることを含み構成する。

概要

背景

図68〜70は、従来例に係る説明図である。図68は従来例に係るレベルコンバータ及び半導体集積回路の説明図であり、図69は従来例に係る問題点を説明するレベルコンバータの等価回路図及び信号波形図である。また、図70は従来例に係る問題点を説明するレベルコンバータの配置及び電源配線図である。

例えば、3〔V〕駆動系の半導体集積回路装置(以下ICという)1と5〔V〕駆動系のIC2とを用いて信号処理回路を構成する場合、図68(A)のシステム構成図において、IC1とIC2との間にレベルコンバータ用IC3を接続する。なお、レベルコンバータ用IC3は、3〔V〕駆動系のIC1で信号処理された信号レベルを5〔V〕駆動系のIC2で信号処理可能な電位レベルに変換するインターフェース機能を有している。

また、図68(B)はレベルコンバータの回路構成図であり、レベルコンバータ用IC3を構成する1系統信号変換回路を示している。図68(B)において、レベルコンバータは、インバータ素子INVと、2個のp型電界効果トランジスタ(以下単にトランジスタという)TP1,TP2と、2個のn型電界効果トランジスタ(以下単にトランジスタという)TN1,TN2から成る。

インバータ素子INVは、例えば、接地線GND=0〔V〕と電源線DD1=3〔V〕との間に接続され、また、それが入力部INとトランジスタTN2のゲートに接続される。また、トランジスタTP1とTN1とが直列接続され、その共通ドレインがトランジスタTP2のゲートに接続されて出力部OUT1に接続され、トランジスタTP1のソースが電源線VDD2=5〔V〕に接続され、トランジスタTN1のソースが接地線GND=0〔V〕に接続される。

同様に、トランジスタTP2とTN2とが直列接続され、その共通ドレインがトランジスタTP1のゲートに接続されて出力部OUT2に接続され、トランジスタTP2のソースが電源線VDD2=5〔V〕に接続され、トランジスタTN2のソースが接地線GND=0〔V〕に接続される。なお、トランジスタTN1のゲートがインバータ素子INVの入力部INに接続され、トランジスタTN2のゲートがインバータ素子INVの出力部に接続される。

当該レベルコンバータの動作は、図69(A)において、例えば、入力部INが「H」レベルとなる定常時には、トランジスタTN1,TP2がON動作をし、トランジスタTN2,TP1がOFF動作をし、出力部OUT1=「L」レベル,OUT2=「H」レベルにする。また、逆に、入力部INが「L」レベルとなる定常時には、トランジスタTN1,TP2がOFF動作をし、トランジスタTN2,TP1がON動作をし、出力部OUT1=「H」レベル,OUT2=「L」レベルにする。

さらに、図69(B)において、例えば、入力部INが「L」→「H」レベルなる遷移時には、トランジスタTN1,TP2がOFF→ON動作をし、トランジスタTN2,TP1がON→OFF動作をし、出力部OUT1=「H」→「L」レベル,OUT2=「L」→「H」レベルに遷移する。また、逆に、入力部INが「H」→「L」レベルとなる遷移時には、トランジスタTN2,TP1がOFF→ON動作をし、トランジスタTN1,TP2がON→OFF動作をし、出力部OUT1=「L」→「H」レベル,OUT2=「H」→「L」レベルに遷移する。これにより、駆動電源系VDD1,GNDで処理された信号レベルを駆動電源系VDD2,GNDで信号処理可能な電位レベルに変換することができる。

概要

本発明はレベルコンバータ及び半導体集積回路に関し、異種電源駆動の回路系間に設けられるレベル変換回路の構成を改良し、また、それを同一チップ内に集積化する場合に、その配置及びその電源供給方法を工夫して、回路動作高速化を図ること、及び、消費電流の低減化を図ることを目的とする。

入力トランジスタ回路11と、第1〜第4のトランジスタT1〜T4とを具備し、該回路11が駆動電源系VDD1,GNDと入力部INとに接続され、かつ、該回路11がトランジスタT2,T4の各ゲートに接続され、トランジスタT1,T2が直列接続されて駆動電源系VDD2,GNDに接続され、かつ、トランジスタT3,T4が直列接続されて駆動電源系VDD2,GNDに接続され、トランジスタT1のゲートがトランジスタT3,T4の直列接続点となる出力部OUT2に接続され、トランジスタT3のゲートがトランジスタT1,T2の直列接続点となる出力部OUT1に接続され、該回路11が入力信号Sinをラッチ出力するラッチ回路11Aから成ることを含み構成する。

目的

本発明は、かかる従来例の問題点に鑑み創作されたものであり、異種電源駆動の回路系間に設けられるレベル変換回路の構成を改良し、また、それを同一チップ内に集積化する場合に、その配置位置及びその電源供給方法を工夫して、回路動作の高速化を図ること、及び、消費電流の低減化を図ることが可能となるレベルコンバータ及び半導体集積回路の提供を目的とする。

効果

実績

技術文献被引用数
2件
牽制数
2件

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請求項1

入力トランジスタ回路(11)と、第1〜第4のトランジスタ(T1〜T4)とを具備し、前記入トランジスタ回路(11)が第1の駆動電源系(VDD1,GND)と入力部(IN)とに接続され、かつ、該入力トランジスタ回路(11)が第2,第4のトランジスタ(T2,T4)の各ゲートに接続され、前記第1,第2のトランジスタ(T1,T2)が直列接続されて第2の駆動電源系(VDD2,GND)に接続され、かつ、前記第3,第4のトランジスタ(T3,T4)が直列接続されて第2の駆動電源系(VDD2,GND)に接続され、前記第1のトランジスタ(T1)のゲートが前記第3,第4のトランジスタ(T3,T4)の直列接続点となる第2の出力部(OUT2)に接続され、前記第3のトランジスタ(T3)のゲートが前記第1,第2のトランジスタ(T1,T2)の直列接続点となる第1の出力部(OUT1)に接続され、前記入力トランジスタ回路(11)が入力信号(Sin)をラッチ出力する第1のラッチ回路(11A)から成ることを特徴とするレベルコンバータ

請求項2

請求項1記載のレベルコンバータにおいて、第1,第2の負荷素子(R1,R2)と、第5,第6のトランジスタ(T5,T6)とが具備され、前記第1のトランジスタ(T1)のゲートと第2の出力部(OUT2)との間に第2の負荷素子(R2)が接続され、前記第1のトランジスタ(T1)のゲートと第2の負荷素子(R2)との接続点に第6のトランジスタ(T6)のドレインが接続され、前記第6のトランジスタ(T6)のゲートが第4のトランジスタ(T4)のゲートに接続され、前記第3のトランジスタ(T3)のゲートと第1の出力部(OUT1)との間に第1の負荷素子(R1)が接続され、前記第3のトランジスタ(T3)のゲートと第1の負荷素子(R1)との接続点に第5のトランジスタ(T5)のドレインが接続され、前記第5のトランジスタ(T5)のゲートが第2のトランジスタ(T2)のゲートに接続され、前記第5,第6のトランジスタ(T5,T6)のソース電源線(GND)に接続され、前記第2,第5のトランジスタ(T2,T5)のゲート接続点と、前記第4,第6のトランジスタ(T4,T6)のゲート接続点とが入力トランジスタ回路(11)に接続されることを特徴とするレベルコンバータ。

請求項3

請求項1記載のレベルコンバータにおいて、第5〜第8のトランジスタ(T5〜T8)が具備され、前記第1のトランジスタ(T1)のゲートと第2の出力部(OUT2)との間に第8のトランジスタ(T8)が接続され、前記第1のトランジスタ(T1)と第8のトランジスタ(T8)との接続点に第6のトランジスタ(T6)のドレインが接続され、前記第6のトランジスタ(T6)のゲートが第4,第8のトランジスタ(T4,T8)のゲートに接続され、前記第3のトランジスタ(T3)のゲートと第1の出力部(OUT1)との間に第7のトランジスタ(T7)が接続され、前記第3のトランジスタ(T3)と第7のトランジスタ(T7)との接続点に第5のトランジスタ(T5)のドレインが接続され、前記第5のトランジスタ(T5)のゲートが第2,第7のトランジスタ(T2,T7)のゲートに接続され、前記第2,第4,第5及び第6のトランジスタ(T2,T4,T5,T6)のソースが電源線(GND)に接続され、前記第2,第5及び第7のトランジスタ(T2,T5,T7)のゲート接続点と、前記第4,第6,第8のトランジスタ(T4,T6,T8)のゲート接続点とが入力トランジスタ回路(11)に接続されることを特徴とするレベルコンバータ。

請求項4

請求項1〜3記載のレベルコンバータにおいて、前記第1のラッチ回路(11A)がインバータ素子(INV)と第1,第2の二入力NOR回路NOR1,NOR2)から成り、前記インバータ素子(INV)の入力部(IN)が第2の二入力NOR回路(NOR2)の一方の入力部(in1)に接続され、前記インバータ素子(INV)の出力部(out)が第1の二入力NOR回路(NOR1)の一方の入力部(in1)に接続され、前記第1の二入力NOR回路(NOR1)の他方の入力部(in2)が第2の二入力NOR回路(NOR2)の出力部(out2)に接続され、前記第2の二入力NOR回路(NOR2)の他方の入力部(in2)が第1の二入力NOR回路(NOR1)の出力部(out1)に接続され、前記第1,第2の二入力NOR回路(NOR1,NOR2)の相補性制御信号(IND ,IND )が前記第2のトランジスタ(T2)のゲートと第4のトランジスタ(T4)のゲートとに供給され、又は、前記相補性の制御信号(IND ,IND )が前記第2,第5のトランジスタ(T2,T5)のゲート接続点及び第4,第6のトランジスタ(T4,T6)のゲート接続点にそれぞれ供給され、又は、前記相補性の制御信号(IND ,IND )が前記第2,第5,第7のトランジスタ(T2,T5,T7)のゲート接続点及び第4,第6,第8のトランジスタ(T4,T6,T8)のゲート接続点にそれぞれ供給されることを特徴とするレベルコンバータ。

請求項5

請求項2記載のレベルコンバータにおいて、第2,第4,第5,第6のトランジスタ(T2,T4,T5,T6)の各ゲートが入力トランジスタ回路(11)に個別に接続されることを特徴とするレベルコンバータ。

請求項6

請求項2記載のレベルコンバータにおいて、第9,第10のトランジスタ(T9,T10)が具備され、前記第9のトランジスタ(T9)のドレインと第2のトランジスタ(T2)のソースとが接続され、前記第9のトランジスタ(T9)のゲートが入力トランジスタ回路(11)に接続され、前記第10のトランジスタ(T10)のドレインと第4のトランジスタ(T4)のソースが接続され、前記第10のトランジスタ(T10)のゲートが入力トランジスタ回路(11)に接続され、前記第9のトランジスタ(T9)のソースと第10のトランジスタ(T10)のソースとが電源線(GND)に接続されることを特徴とするレベルコンバータ。

請求項7

請求項5,6記載のレベルコンバータにおいて、前記入力トランジスタ回路(11)が、第1〜第5のインバータ素子( INV1〜 INV5)と第1,第2の二入力NOR回路(NOR1,NOR2)とが接続された第2のラッチ回路(11B)から成り、前記第1,第2のインバータ素子( INV1, INV2)が直列接続されて第1の二入力NOR回路(NOR1)の出力部(out1)に接続され、前記第3,第4のインバータ素子( INV3, INV4)が直列接続されて第2の二入力NOR回路(NOR2)の出力部(out2)に接続され、前記第5のインバータ素子( INV5)の入力部(IN)が第2の二入力NOR回路(NOR2)の一方の入力部(in1)に接続され、前記第5のインバータ素子( INV5)の出力部(out)が第1の二入力NOR回路(NOR1)の一方の入力部(in1)に接続され、前記第1の二入力NOR回路(NOR1)の他方の入力部(in2)が、第4のインバータ素子( INV4)の出力部(out)に接続され、前記第2の二入力NOR回路(NOR2)の他方の入力部(in2)が第2のインバータ素子( INV2)の出力部(out)に接続され、前記第1,第2の二入力NOR回路(NOR1,NOR2)から出力される相補性の制御信号(IN1,IN1)が前記第5,第6のトランジスタ(T5,T6)のゲート又は前記第2,第4,第5,第6のトランジスタ(T2,T4,T5,T6)のゲートに供給され、前記第2,第4のインバータ素子( INV2, INV4)から出力される相補性の遅延制御信号(IN2,IN2)が前記第2,第4のトランジスタ(T2,T4)のゲート又は前記第9,第10のトランジスタ(T9,T10)のゲートに供給されることを特徴とするレベルコンバータ。

請求項8

入力トランジスタ回路(12)と、第1〜第6のトランジスタ(T1〜T6)と、第1,第2の負荷素子(R1,R2)とを具備し、前記入力トランジスタ回路(12)が第1,第2の電源線(VDD1,GND)と入力部(IN)とに接続され、かつ、該入力トランジスタ回路(12)が第2,第4のトランジスタ(T2,T4)の各ゲートに接続され、前記第1,第2のトランジスタ(T1,T2)が直列接続されて第2,第3の電源線(GND,VDD2)に接続され、かつ、前記第3,第4のトランジスタ(T3,T4)が直列接続されて第2,第3の電源線(GND,VDD2)に接続され、前記第1のトランジスタ(T1)のゲートが前記第5のトランジスタ(T5)のソースに接続され、前記第3のトランジスタ(T3)のゲートが前記第6のトランジスタ(T6)のソースに接続され、前記第5のトランジスタ(T5)のドレインが第6のトランジスタ(T6)のゲートに接続されて第3,第4のトランジスタ(T3,T4)のドレイン接続点となる第2の出力部(OUT2)に接続され、前記第6のトランジスタ(T6)のドレインが第5のトランジスタ(T5)のゲートに接続されて第1,第2のトランジスタ(T1,T2)のドレイン接続点となる第1の出力部(OUT2)に接続され、前記第1の負荷素子(R1)が第1,第5のトランジスタ(T1,T5)のゲート・ソース接続点と第3の電源線(VDD2)との間に接続され、前記第2の負荷素子(R2)が第3,第6のトランジスタ(T3,T6)のゲート・ソース接続点と第3の電源線(VDD2)との間に接続されることを特徴とするレベルコンバータ。

請求項9

入力トランジスタ回路(13)と、第1〜第8のトランジスタ(T1〜T8)とを具備し、前記入力トランジスタ回路(13)が第1,第2の電源線(VDD1,GND)と入力部(IN)とに接続され、かつ、該入力トランジスタ回路(13)が第2,第4のトランジスタ(T4)の各ゲートに接続され、前記第1,第2のトランジスタ(T1,T2)が直列接続されて第2,第3の電源線(GND,VDD2)に接続され、かつ、前記第3,第4のトランジスタ(T3,T4)が直列接続されて第2,第3の電源線(GND,VDD2)に接続され、前記第1のトランジスタ(T1)のゲートが前記第5のトランジスタ(T5)のソースに接続され、前記第3のトランジスタ(T3)のゲートが前記第6のトランジスタ(T6)のソースに接続され、前記第5のトランジスタ(T5)のドレインが第6のトランジスタ(T6)のゲートに接続されて第3,第4のトランジスタ(T3,T4)のドレイン接続点となる第2の出力部(OUT2)に接続され、前記第6のトランジスタ(T6)のドレインが第5のトランジスタ(T5)のゲートに接続されて第1,第2のトランジスタ(T1,T2)のドレイン接続点となる第1の出力部(OUT2)に接続され、前記第7のトランジスタ(T7)が第1,第5のトランジスタ(T1,T5)のゲート・ソース接続点と第3の電源線(VDD2)との間に接続され、前記第7のトランジスタ(T7)のゲートが第2の電源線(GND)に接続され、前記第8のトランジスタ(T8)が第3,第6のトランジスタ(T3,T6)のゲート・ソース接続点と第3の電源線(VDD2)との間に接続され、前記第8のトランジスタ(T8)のゲートが第2の電源線(GND)に接続されることを特徴とするレベルコンバータ。

請求項10

請求項8,9記載のレベルコンバータにおいて、入力信号(Sin)を遅延反転出力する遅延回路( INV1, INV2)がそれぞれ第6のトランジスタ(T6)のゲートと第1の出力部(OUT1)との間、前記第5のトランジスタ(T5)のゲートと第2の出力部(OUT2)との間に接続されることを特徴とするレベルコンバータ。

請求項11

請求項8,9記載のレベルコンバータにおいて、入力信号(Sin)を遅延し反転出力する遅延回路( INV1, INV2)がそれぞれ第5のトランジスタ(T5)のゲートと第1の出力部(OUT1)との間、前記第6のトランジスタ(T6)のゲートと第2の出力部(OUT2)との間に接続されることを特徴とするレベルコンバータ。

請求項12

入力信号(Sin)に基づいてワンショットパルス信号を発生するパルス発生回路(14)と、前記ワンショットパルス信号をラッチする信号出力回路(15)とを具備し、前記パルス発生回路(14)が第1の駆動電源系(VDD1,GND)と入力部(IN)とに接続され、前記信号出力回路(15)が第2の駆動電源系(VDD2,GND)に接続されることを特徴とするレベルコンバータ。

請求項13

第1の電圧レベルに基づいて駆動をする第1の回路系(16)と、前記第1の回路系(16)の出力信号レベル変換をするレベル変換回路(17)と、前記レベル変換された入力信号を第2の電圧レベルに基づいて駆動をする第2の回路系(18)とを具備し、前記レベル変換回路(17)が請求項1〜12記載のレベルコンバータから成ることを特徴とする半導体集積回路

請求項14

第1の電圧レベルに基づいて駆動をする第1の回路系(19)又は第2の電圧レベルに基づいて駆動をする第2の回路系(21)に双方向性のレベル変換回路(20)と、前記双方向性のレベル変換回路(20)及び第1〜第3の電源線(VDD1,GND,VDD2)に接続された信号制御手段(22)とを具備し、前記信号制御手段(22)が第1,第3の電源線(VDD1,VDD2)の投入順序に基づいて双方向性のレベル変換回路(20)の信号方向を決定することを特徴とする半導体集積回路。

請求項15

請求項14記載の半導体集積回路において、前記双方向性のレベル変換回路(20)が出力レベル変換部(20A)と入力レベル変換部(20B)から成り、前記出力レベル変換部(20A)と入力レベル変換部(20B)に、請求項1〜12記載のレベルコンバータが含まれることを特徴とする半導体集積回路。

請求項16

請求項13〜15記載の半導体集積回路において、前記第1の回路系(16,19),第2の回路系(18,21),レベル変換回路(17),双方向性のレベル変換回路(20)及び信号制御手段(22)に接続される第1〜第3の電源線(VDD1,GND,VDD2)が半導体チップ内格子状に配線されることを特徴とする半導体集積回路。

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0001

目次
産業上の利用分野
従来の技術(図68)
発明が解決しようとする課題(図69,70)
課題を解決するための手段(図1〜9)
作用
実施例
(1)第1の実施例の説明(図10〜12)
(2)第2の実施例の説明(図13〜16)
(3)第3の実施例の説明(図17〜19)
(4)第4の実施例の説明(図20〜22)
(5)第5の実施例の説明(図23〜25)
(6)第6の実施例の説明(図26)
(7)第7の実施例の説明(図27(A))
(8)第8の実施例の説明(図27(B))
(9)第9の実施例の説明(図28(A))
(10)第10の実施例の説明(図28(B))
(11)第11の実施例の説明(図29〜31)
(12)第12の実施例の説明(図32)
(13)第13の実施例の説明(図33〜35)
(14)第14の実施例の説明(図36〜38)
(15)第15の実施例の説明(図39)
(16)第16の実施例の説明(図40)
(17)第17の実施例の説明(図41〜43)
(18)第18の実施例の説明(図44)
(19)第19の実施例の説明(図45〜47)
(20)第20の実施例の説明(図48)
(21)第21の実施例の説明(図49)
(22)第22の実施例の説明(図50)
(23)第23の実施例の説明(図51)
(24)第24の実施例の説明(図52)
(25)第25の実施例の説明(図53(A))
(26)第26の実施例の説明(図53(B))
(27)第27の実施例の説明(図54(A))
(28)第28の実施例の説明(図54(B))
(29)第29の実施例の説明(図55(A))
(30)第30の実施例の説明(図55(B))
(31)第31の実施例の説明(図56,57)
(32)第32の実施例の説明(図58,59)
(33)第33の実施例の説明(図60〜63)
(34)第34の実施例の説明(図64〜67)
発明の効果

技術分野

0002

本発明は、レベルコンバータ及び半導体集積回路に関するものであり、更に詳しく言えば、駆動電源が異なる回路系間で信号レベルを変換するインターフェース回路及びその集積回路の改善に関するものである。近年,超微細加工高集積化技術の発達に伴い2〜3〔V〕程度の低電圧で駆動可能な半導体集積回路装置(以下ICという)が開発製造されている。また、現在使用されているマイクロコンピュータを中心とするCMOS集積回路は5V駆動系が中心である。一方、市場では電池から駆動電源を供給する携帯用電子機器の要求があり、IC単体としても、低消費電力化必須条件となっている。

0003

しかしながら、5〔V〕駆動系のICと2〜3〔V〕駆動系のICとを共存させるめには、入出力電圧インタフェースの変換を行うレベルコンバータが必要になる。これによれば、例えば、3〔V〕駆動系のICと5〔V〕駆動系のICとを用いて、信号処理回路を構成する場合、個々のICをプリント基板に個別に実装しなくてはならず、携帯用電子機器のコンパクト化の妨げとなっている。

0004

また、レベルコンバータは3〔V〕駆動系の電源線接地線間に接続されたインバータ素子と、5〔V〕駆動系の電源線と接地線間に接続された4つのトランジスタとにより、その基本回路が構成される。このため、入力部の信号遷移時に2つのトランジスタ間貫通電流が流れ、その回路消費電力が多くなったり、出力部の電位,例えば、「H」(ハイ)レベルから「L」(ロー)レベルに立ち下がる時間の遅れから回路動作高速化の妨げとなっている。

0005

さらに、3〔V〕駆動系の信号処理回路と5〔V〕駆動系の信号処理回路と、レベルコンバータとを混在させて、同一チップ内に集積化する要求があった場合に、そのレベル変換回路の電源線,接地線の供給端子や信号の入力部,出力部の端子位置を考慮すると、その配置が制限されるという問題がある。そこで、異種電源駆動回路系間に設けられるレベル変換回路の構成を工夫し、また、それを同一チップ内に集積化する場合に、その配置及びその電源供給方法を工夫して、回路動作の高速化を図ること、及び、消費電流の低減化を図ることができる回路及びその集積回路が望まれている。

背景技術

0006

図68〜70は、従来例に係る説明図である。図68は従来例に係るレベルコンバータ及び半導体集積回路の説明図であり、図69は従来例に係る問題点を説明するレベルコンバータの等価回路図及び信号波形図である。また、図70は従来例に係る問題点を説明するレベルコンバータの配置及び電源配線図である。

0007

例えば、3〔V〕駆動系の半導体集積回路装置(以下ICという)1と5〔V〕駆動系のIC2とを用いて信号処理回路を構成する場合、図68(A)のシステム構成図において、IC1とIC2との間にレベルコンバータ用IC3を接続する。なお、レベルコンバータ用IC3は、3〔V〕駆動系のIC1で信号処理された信号レベルを5〔V〕駆動系のIC2で信号処理可能な電位レベルに変換するインターフェース機能を有している。

0008

また、図68(B)はレベルコンバータの回路構成図であり、レベルコンバータ用IC3を構成する1系統信号変換回路を示している。図68(B)において、レベルコンバータは、インバータ素子INVと、2個のp型電界効果トランジスタ(以下単にトランジスタという)TP1,TP2と、2個のn型電界効果トランジスタ(以下単にトランジスタという)TN1,TN2から成る。

0009

インバータ素子INVは、例えば、接地線GND=0〔V〕と電源線VDD1=3〔V〕との間に接続され、また、それが入力部INとトランジスタTN2のゲートに接続される。また、トランジスタTP1とTN1とが直列接続され、その共通ドレインがトランジスタTP2のゲートに接続されて出力部OUT1に接続され、トランジスタTP1のソースが電源線VDD2=5〔V〕に接続され、トランジスタTN1のソースが接地線GND=0〔V〕に接続される。

0010

同様に、トランジスタTP2とTN2とが直列接続され、その共通ドレインがトランジスタTP1のゲートに接続されて出力部OUT2に接続され、トランジスタTP2のソースが電源線VDD2=5〔V〕に接続され、トランジスタTN2のソースが接地線GND=0〔V〕に接続される。なお、トランジスタTN1のゲートがインバータ素子INVの入力部INに接続され、トランジスタTN2のゲートがインバータ素子INVの出力部に接続される。

0011

当該レベルコンバータの動作は、図69(A)において、例えば、入力部INが「H」レベルとなる定常時には、トランジスタTN1,TP2がON動作をし、トランジスタTN2,TP1がOFF動作をし、出力部OUT1=「L」レベル,OUT2=「H」レベルにする。また、逆に、入力部INが「L」レベルとなる定常時には、トランジスタTN1,TP2がOFF動作をし、トランジスタTN2,TP1がON動作をし、出力部OUT1=「H」レベル,OUT2=「L」レベルにする。

0012

さらに、図69(B)において、例えば、入力部INが「L」→「H」レベルなる遷移時には、トランジスタTN1,TP2がOFF→ON動作をし、トランジスタTN2,TP1がON→OFF動作をし、出力部OUT1=「H」→「L」レベル,OUT2=「L」→「H」レベルに遷移する。また、逆に、入力部INが「H」→「L」レベルとなる遷移時には、トランジスタTN2,TP1がOFF→ON動作をし、トランジスタTN1,TP2がON→OFF動作をし、出力部OUT1=「L」→「H」レベル,OUT2=「H」→「L」レベルに遷移する。これにより、駆動電源系VDD1,GNDで処理された信号レベルを駆動電源系VDD2,GNDで信号処理可能な電位レベルに変換することができる。

発明が解決しようとする課題

0013

ところで、従来例のレベルコンバータ(以下レベル変換回路ともいう)及び半導体集積回路によれば、次のような問題がある。
例えば、3〔V〕駆動系のIC1と5〔V〕駆動系のIC2とを用いて、信号処理回路を構成する場合、図68(A)に示すように、IC1とIC2との間にレベルコンバータ用IC3を接続しなくてはならない。このため、個々のIC1〜IC3をプリント基板に個別に実装しなくてはならず、特に、電池駆動電源に依存する携帯用電子機器のコンパクト化の妨げとなったり、デジタルアナログ処理回路が混在する電子機器のIC実装面積が大きくなる。

0014

また、レベルコンバータは図68(B)に示すように、例えば、3〔V〕駆動系の電源線VDD1と接地線GND間に接続されたインバータ素子INVと、5〔V〕駆動系の電源線VDD2と接地線GND間に接続されたトランジスタTP1,TN1と、トランジスタTP2,TN2から成っている。このため、入力部INの状態遷移時にトランジスタTP1,TN1やトランジスタTP2,TN2間に貫通電流が流れ、その回路消費電力が多くなったり、出力部OUT1,2の「H」→「L」レベルの立ち下がり時間の遅れから回路動作が遅くなる。

0015

すなわち、図68(C)の信号波形図において、例えば、出力部OUT1が「H」レベルから「L」レベルに変化する状態に注目すると、まず、トランジスタTP1がOFF動作に遷移する場合、それ以前に、トランジスタTP2をON動作させる必要がある。この際に、トランジスタTP2がON動作をする条件は、出力部OUT1の電圧レベルがトランジスタTP2の閾値電圧Vth以上になることである。

0016

ここで、入力部INが「L」→「H」レベルに変化する状態遷移時の出力部OUT1の電圧レベルは、トランジスタTP2,TN2のON抵抗の比により決定される。これは、出力部OUT1が「H」→「L」レベルに遷移する際にトランジスタTP1,TN1とが共にON動作をする状態となることから、トランジスタTP2のON抵抗が出力部OUT1を「L」レベルに下げようとするトランジスタTN1の負荷(トランジスタTN2のON抵抗値に依存)となるためである。

0017

このため、トランジスタTP2のON抵抗とトランジスタTN2のON抵抗との比によっては、出力部OUT1の電圧レベルが回路動作スピードに大きく現れてくる。従って、トランジスタTP1やTP2のON抵抗を大きくするように、トランジスタサイズを小さく設計するが、あまりON抵抗を大きく設計すると、次段回路を性能良く駆動することができなくなり、その設計サイズに制限が課せられる。

0018

これにより、回路スピードが抑えられたり、トランジスタTP1やTP2が完全にOFF動作するまでの間に、電源線VDD2と接地線GNDとの間に消費電流が流れる。なお、スピードが抑えられた分だけ、消費電流が多くなる。以上のことは、出力部OUT2を「H」レベルから「L」レベルに変化させる状態についても言える。

0019

さらに、3〔V〕駆動系の信号処理回路と5〔V〕駆動系の信号処理回路と、レベルコンバータとを混在させて、同一チップ内に集積化する要求があった場合に、レベルコンバータの配置位置が制限されるという問題がある。すなわち、図70に示した問題点を説明するレベルコンバータの配置図において、例えば、半導体チップ4にレベル変換回路6を配置する場合、その中央に設けられたセル部分7の入出力部分にレベル変換回路6を配置し、それらの周辺にI/Oインターフェース回路5を配置する方法が考えられる。これは、レベル変換回路6の電源線VDD1,VDD2,接地線GNDの供給端子や信号の入力部,出力部の端子制限を考慮したためである。

0020

しかし、レベル変換回路6に隣接するI/Oインターフェース回路5との間では、信号配線距離が短くなることから、その信号伝達の高速化を図ることができるが、レベル変換回路6から離れたI/Oインターフェース回路5との間では、信号配線距離が長くなることから、その信号伝達に遅れを生ずる原因となる。なお、図70(B)に示すように、従来例に係るゲートアレイ方式では、例えば、奇数列セル9に電源線VDD1が供給され、偶数列のセル10に電源線VDD2が供給される。このため、従来例に係る電源供給方法では、同じセル列に異種電源を混在させることができず、電源線VDD1,VDD2及び接地線GNDの3つを必要とするレベルコンバータを組み込んだ信号処理回路のゲートアレイ化の妨げとなったり、電源配線の引回しを原因として、無駄な電力消費を招く恐れがある。

0021

本発明は、かかる従来例の問題点に鑑み創作されたものであり、異種電源駆動の回路系間に設けられるレベル変換回路の構成を改良し、また、それを同一チップ内に集積化する場合に、その配置位置及びその電源供給方法を工夫して、回路動作の高速化を図ること、及び、消費電流の低減化を図ることが可能となるレベルコンバータ及び半導体集積回路の提供を目的とする。

課題を解決するための手段

0022

図1〜8は、本発明に係るレベルコンバータの原理図(その1〜8)であり、図9は、本発明に係るび半導体集積回路の原理図をそれぞれ示している。本発明の第1のレベルコンバータは図1(A)に示すように、入力トランジスタ回路11と、第1〜第4のトランジスタT1〜T4とを具備し、前記入トランジスタ回路11が第1の駆動電源系VDD1,GNDと入力部INとに接続され、かつ、該入力トランジスタ回路11が第2,第4のトランジスタT2,T4の各ゲートに接続され、前記第1,第2のトランジスタT1,T2が直列接続されて第2の駆動電源系VDD2,GNDに接続され、かつ、前記第3,第4のトランジスタT3,T4が直列接続されて第2の駆動電源系VDD2,GNDに接続され、前記第1のトランジスタT1のゲートが前記第3,第4のトランジスタT3,T4の直列接続点となる第2の出力部OUT2に接続され、前記第3のトランジスタT3のゲートが前記第1,第2のトランジスタT1,T2の直列接続点となる第1の出力部OUT1に接続され、前記入力トランジスタ回路11が入力信号Sinをラッチ出力する第1のラッチ回路11Aから成ることを特徴とする。

0023

また、本発明の第2のレベルコンバータは第1のレベルコンバータに、図2(A)に示すように第1,第2の負荷素子R1,R2と、第5,第6のトランジスタT5,T6とが具備され、前記第1のトランジスタT1のゲートと第2の出力部OUT2との間に第2の負荷素子R2が接続され、前記第1のトランジスタT1のゲートと第2の負荷素子R2との接続点に第6のトランジスタT6のドレインが接続され、前記第6のトランジスタT6のゲートが第4のトランジスタT4のゲートに接続され、前記第3のトランジスタT3のゲートと第1の出力部OUT1との間に第1の負荷素子R1が接続され、前記第3のトランジスタT3のゲートと第1の負荷素子R1との接続点に第5のトランジスタT5のドレインが接続され、前記第5のトランジスタT5のゲートが第2のトランジスタT2のゲートに接続され、前記第5,第6のトランジスタT5,T6のソースが電源線GNDに接続され、前記第2,第5のトランジスタT2,T5のゲート接続点と、前記第4,第6のトランジスタT4,T6のゲート接続点とが入力トランジスタ回路11に接続されることを特徴とする。

0024

さらに、本発明の第3のレベルコンバータは第1のレベルコンバータに、図2(B)に示すような第5〜第8のトランジスタT5〜T8が具備され、前記第1のトランジスタT1のゲートと第2の出力部OUT2との間に第8のトランジスタT8が接続され、前記第1のトランジスタT1と第8のトランジスタT8との接続点に第6のトランジスタT6のドレインが接続され、前記第6のトランジスタT6のゲートが第4,第8のトランジスタT4,T8のゲートに接続され、前記第3のトランジスタT3のゲートと第1の出力部OUT1との間に第7のトランジスタT7が接続され、前記第3のトランジスタT3と第7のトランジスタT7との接続点に第5のトランジスタT5のドレインが接続され、前記第5のトランジスタT5のゲートが第2,第7のトランジスタT2,T7のゲートに接続され、前記第2,第4,第5及び第6のトランジスタT2,T4,T5,T6のソースが電源線GNDに接続され、前記第2,第5及び第7のトランジスタT2,T5,T7のゲート接続点と、前記第4,第6,第8のトランジスタT4,T6,T8のゲート接続点とが入力トランジスタ回路11に接続されることを特徴とする。

0025

なお、本発明の第1〜第3のレベルコンバータにおいて、前記第1のラッチ回路11Aが図1(B)に示すようにインバータ素子INVと第1,第2の二入力NOR回路NOR1,NOR2から成り、前記インバータ素子INVの入力部INが第2の二入力NOR回路NOR2の一方の入力部in1に接続され、前記インバータ素子INVの出力部outが第1の二入力NOR回路NOR1の一方の入力部in1に接続され、前記第1の二入力NOR回路NOR1の他方の入力部in2が第2の二入力NOR回路NOR2の出力部out2に接続され、前記第2の二入力NOR回路NOR2の他方の入力部in2が第1の二入力NOR回路NOR1の出力部out1に接続され、前記第1,第2の二入力NOR回路NOR1,NOR2の相補性制御信号IND ,IND が本発明の第1のレベルコンバータの第2のトランジスタT2のゲートと第4のトランジスタT4のゲートとに供給され、又は、前記相補性の制御信号IND ,IND が本発明の第2のレベルコンバータの第2,第5のトランジスタT2,T5のゲート接続点及び第4,第6のトランジスタT4,T6のゲート接続点にそれぞれ供給され、又は、前記相補性の制御信号IND ,IND が本発明の第3のレベルコンバータの第2,第5,第7のトランジスタT2,T5,T7のゲート接続点及び第4,第6,第8のトランジスタT4,T6,T8のゲート接続点にそれぞれ供給されることを特徴とする。

0026

また、本発明の第4のレベルコンバータは図3(A)に示すように第2,第4,第5,第6のトランジスタT2,T4,T5,T6の各ゲートが入力トランジスタ回路11に個別に接続されることを特徴とする。さらに、本発明の第5のレベルコンバータは、第1,第2のレベルコンバータに、図3(B)に示すように、第9,第10のトランジスタT9,T10が具備され、前記第9のトランジスタT9のドレインと第2のトランジスタT2のソースとが接続され、前記第9のトランジスタT9のゲートが入力トランジスタ回路11に接続され、前記第10のトランジスタT10のドレインと第4のトランジスタT4のソースが接続され、前記第10のトランジスタT10のゲートが入力トランジスタ回路11に接続され、前記第9のトランジスタT9のソースと第10のトランジスタT10のソースとが電源線GNDに接続されることを特徴とする。

0027

また、本発明の第4,第5のレベルコンバータにおいて、前記入力トランジスタ回路11が、図4(A)に示すように、第1〜第5のインバータ素子INV1〜INV5と第1,第2の二入力NOR回路NOR1,NOR2とが接続された第2のラッチ回路11Bから成り、前記第1,第2のインバータ素子 INV1, INV2が直列接続されて第1の二入力NOR回路NOR1の出力部out1に接続され、前記第3,第4のインバータ素子 INV3, INV4が直列接続されて第2の二入力NOR回路NOR2の出力部out2に接続され、前記第5のインバータ素子 INV5の入力部INが第2の二入力NOR回路NOR2の一方の入力部in1に接続され、前記第5のインバータ素子 INV5の出力部outが第1の二入力NOR回路NOR1の一方の入力部in1に接続され、前記第1の二入力NOR回路NOR1の他方の入力部in2が、第4のインバータ素子 INV4の出力部outに接続され、前記第2の二入力NOR回路NOR2の他方の入力部in2が第2のインバータ素子 INV2の出力部outに接続され、前記第1,第2の二入力NOR回路NOR1,NOR2から出力される相補性の制御信号IN1,IN1が本発明の第4のレベルコンバータの第5,第6のトランジスタT5,T6のゲート又は本発明の第5のレベルコンバータの第2,第4,第5,第6のトランジスタT2,T4,T5,T6のゲートに供給され、前記第2,第4のインバータ素子 INV2, INV4から出力される相補性の遅延制御信号IN2,IN2が本発明の第4のレベルコンバータの第2,第4のトランジスタT2,T4のゲート又は本発明の第5のレベルコンバータの第9,第10のトランジスタT9,T10のゲートに供給されることを特徴とする。

0028

本発明の第6のレベルコンバータは図5(A)に示すように、入力トランジスタ回路12と、第1〜第6のトランジスタT1〜T6と、第1,第2の負荷素子R1,R2とを具備し、前記入力トランジスタ回路12が第1,第2の電源線VDD1,GNDと入力部INとに接続され、かつ、該入力トランジスタ回路12が第2,第4のトランジスタT2,T4の各ゲートに接続され、前記第1,第2のトランジスタT1,T2が直列接続されて第2,第3の電源線GND,VDD2に接続され、かつ、前記第3,第4のトランジスタT3,T4が直列接続されて第2,第3の電源線GND,VDD2に接続され、前記第1のトランジスタT1のゲートが前記第5のトランジスタT5のソースに接続され、前記第3のトランジスタT3のゲートが前記第6のトランジスタT6のソースに接続され、前記第5のトランジスタT5のドレインが第6のトランジスタT6のゲートに接続されて第3,第4のトランジスタT3,T4のドレイン接続点となる第2の出力部OUT2に接続され、前記第6のトランジスタT6のドレインが第5のトランジスタT5のゲートに接続されて第1,第2のトランジスタT1,T2のドレイン接続点となる第1の出力部OUT2に接続され、前記第1の負荷素子R1が第1,第5のトランジスタT1,T5のゲート・ソース接続点と第3の電源線VDD2との間に接続され、前記第2の負荷素子R2が第3,第6のトランジスタT3,T6のゲート・ソース接続点と第3の電源線VDD2との間に接続されることを特徴とする。

0029

また、本発明の第7のレベルコンバータは図5(B)に示すように、入力トランジスタ回路13と、第1〜第8のトランジスタT1〜T8とを具備し、前記入力トランジスタ回路13が第1,第2の電源線VDD1,GNDと入力部INとに接続され、かつ、該入力トランジスタ回路13が第2,第4のトランジスタT4の各ゲートに接続され、前記第1,第2のトランジスタT1,T2が直列接続されて第2,第3の電源線GND,VDD2に接続され、かつ、前記第3,第4のトランジスタT3,T4が直列接続されて第2,第3の電源線GND,VDD2に接続され、前記第1のトランジスタT1のゲートが前記第5のトランジスタT5のソースに接続され、前記第3のトランジスタT3のゲートが前記第6のトランジスタT6のソースに接続され、前記第5のトランジスタT5のドレインが第6のトランジスタT6のゲートに接続されて第3,第4のトランジスタT3,T4のドレイン接続点となる第2の出力部OUT2に接続され、前記第6のトランジスタT6のドレインが第5のトランジスタT5のゲートに接続されて第1,第2のトランジスタT1,T2のドレイン接続点となる第1の出力部OUT2に接続され、前記第7のトランジスタT7が第1,第5のトランジスタT1,T5のゲート・ソース接続点と第3の電源線VDD2との間に接続され、前記第7のトランジスタT7のゲートが第2の電源線GNDに接続され、前記第8のトランジスタT8が第3,第6のトランジスタT3,T6のゲート・ソース接続点と第3の電源線VDD2との間に接続され、前記第8のトランジスタT8のゲートが第2の電源線GNDに接続されることを特徴とする。

0030

なお、本発明の第8のレベルコンバータは、第6,第7のレベルコンバータにおいて、図6(A)に示すように、奇数個の第1,第2のインバータ素子INV1,NV2が設けられ、前記奇数個の第1のインバータ素子 INV1が本発明の第6,第7のレベルコンバータの第6のトランジスタT6のゲートと第1の出力部OUT1との間に接続され、前記奇数個の第2のインバータ素子 INV2が本発明の第6,第7のレベルコンバータの第5のトランジスタT5のゲートと第2の出力部OUT2との間に接続されることを特徴とする。

0031

さらに、本発明の第9のレベルコンバータは、第6,第7のレベルコンバータにおいて、図6(B)に示すように、偶数個の第1,第2のインバータ素子INV1,NV2が設けられ、前記偶数個の第2のインバータ素子 INV2が直列接続され、該直列接続された第2のインバータ素子列が本発明の第6,第7のレベルコンバータの第5のトランジスタT5のゲートと第1の出力部OUT1との間に接続され、前記偶数個の第1のインバータ素子 INV1が直列接続され、該直列接続された第1のインバータ素子列が本発明の第6,第7のレベルコンバータの第6のトランジスタT6のゲートと第2の出力部OUT2との間に接続されることを特徴とする。

0032

本発明の第10のレベルコンバータは、本発明の第8,第9のレベルコンバータにおいて、図7(A)に示すように、前記第3,第4の負荷素子R3,R4と、第1,第2の静電容量C1,C2とが具備され、前記第3の負荷素子R3が第5のトランジスタT5のゲートと第1の出力部OUT1との間に接続され、第1の静電容量C1が第1の出力部OUT2と第2の電源線GNDとの間に接続され、前記第4の負荷素子R4が第6のトランジスタT6のゲートと第2の出力部OUT2との間に接続され、第2の静電容量C2が第2の出力部OUT2と第2の電源線GNDとの間に接続されることを特徴とする。

0033

本発明の第11のレベルコンバータは第7〜10のレベルコンバータにおいて、図7(B)に示すように、第1,第2のインバータ素子INV1,NV2又は第1,第2のインバータ素子列の前段積分回路CR1,CR2が接続されることを特徴とする。なお、本発明の第6〜第11のレベルコンバータにおいて、前記入力トランジスタ回路12,13が、インバータ素子INV又は図1(B)に示すような本発明の第1〜第3のレベルコンバータで採用する第1のラッチ回路11Aから成ることを特徴とする。

0034

本発明の第12のレベルコンバータは、図8(A)に示すように入力信号Sinに基づいてワンショットパルス信号を発生するパルス発生回路14と、前記ワンショットパルス信号をラッチする信号出力回路15とを具備し、前記パルス発生回路14が第1の駆動電源系VDD1,GNDと入力部INとに接続され、前記信号出力回路15が第2の駆動電源系VDD2,GNDに接続されることを特徴とする。

0035

なお、本発明の第1〜第12のレベルコンバータは、第2の電源線GNDの電位レベルを基準にして、第1,第3の電源線VDD1,VDD2が高電位又は低電位電源供給方式トランジスタ構成回路に適用されることを特徴とする(図4(B),図8(B)参照)。また、本発明の第1の半導体集積回路は図9(A)に示すように、第1の電圧レベルに基づいて駆動をする第1の回路系16と、前記第1の回路系16の出力信号レベル変換をするレベル変換回路17と、前記レベル変換された入力信号を第2の電圧レベルに基づいて駆動をする第2の回路系18とを具備し、前記レベル変換回路17が本発明の第1〜第21のレベルコンバータから成ることを特徴とする。

0036

なお、本発明の第1の半導体集積回路において、前記第1,第2の回路系16,18及びレベル変換回路17が同一の半導体チップ内に設けられることを特徴とする。さらに、本発明の第2の半導体集積回路は前記第1の回路系16及びレベル変換回路17が同一の半導体チップ内に設けられることを特徴とする。

0037

また、本発明の第3の半導体集積回路は前記レベル変換回路17及び第2の回路系18が同一の半導体チップ内に設けられることを特徴とする。また、本発明の第4の半導体集積回路は図9(B)に示すように、第1の電圧レベルに基づいて駆動をする第1の回路系19又は第2の電圧レベルに基づいて駆動をする第2の回路系21に双方向性のレベル変換回路20と、前記双方向性のレベル変換回路20及び第1〜第3の電源線VDD1,GND,VDD2に接続された信号制御手段22とを具備し、前記信号制御手段22が第1,第3の電源線VDD1,VDD2の投入順序に基づいて双方向性のレベル変換回路20の信号方向を決定することを特徴とする。

0038

なお、本発明の第4の半導体集積回路において、前記双方向性のレベル変換回路20が第1の回路系19又は第2の回路系21の入出力部分毎に設けられることを特徴とする。また、本発明の第4の半導体集積回路において、前記第1の回路系19又は第2の回路系21と、双方向性のレベル変換回路20と、信号制御手段22とが同一の半導体チップ内に設けられることを特徴とする。

0039

なお、本発明の第4の半導体集積回路において、前記双方向性のレベル変換回路20が図9(C)に示すように、出力レベル変換部20Aと入力レベル変換部20Bから成り、前記出力レベル変換部20Aと入力レベル変換部20Bに、本発明の第1〜第12のレベルコンバータが含まれることを特徴とする。また、本発明の第5の半導体集積回路は、第1〜5の半導体集積回路において、前記第1の回路系16,19,第2の回路系18,21,レベル変換回路17,双方向性のレベル変換回路20及び信号制御手段22に接続される第1〜第3の電源線VDD1,GND,VDD2が半導体チップ内で格子状に配線されることを特徴とし、上記目的を達成する。

0040

本発明の第1のレベルコンバータによれば、図1(A)に示すように、入力トランジスタ回路11及び第1〜第4のトランジスタT1〜T4が具備され、該入力トランジスタ回路11が入力信号Sinをラッチ出力する第1のラッチ回路11Aから成る。

0041

例えば、図1(B)に示すようなインバータ素子INV,第1,第2の二入力NOR回路NOR1,NOR2を設けた第1のラッチ回路11Aから相補性の制御信号IND ,IND (上線を省略する)が第2のトランジスタT2のゲートと第4のトランジスタT4のゲートとに供給される。すなわち、入力部INが「H」から「L」レベルに遷移する際に、第1のラッチ回路11Aから第2のトランジスタT2のゲートに、電位「H」から「L」レベルに遷移する制御信号IND が供給され、また、第4のトランジスタT4のゲートに、電位「L」から「H」レベルに遷移する制御信号IND が供給される。このため、第1のトランジスタT1のON動作状態と第2のトランジスタT2のON動作状態とをずらすことができる。

0042

逆に、入力部INが「L」から「H」レベルに遷移する際に、第1のラッチ回路11Aから第2のトランジスタT2のゲートに、電位「L」から「H」レベルに遷移する非反転制御信号IND が供給され、また、第4のトランジスタT4のゲートに、「H」から「L」レベルに遷移する制御信号IND (上線を省略する)が供給される。

0043

このため、入力部INが「L」から「H」レベルに変化する際にも、第3のトランジスタT3のON動作状態と第4のトランジスタT4のON動作状態とをずらすことができる。これにより、第2の駆動電源系VDD2,GNDに接続されたトランジスタT1,T2間の貫通電流やトランジスタT3,T4間の貫通電流を無くすことが可能となる。このことから、当該レベルコンバータの回路消費電力の低減化を図ることが可能となる。

0044

また、本発明の第2のレベルコンバータによれば、図2(A)に示すように第1のレベルコンバータに、第1,第2の負荷素子R1,R2及び第5,第6のトランジスタT5,T6が具備され、第1のラッチ回路11Aから第2,第5のトランジスタT2,T5のゲート接続点及び第4,第6のトランジスタT4,T6のゲート接続点に相補性の制御信号IND ,IND (上線を省略する)がそれぞれ供給される。

0045

このため、入力部INが「H」から「L」レベルに遷移する際に、出力部OUT1の電位を「L」から「H」レベルに急峻に立ち上げること、及び、出力部OUT2の電位を「H」から「L」レベルに急峻に立ち下げることができる。また、入力部INが「L」から「H」レベルに遷移する際には、出力部OUT1の電位を「H」から「L」レベルに急峻に立ち下げること、及び、出力部OUT2の電位を「L」から「H」レベルに急峻に立ち上げることが可能となる。

0046

例えば、入力部INが「H」から「L」レベルに遷移する際に、第1のラッチ回路11Aから第2,第5のトランジスタT2,T5のゲートに、電位を「H」から「L」レベルに遷移する制御信号IND が供給され、また、第4,第6のトランジスタT4,T6のゲートに、「L」から「H」レベルに遷移する制御信号INDが供給される。このため、第2のトランジスタT2のONからOFF動作に次いで第2のトランジスタT2を早くOFFからON動作に遷移させることができ、出力部OUT1の電位を「L」から「H」レベルに急峻に立ち上げることが可能となる。

0047

これは、第1のトランジスタT1のゲート電圧がトランジスタT3のON抵抗Rpと負荷素子R2との合成抵抗に対するトランジスタT6のON抵抗Rnの比(Rp+R2)/Rnによりスイッチング速度が決定されるためである。なお、第4のトランジスタT4のONからOFF動作に次いで第3のトランジスタT3を早くOFFからON動作に遷移させることができ、出力部OUT2の電位を「L」から「H」レベルに急峻に立ち上げることが可能となる。

0048

逆に、入力部INが「L」から「H」レベルに遷移する際には、第1のラッチ回路11Aから第2,第5のトランジスタT2,T5のゲートに、電位を「L」から「H」レベルに遷移する制御信号IND が供給され、また、第4,第6のトランジスタT4,T6のゲートに、「H」から「L」レベルに遷移する制御信号が供給される。

0049

このため、入力部INが「L」から「H」レベルに遷移する際にも、第4のトランジスタT4のOFF動作に次いで第3のトランジスタT3を早くON動作に遷移させることができ、出力部OUT2の電位を「L」から「H」レベルに急峻に立ち上げることが可能となる。これは、第3のトランジスタT3のゲート電圧がトランジスタT1のON抵抗と負荷素子R1との合成抵抗に対するトランジスタT5のON抵抗の比(Rp+R1)/Rnによりスイッチング速度が決定されるためである。

0050

なお、入力部INが「L」→「H」レベルに遷移する際に、第2のトランジスタT2のOFFからON動作に次いで第1のトランジスタT1を早くONからOFF動作に遷移させることができ、出力部OUT1の電位を「H」から「L」レベルに急峻に立ち下げることが可能となる。これにより、従来例のような第2の駆動電源系VDD2,GNDに接続されたトランジスタT1,T2間の貫通電流やトランジスタT3,T4間の貫通電流を無くすことが可能となる。このことから、当該レベルコンバータの回路消費電力の低減化を図ること、及び、第1のレベルコンバータに比べて回路動作の高速化を図ることが可能となる。

0051

さらに、本発明の第3のレベルコンバータによれば、図2(B)に示すように第5〜第8のトランジスタT5〜T8が具備され、第2のレベルコンバータの負荷素子R1,R2に代わり、第7,第8のトランジスタT7,T8が接続され、第2,第5,第7のトランジスタT2,T5,T7のゲート接続点及び第4,第6,第8のトランジスタT4,T6,T8のゲート接続点に相補性の制御信号IND ,IND がそれぞれ供給される。

0052

このため、第2のレベルコンバータと同様に、入力部INが「H」から「L」レベルに遷移する際に、出力部OUT1の電位を「L」から「H」レベルに急峻に立ち上げること、及び、出力部OUT2の電位を「H」から「L」レベルに急峻に立ち下げることができる。また、入力部INが「L」から「H」レベルに遷移する際に、出力部OUT1の電位を「H」から「L」レベルに急峻に立ち下げること、及び、出力部OUT2の電位を「L」から「H」レベルに急峻に立ち上げることが可能となる。

0053

これにより、第2のレベルコンバータと同様に、第2の駆動電源系VDD2,GNDに接続されたトランジスタT1,T2間の貫通電流やトランジスタT3,T4間の貫通電流を無くすことが可能となる。このことから、当該レベルコンバータの回路消費電力の低減化を図ること、及び、第2のレベルコンバータと同様に回路動作の高速化を図ることが可能となる。

0054

また、本発明の第4のレベルコンバータによれば、図3(A)に示すような第2,第4,第5,第6のトランジスタT2,T4,T5,T6の各ゲートが、入力トランジスタ回路11を構成する図4(A)に示すような第2のラッチ回路11Bに個別に接続される。例えば、第2のラッチ回路11Bの第1の二入力NOR回路NOR1から第5のトランジスタT5のゲートに非反転制御信号IN1が出力され、第2のインバータ素子INV2から第2のトランジスタT2のゲートに非反転遅延信号IN1が出力される。また、第2の二入力NOR回路NOR2から第6のトランジスタT6のゲートに反転制御信号IN1(上線を省略する)が出力され、第4のインバータ素子 INV4から第4のトランジスタT4のゲートに反転遅延信号IN2(上線を省略する)が出力される。

0055

このため、第2,第3のレベルコンバータと同様に、入力部INが「H」から「L」レベルに遷移する際に、出力部OUT1の電位を「L」から「H」レベルに急峻に立ち上げること、及び、出力部OUT2の電位を「H」から「L」レベルに急峻に立ち下げることができる。また、入力部INが「L」から「H」レベルに遷移する際に、出力部OUT1の電位を「H」から「L」レベルに急峻に立ち下げること、及び、出力部OUT2の電位を「L」から「H」レベルに急峻に立ち上げることが可能となる。

0056

これにより、第2,第3のレベルコンバータと同様に、第2の駆動電源系VDD2,GNDに接続されたトランジスタT1,T2間の貫通電流やトランジスタT3,T4間の貫通電流を無くすことが可能となる。このことから、当該レベルコンバータの回路消費電力の低減化を図ること、及び、第2,第3のレベルコンバータと同様に回路動作の高速化を図ることが可能となる。

0057

さらに、本発明の第5のレベルコンバータによれば、第2のレベルコンバータに、図3(B)に示すような第9,第10のトランジスタT9,T10が接続され、そのゲートが図4(A)に示すような第2のラッチ回路11Bに個別に接続される。例えば、第2のラッチ回路11Bの第1の二入力NOR回路NOR1から第2,第5のトランジスタT2,T5のゲート接続点に非反転制御信号IN1が出力され、第2のインバータ素子INV2から第9のトランジスタT9のゲートに非反転遅延信号IN1が出力される。また、第2の二入力NOR回路NOR2から第4,第6のトランジスタT4,T6のゲートに反転制御信号IN1(上線を省略する)が出力され、第4のインバータ素子 INV4から第10のトランジスタT10のゲートに反転遅延信号IN2(上線を省略する)が出力される。

0058

このため、第2〜第4のレベルコンバータと同様に、入力部INが「H」から「L」レベルに遷移する際に、出力部OUT1の電位を「L」から「H」レベルに急峻に立ち上げること、及び、出力部OUT2の電位を「H」から「L」レベルに急峻に立ち下げることができる。また、入力部INが「L」から「H」レベルに遷移する際に、出力部OUT1の電位を「H」から「L」レベルに急峻に立ち下げること、及び、出力部OUT2の電位を「L」から「H」レベルに急峻に立ち上げることが可能となる。

0059

これにより、第2〜第4のレベルコンバータと同様に、第2の駆動電源系VDD2,GNDに接続されたトランジスタT1,T2間の貫通電流やトランジスタT3,T4間の貫通電流を無くすことが可能となる。このことから、当該レベルコンバータの回路消費電力の低減化を図ること、及び、第2〜第4のレベルコンバータと同様に回路動作の高速化を図ることが可能となる。

0060

なお、本発明の第1〜第5のレベルコンバータは、第2の電源線GNDの電位レベルを基準にして、第1,第3の電源線VDD1,VDD2が高電位電源に接続されるが、図4(B)に示すように、第2の電源線GNDの電位レベルを基準にして、第1,第3の電源線VDD1,VDD2を低電位電源に接続するトランジスタ回路を構成した場合にも、同様に、電源線VDD,GND2に接続されたトランジスタT1,T2間の貫通電流やトランジスタT3,T4間の貫通電流を無くすことが可能となる。

0061

これにより、第1〜第5のレベルコンバータと同様に、当該レベルコンバータの回路消費電力の低減化を図ること、及び、第1〜第5のレベルコンバータと同様に回路動作の高速化を図ることが可能となる。さらに、本発明の第6のレベルコンバータによれば、図5(A)に示すように、入力トランジスタ回路12と、第1〜第6のトランジスタT1〜T6と、第1,第2の負荷素子R1,R2とを具備し、入力トランジスタ回路12がインバータ素子又は、図1(B)に示すような本発明の第1〜第3のレベルコンバータで採用する第1のラッチ回路11Aから成る。

0062

例えば、入力部INが「H」から「L」レベルに遷移する際に、入力トランジスタ回路12から第2のトランジスタT2のゲートに、電位を「H」から「L」レベルに遷移する制御信号IND が供給され、また、第4のトランジスタT4のゲートに、電位を「L」から「H」レベルに遷移する制御信号IND が供給される。これにより、第2,第3,第5のトランジスタT2,T3,T5がON→OFF動作に遷移し、第1,第4,第6のトランジスタT1,T4,T6がOFF→ON動作に遷移する。この際に、出力部OUT2の電位レベルは抵抗R1と第4のトランジスタT4のON抵抗の比で決まる。すなわち、第5のトランジスタT5がOFF動作をし、第1のトランジスタT1のゲート電圧が抵抗R1により「H」レベルに設定され、第6のトランジスタT6をON動作させ、抵抗R2により「H」レベルが出力部OUT1に伝達され、出力部OUT1が高速に「L」から「H」レベルに遷移する。

0063

逆に、入力部INが「L」から「H」レベルに遷移する際に、入力トランジスタ回路12から第2のトランジスタT2のゲートに、電位を「L」から「H」レベルに遷移する制御信号IND が供給され、また、第4のトランジスタT4のゲートに、電位を「H」から「L」レベルに遷移する制御信号が供給される。これにより、第2,第3,第5のトランジスタT2,T3,T5がOFF→ON動作に遷移し、第1,第4,第6のトランジスタT1,T4,T6がON→OFF動作に遷移する。この際に、出力部OUT1の電位レベルは抵抗R2と第2のトランジスタT2のON抵抗の比で決まる。

0064

すなわち、第6のトランジスタT6がON→OFF動作に遷移し、第3のトランジスタT3のゲート電圧が抵抗R2により「H」レベルに設定され、第5のトランジスタT5をON動作させ、抵抗R1により「H」レベルが出力部OUT2に伝達され、該出力部OUT2が高速に「L」から「H」レベルに遷移する。これにより、第2の駆動電源系VDD2,GNDに接続されたトランジスタT1,T2間の貫通電流やトランジスタT3,T4間の貫通電流を無くすことが可能となる。このことから、当該レベルコンバータの回路消費電力の低減化を図ること、及び、第1〜第5のレベルコンバータに比べて回路動作の高速化を図ることが可能となる。

0065

また、本発明の第7のレベルコンバータによれば、図5(B)に示すように、入力トランジスタ回路13と、第1〜第8のトランジスタT1〜T8とを具備し、第7,第8のトランジスタT7,T8が第6のレベルコンバータの負荷素子R1,R2の接続位置に置き換えられる。このため、第7,第8のトランジスタT7,T8のノーマリON抵抗により第6のレベルコンバータの負荷素子R1,R2の機能を肩代わりすることができ、入力部INが「H」から「L」レベルに遷移する際や、「L」から「H」レベルに遷移する際に、出力部OUT1が高速に「L」から「H」レベルに遷移すること、及び、出力部OUT2を高速に「L」から「H」レベルに遷移させることができる。

0066

これにより、第6のレベルコンバータと同様に、第2の駆動電源系VDD2,GNDに接続されたトランジスタT1,T2間の貫通電流やトランジスタT3,T4間の貫通電流を無くすことが可能となる。このことから、回路消費電力の低減化及び回路動作の高速化を図ることが可能となる。また、本発明の第8のレベルコンバータによれば、図6(A)に示すように、奇数個の第1,第2のインバータ素子INV1, INV2が設けられ、奇数個の第1のインバータ素子 INV1が第5のトランジスタT5のゲートと第2の出力部OUT2との間に接続され、奇数個の第2のインバータ素子 INV2が第6のトランジスタT6のゲートと第1の出力部OUT1との間に接続される。

0067

このため、第2の出力部OUT2の電位レベルの遅延信号を第5のトランジスタT5のゲートに供給することができ、また、第1の出力部OUT1の電位レベルの遅延信号を第6のトランジスタT6のゲートに供給することができ、第6,第7のレベルコンバータと同様に、入力部INが「H」から「L」レベルに遷移する際や、「L」から「H」レベルに遷移する際に、出力部OUT1が高速に「L」から「H」レベルに遷移すること、及び、出力部OUT2を高速に「L」から「H」レベルに遷移させることができる。

0068

これにより、第6,第7のレベルコンバータと同様に、第2の駆動電源系VDD2,GNDに接続されたトランジスタT1,T2間の貫通電流やトランジスタT3,T4間の貫通電流を無くすことが可能となる。このことから、回路消費電力の低減化及び回路動作の高速化を図ることが可能となる。さらに、本発明の第9のレベルコンバータによれば、図6(B)に示すように、偶数個の第1,第2のインバータ素子INV1,INV 2が設けられ、直列接続された第1のインバータ素子列が第5のトランジスタT5のゲートと第1の出力部OUT1との間に接続され、直列接続された第2のインバータ素子列が第6のトランジスタT6のゲートと第2の出力部OUT2との間に接続される。

0069

例えば、入力部INが「H」から「L」レベルに遷移する際に、第2のトランジスタT2のゲートに、電位を「H」から「L」レベルに遷移する制御信号INDが供給され、また、第4のトランジスタT4のゲートに、電位を「L」から「H」レベルに遷移する制御信号が供給される。これにより、第2,第3,第5のトランジスタT2,T3,T5がON→OFF動作に遷移し、第1,第4,第6のトランジスタT1,T4,T6がOFF→ON動作に遷移する。この際に、出力部OUT2の電位レベルは抵抗R1と第4のトランジスタT4のON抵抗の比で決まる。

0070

すなわち、第1のインバータ素子列のディレイ時間を経て第5のトランジスタT5がOFF動作をし、第1のトランジスタT1のゲート電圧が抵抗R1により「H」レベルに設定され、第6のトランジスタT6をON動作させ、抵抗R2により「H」レベルが出力部OUT1に伝達される。このとき、第4のトランジスタT4→出力部OUT2→第1のトランジスタT1→出力部OUT1→第1のインバータ素子列→第5のトランジスタT5→抵抗R1→第1のトランジスタT1を循環する第1の信号伝達経路と、第4のトランジスタT4→出力部OUT2→第2のインバータ素子列→第6のトランジスタT6→抵抗R2→出力部OUT1を循環する第2の信号伝達径路が構成される。

0071

このため、第1の信号伝達経路により、出力部OUT1を「L」から「H」レベルに高速に遷移させることができ、該第1の信号伝達経路で立ち上がった後に、第2の信号伝達経路により、その電位を保持し、又は継続して状態遷移させることが可能となり、出力部OUT1が高速に「L」から「H」レベルに遷移する。逆に、入力部INが「L」から「H」レベルに遷移する際に、入力トランジスタ回路12から第2のトランジスタT2のゲートに、電位を「L」から「H」レベルに遷移する制御信号IND が供給され、また、第4のトランジスタT4のゲートに、電位を「H」から「L」レベルに遷移する制御信号が供給される。

0072

これにより、第2,第3,第5のトランジスタT2,T3,T5がOFF→ON動作に遷移し、第1,第4,第6のトランジスタT1,T4,T6がON→OFF動作に遷移する。この際に、出力部OUT1の電位レベルは抵抗R2と第2のトランジスタT2のON抵抗の比で決まるすなわち、第6のトランジスタT6が第2のインバータ素子列のディレイ時間を経てON→OFF動作に遷移し、第3のトランジスタT3のゲート電圧が抵抗R2により「H」レベルに設定され、第5のトランジスタT5をON動作させ、抵抗R1により「H」レベルが出力部OUT2に伝達される。

0073

このとき、第2のトランジスタT2→出力部OUT1→第3のトランジスタT3→出力部OUT2→第2のインバータ素子列→第6のトランジスタT6→抵抗R2→第3のトランジスタT3を循環する第1の信号伝達経路と、第2のトランジスタT2→出力部OUT1→第1のインバータ素子列→第5のトランジスタT5→抵抗R1→出力部OUT2を循環する第2の信号伝達径路が構成される。

0074

このため、第1の信号伝達経路により、出力部OUT1を「L」から「H」レベルに高速に遷移させることができ、該第1の信号伝達経路で立ち上がった後に、第2の信号伝達経路により、その電位を保持し、又は継続して状態遷移させることが可能となり、出力部OUT2が高速に「L」から「H」レベルに遷移する。これにより、第6〜第8のレベルコンバータと同様に、第2の駆動電源系VDD2,GNDに接続されたトランジスタT1,T2間の貫通電流やトランジスタT3,T4間の貫通電流を無くすことが可能となる。このことから、回路消費電力の低減化を図ること、及び、回路動作の高速化を図ることが可能となる。

0075

本発明の第10のレベルコンバータによれば、図7(A)に示すように、第3,第4の負荷素子R3,R4と、第1,第2の静電容量C1,C2とが具備される。このため、第2の出力部OUT2の電位レベルを第4の負荷素子R4と第2の静電容量C2により遅延したゲート制御信号を第5のトランジスタT5のゲートに供給することができ、また、第1の出力部OUT1の電位レベルを第3の負荷素子R3と第1の静電容量C1により遅延したゲート制御信号を第6のトランジスタT6のゲートに供給することができ、第6〜第9のレベルコンバータと同様に、入力部INが「H」から「L」レベルに遷移する際や、「L」から「H」レベルに遷移する際に、出力部OUT1が高速に「L」から「H」レベルに遷移すること、及び、出力部OUT2を高速に「L」から「H」レベルに遷移させることができる。

0076

これにより、第6〜第9のレベルコンバータと同様に、第2の駆動電源系VDD2,GNDに接続されたトランジスタT1,T2間の貫通電流やトランジスタT3,T4間の貫通電流を無くすことが可能となる。このことから、回路消費電力の低減化及び回路動作の高速化を図ることが可能となる。本発明の第11のレベルコンバータによれば、図7(B)に示すように、第1,第2のインバータ素子INV1, INV2又は第1,第2のインバータ素子列の前段に積分回路CR1,CR2が接続される。

0077

このため、第2の出力部OUT2の電位レベルを積分回路CR2と第2のインバータ素子列とにより遅延したゲート制御信号を第5のトランジスタT5のゲートに供給することができ、また、第1の出力部OUT1の電位レベルを積分回路CR1と第1のインバータ素子列とにより遅延したゲート制御信号を第6のトランジスタT6のゲートに供給することができ、第6〜第10のレベルコンバータと同様に、入力部INが「H」から「L」レベルに遷移する際や、「L」から「H」レベルに遷移する際に、出力部OUT1が高速に「L」から「H」レベルに遷移すること、及び、出力部OUT2を高速に「L」から「H」レベルに遷移させることができる。

0078

これにより、第6〜第10のレベルコンバータと同様に、第2の駆動電源系VDD2,GNDに接続されたトランジスタT1,T2間の貫通電流やトランジスタT3,T4間の貫通電流を無くすことが可能となる。このことから、回路消費電力の低減化及び回路動作の高速化を図ることが可能となる。なお、本発明の第6〜第11のレベルコンバータは、第2の電源線GNDの電位レベルを基準にして、第1,第3の電源線VDD1,VDD2が高電位電源に接続されるが、図8(B)に示すように、第2の電源線GNDの電位レベルを基準にして、第1,第3の電源線VDD1,VDD2を低電位電源に接続するトランジスタ回路を構成した場合にも、同様に、電源線VDD,GND2に接続されたトランジスタT1,T2間の貫通電流やトランジスタT3,T4間の貫通電流を無くすことが可能となる。

0079

これにより、第1〜第11のレベルコンバータにおいて、従来例のように第1,第3のトランジスタT1,T3のON抵抗を大きくする必要が無くなり、それらのp型電界効果トランジスタサイズを他のn型電界効果トランジスタのサイズと同等に設計することができ、レベルコンバータを含めた各種信号処理回路のゲートアレイ(CMOS集積回路)化に寄与するところが大きい。

0080

また、本発明の第12のレベルコンバータによれば、図8(A)に示すように、パルス発生回路14及び信号出力回路15が具備され、該パルス発生回路14が第1の駆動電源系と入力部INとに接続され、信号出力回路15が第2の駆動電源系に接続される。例えば、第1の駆動電源系で処理された入力信号Sinがパルス発生回路14に供給されると、該入力信号Sinに基づいてワンショットパルス信号が発生され、ワンショットパルス信号に基づいてレベル変換された第2の駆動電源系用の出力信号が信号出力回路15からラッチ出力される。

0081

このため、第1の駆動電源系と第2の駆動電源系との電圧切り換えをワンショットパルス信号に基づいて瞬間的に行うことができ、電流消費を伴うカレントミラー回路を主要部とするレベルコンバータに比較して、回路消費電力の低減化を図ることが可能となる。さらに、本発明の第1の半導体集積回路によれば、図9(A)に示すように、第1の回路系16,レベル変換回路17及び第2の回路系18が具備され、該レベル変換回路17が本発明の第1〜第12のレベルコンバータから成り、例えば、第1,第2の回路系16,18及びレベル変換回路17が同一の半導体チップ内に設けられる。

0082

このため、低電圧駆動系の集積回路と高電圧駆動系の集積回路を用いて複合集積回路,例えば、デジタル/アナログ処理回路を構成する場合に、本発明の第1〜第12のレベルコンバータをレベル変換回路17に適用することにより、低消費電力化及び信号動作の高速化に寄与され、従来例のように個々のICをプリント基板に個別に実装する必要が無くなる。

0083

これにより、電子機器のIC実装面積を小さく抑えることが可能となる。また、電池駆動電源に依存する携帯用電子機器のコンパクト化を図ることが可能となる。本発明の第2の半導体集積回路によれば、第1の回路系16及びレベル変換回路17が同一の半導体チップ内に設けられる。

0084

このため、低電圧駆動系の集積回路と高電圧駆動系の集積回路とを共存させる場合に、低電圧駆動系の集積回路の入出力インターフェース部分に、本発明の第1〜第12のレベルコンバータを適用することにより、低消費電力化及び信号動作の高速化に寄与され、従来例に比べICの単位面積当たりの実装個数を示す実装率を改善することが可能となる。

0085

これにより、第1の半導体集積回路と同様に、電子機器のIC実装面積を小さく抑えることが可能となり、携帯用電子機器のコンパクト化を図ることが可能となる。本発明の第3の半導体集積回路によれば、レベル変換回路17及び第2の回路系18が同一の半導体チップ内に設けられる。

0086

このため、低電圧駆動系の集積回路と高電圧駆動系の集積回路とを共存させる場合に、高電圧駆動系の集積回路の入出力インターフェース部分に、本発明の第1〜第12のレベルコンバータを適用することにより、第2の半導体集積回路と同様に、低消費電力化及び信号動作の高速化に寄与され、ICの実装効率を改善することが可能となる。

0087

これにより、第1,第2の半導体集積回路と同様に、電子機器のIC実装面積を小さく抑えることが可能となり、携帯用電子機器のコンパクト化を図ることが可能となる。本発明の第4の半導体集積回路によれば、図9(B)に示すように、第1の回路系19又は第2の回路系21に双方向性のレベル変換回路20と、信号制御手段22が具備され、例えば、第1の回路系19又は第2の回路系21の入出力部分毎に双方向性のレベル変換回路20が設けられ、それらが同一の半導体チップ内に設けられる。

0088

このため、第1,第3の電源線VDD1,VDD2の投入順序に基づいて信号制御手段22ではレベルコンバータの動作方向を決定する制御信号CTLが発生され、その信号CTLを各双方向性のレベル変換回路20に出力することができる。例えば、図9(C)において、第1の電源線VDD1の投入が先で第2の電源線VDD2の投入が後の場合には、出力レベル変換部20Aに非反転制御信号CTL=「H」レベルが供給され、入力レベル変換部20Bに反転制御信号CTL=「L」レベルが供給される。これにより、出力レベル変換部20Aが動作状態にされ、入力レベル変換部20Bが非動作状態にされ、当該半導体集積回路の出力方向自動決定することが可能となる。

0089

逆に、第2の電源線VDD2の投入が先で第1の電源線VDD1の投入が後の場合には、出力レベル変換部20Aに非反転制御信号CTL=「L」レベルが供給され、入力レベル変換部20Bに反転制御信号CTL=「H」レベルが供給される。これにより、出力レベル変換部20Aが非動作状態にされ、入力レベル変換部20Bが動作状態にされ、当該半導体集積回路の入力方向を自動決定することが可能となる。

0090

このことから、ワンチップマイクロコンピュータ等の入出力部の端子数を極力削減することが可能となる。また、本発明の第5の半導体集積回路によれば、第1〜4の半導体集積回路において、第1〜第3の電源線VDD1,GND,VDD2が半導体チップ内で格子状に配線される。

0091

このため、従来例のようにセル列によって低電圧と高電圧とを分離することなく、例えば、チップ上の電源配線を縦・横方向から各々のセル列に供給することにより、必要に応じて縦・横方向から各セルに電源を供給することができる。このことから、同一セル内に低・高電圧を混在させること及び無駄な電力消費の削減化を図ることが可能となり、電源線VDD1,VDD2,接地線GND等の供給端子や信号の入出力部を有するレベル変換回路6の配置に自由度を持たせることが可能となる。

0092

これにより、第1の回路系16,19,第2の回路系18,21,レベル変換回路17,双方向性のレベル変換回路20及び信号制御手段22を、同一チップ内に混在させたCMOS集積回路(ゲートアレイ)を構成することが可能となる。また、従来例に比べて入出力信号迂回配線を低減することができ、回路動作の高速化に寄与する。

0093

次に、図を参照しながら本発明の各実施例について説明をする。図10〜67は、本発明の実施例に係るレベルコンバータ及び半導体集積回路を説明する図である。
(1)第1の実施例の説明
図10は、本発明の第1の実施例に係るレベルコンバータの構成図及び動作波形図であり、図11はその動作(定常時)を説明する等価回路図であり、図12はその動作(遷移時)の等価回路図をそれぞれ示している。

0094

本発明の第1のレベルコンバータは、図10(A)において、入力ラッチ回路11Aと、4つのトランジスタTP1,TP2,TN1,TN2から成る。すなわち、入力ラッチ回路(第1のラッチ回路)11Aは入力トランジスタ回路11の一例であり、第1の駆動電源系となる電源線VDD1(駆動電圧VD1=3〔V〕程度),接地線GND(0〔V〕)との間に接続される。

0095

入力ラッチ回路11Aは、インバータ素子INVと二入力NOR回路NOR1,NOR2から成る。インバータ素子INVの入力部INは二入力NOR回路NOR2の一方の入力部in1に接続され、その出力部outは二入力NOR回路NOR1の一方の入力部in1に接続される。また、二入力NOR回路NOR1の他方の入力部in2が二入力NOR回路NOR2の出力部out2に接続され、二入力NOR回路NOR2の他方の入力部in2が二入力NOR回路NOR1の出力部out1に接続される。これにより、入力ラッチ回路11Aにより、入力信号Sinがラッチされ、その二入力NOR回路NOR1,NOR2からトランジスタTN1のゲートとトランジスタTN2のゲートとに相補性の出力制御信号IND ,IND (上線を省略する)がそれぞれ供給される。

0096

ここで、入力信号Sinの反転信号となる「L」から「H」レベルに遷移する制御信号IND は、入力信号Sinの非反転信号「H」から「L」レベルに遷移する制御信号IND に遅れてトランジスタTN2に出力される。表1に入力ラッチ回路11Aの動作状態表を示す。

0097

0098

トランジスタTP1は第1のトランジスタT1の一例であり、p型電界効果トランジスタ(以下単にトランジスタという)から成る。トランジスタTP1のソースは第2の駆動電源系となる電源線VDD2(駆動電圧VD2=5〔V〕程度)に接続され、そのドレインが出力部OUT1とトランジスタTN1のドレインに接続(以下単に直列接続ともいう)され、そのゲートが出力部OUT2にそれぞれ接続される。

0099

トランジスタTP2は第3のトランジスタT3の一例であり、p型電界効果トランジスタから成る。トランジスタTP2のソースは電源線VDD2に接続され、そのドレインが出力部OUT2とトランジスタTN2のドレインに接続され、そのゲートが出力部OUT1にそれぞれ接続される。トランジスタTN1は第2のトランジスタT2の一例であり、n型電界効果トランジスタ(以下単にトランジスタという)から成る。トランジスタTN1のソースは接地線GNDに接続され、そのドレインが出力部OUT1とトランジスタTP1のドレインに接続され、そのゲートが入力ラッチ回路11Aの二入力NOR回路NOR2の出力部out2に接続される。

0100

トランジスタTN2はトランジスタT4の一例であり、n型電界効果トランジスタから成る。トランジスタTN2のソースは接地線GNDに接続され、そのドレインが出力部OUT2とトランジスタTP2のドレインに接続され、そのゲートが入力ラッチ回路11Aの二入力NOR回路NOR1の出力部out1に接続される。次に、当該レベルコンバータの動作について、図10(B),図11,図12を参照しながら説明をする。図10(B)において、例えば、入力部INが「H」レベルとなる定常時には、入力ラッチ回路11AからトランジスタTN1のゲートに、制御信号IND =「H」レベルが供給され、また、トランジスタTN2のゲートに、制御信号IND =「L」レベルが供給される。これにより、図11(A)の等価回路に示すように、トランジスタTN1,TP2がON動作状態となり、トランジスタTN2,TP1がOFF動作状態となって、出力部OUT1が「L」レベル,出力部OUT2が「H」レベルとなる。

0101

逆に、入力部INが「L」レベルとなる定常時には、入力ラッチ回路11AからトランジスタTN1のゲートに、図10(B)に示すような制御信号IND =「L」レベルが供給され、また、トランジスタTN2のゲートに、制御信号IND =「H」レベルが供給される。これにより、図11(B)の等価回路に示すように、トランジスタTN2,TP1がON動作状態となり、トランジスタTN1,TP2がOFF動作状態となって、出力部OUT1が「H」レベル,出力部OUT2が「L」レベルとなる。

0102

さらに、入力部INが「H」→「L」レベルとなる遷移時には、入力ラッチ回路11AからトランジスタTN1のゲートに、制御信号IND =「H」→「L」レベルが供給され、また、トランジスタTN2のゲートに、制御信号IND =「L」→「H」レベルが供給される。これにより、図12(A)の等価回路に示すように、トランジスタTN1,TP2がON→OFF動作状態となり、トランジスタTN2,TP1がOFF→ON動作状態に遷移し、出力部OUT1が「L」→「H」レベルに立ち上がり、出力部OUT2が「H」→「L」レベルに立ち下がる。

0103

逆に、入力部INが「L」→「H」レベルとなる定常時には、入力ラッチ回路11AからトランジスタTN1のゲートに、制御信号IND =「L」→「H」レベルが供給され、また、トランジスタTN2のゲートに、制御信号IND =「H」→「L」レベルが供給される。これにより、図12(B)の等価回路に示すように、トランジスタTN2,TP1がON→OFF動作状態となり、トランジスタTN1,TP2がOFF→ON動作状態に遷移し、出力部OUT1が「H」→「L」レベルに立ち下がり、出力部OUT2が「L」→「H」レベルに立ち上がる。

0104

この繰り返し動作により、3〔V〕駆動系で信号処理された信号レベルを5〔V〕駆動系の信号処理可能な電位レベルに変換することができる。このようにして、本発明の第1の実施例に係るレベルコンバータによれば、図10(A)に示すように、入力ラッチ回路11A及びトランジスタTP1,TP2,TN1,TN2が具備され、該入力ラッチ回路11AからトランジスタTN1のゲートとトランジスタTN2のゲートとに相補性の制御信号IND ,IND が供給される。

0105

このため、入力部INが「H」から「L」レベルに遷移する際に、第1のトランジスタTP1のON動作状態と第2のトランジスタTN1のON動作状態とをずらすことができる。逆に、入力部INが「L」から「H」レベルに遷移する際にも、トランジスタTP2のON動作状態とトランジスタTN2のON動作状態とをずらすことができる。

0106

これにより、第2の駆動電源系VDD2,GNDに接続されたトランジスタTP1,TN1間の貫通電流やトランジスタTP2,TN2間の貫通電流を無くすことが可能となる。このことから、従来例に比べて当該レベルコンバータの回路消費電力の低減化を図ることが可能となる。
(2)第2の実施例の説明
図13は、本発明の第2の実施例に係るレベルコンバータの構成図及び動作波形図であり、図14はその動作(定常時)を説明する等価回路図であり、図15はその動作(遷移時)の等価回路図をそれぞれ示している。

0107

本発明の第2の実施例では第1の実施例のレベルコンバータに、抵抗素子R1,R2と、トランジスタTN3,TN4とが接続されるものである。すなわち、抵抗素子R1は第1の負荷素子の一例であり、トランジスタTP2のゲートと出力部OUT1との間に接続され、トランジスタTP2のON抵抗によるが、数〔KΩ〕程度の抵抗値を持つ。抵抗素子R2は第2の負荷素子の一例であり、トランジスタTP1のゲートと出力部OUT2との間に接続され、トランジスタTP1のON抵抗によるが、数〔KΩ〕程度の抵抗値を持つ。

0108

トランジスタTN3は第5のトランジスタT5の一例であり、n型電界効果トランジスタ(以下単にトランジスタという)から成る。トランジスタTN3のドレインは抵抗素子R1とトランジスタTP2のゲートとの接続点q1に接続され、そのソースが接地線GNDに接続される。また、トランジスタTN3のゲートがトランジスタTN1のゲートに接続されて、入力ラッチ回路11Aに接続される。

0109

トランジスタTN4は第6のトランジスタT6の一例であり、n型電界効果トランジスタ(以下単にトランジスタという)から成る。トランジスタTN4のドレインは抵抗素子R2とトランジスタTP1のゲートとの接続点q2に接続され、そのソースが接地線GNDに接続される。また、トランジスタTN4のゲートがトランジスタTN2のゲートに接続されて、入力ラッチ回路11Aに接続される。

0110

これにより、入力ラッチ回路11AからトランジスタTN1,TN3のゲート接続点及びトランジスタTN2,TN4のゲート接続点に相補性の出力制御信号IND ,INDがそれぞれ供給される。なお、その他の構成は第1の実施例と同様であるため、その説明を省略する。次に、当該レベルコンバータの動作について、図13(B),図14〜図16を参照しながら説明をする。

0111

例えば、図13(B)において、入力部INが「H」レベルとなる定常時には、入力ラッチ回路11AからトランジスタTN1,TN3のゲートに、制御信号IND =「H」レベルが供給され、また、トランジスタTN2,TN4のゲートに、制御信号IND =「L」レベルが供給される。これにより、図14(A)の等価回路に示すように、トランジスタTN1,TN3,TP2がON動作状態となり、トランジスタTN2,TN4,TP1がOFF動作状態となって、出力部OUT1が「L」レベル,出力部OUT2が「H」レベルとなる。

0112

逆に、入力部INが「L」レベルとなる定常時には、入力ラッチ回路11AからトランジスタTN1,TN3のゲートに、図13(B)に示すような制御信号IND =「L」レベルが供給され、また、トランジスタTN2,TN4のゲートに、制御信号IND =「H」レベルが供給される。これにより、図14(B)の等価回路に示すように、トランジスタTN2,TN4,TP1がON動作状態となり、トランジスタTN1,TN3,TP2がOFF動作状態となって、出力部OUT1が「H」レベル,出力部OUT2が「L」レベルとなる。

0113

さらに、入力部INが「H」→「L」レベルに遷移する場合には、入力ラッチ回路11AからトランジスタTN1,TN3のゲートに、図13(B)に示すような制御信号IND =「H」→「L」レベルが供給され、また、トランジスタTN2,TN4のゲートに、制御信号IND =「L」→「H」レベルが供給される。ここで、「L」→「H」レベルに遷移する制御信号IND は、第1の実施例と同様に、「H」→「L」レベルに遷移する制御信号IND (上線を省略する)に遅れてトランジスタTN2,TN4に出力される。

0114

これにより、図15(A)に示すようなトランジスタTN2のOFF→ON動作に次いでトランジスタTP1が早くOFF→ON動作に遷移し、出力部OUT1の電位が「L」→「H」レベルに急峻に立ち上がる。また、トランジスタTN1のON→OFF動作に次いでトランジスタTP2が早くON→OFF動作に遷移し、出力部OUT2の電位が「H」→「L」レベルに急峻に立ち下がる。

0115

逆に、入力部INが「L」→「H」レベルに遷移する場合には、入力ラッチ回路11AからトランジスタTN1,TN3のゲートに、図13(B)に示すような制御信号IND =「L」→「H」レベルが供給され、また、トランジスタTN2,TN4のゲートに、制御信号IND =「H」→「L」レベルが供給される。ここで、「L」→「H」レベルに遷移する制御信号IND は、「H」→「L」レベルに遷移する制御信号IND (上線を省略する)に遅れてトランジスタTN1,TN3に出力される。

0116

これにより、図15(B)に示すように、トランジスタTN1のOFF→ON動作に次いでトランジスタTP2が早くOFF→ON動作に遷移し、出力部OUT2の電位が「L」→「H」レベルに急峻に立ち上がる。また、トランジスタTN2のON→OFF動作に次いでトランジスタTP1が早くON→OFF動作に遷移し、出力部OUT2の電位が「H」→「L」レベルに急峻に立ち下がる。

0117

この繰り返し動作により、第1の実施例と同様に、3〔V〕駆動系で信号処理された信号レベルを5〔V〕駆動系の信号処理可能な電位レベルに変換することができる。このようにして、本発明の第2の実施例に係るレベルコンバータによれば、図13(A)に示すように、抵抗素子R1,R2及びトランジスタTN3,TN4が具備され、入力ラッチ回路11AからトランジスタTN1,TN3のゲート接続点及びトランジスタTN2,TN4のゲート接続点に相補性の制御信号IND ,IND (上線を省略する)がそれぞれ供給される。

0118

このため、入力部INが「H」→「L」レベルに遷移する際に、出力部OUT1の電位を「L」→「H」レベルに急峻に立ち上げること、及び、出力部OUT2の電位を「H」→「L」レベルに急峻に立ち下げることができる。また、入力部INが「L」→「H」レベルに遷移する際には、出力部OUT1の電位を「H」→「L」レベルに急峻に立ち下げること、及び、出力部OUT2の電位を「L」→「H」レベルに急峻に立ち上げることが可能となる。

0119

すなわち、図13(B)において、入力部INが「H」→「L」レベルに遷移する場合には、入力ラッチ回路11AからトランジスタTN1,TN3のゲートに、制御信号IND =「H」→「L」レベルが供給され、また、トランジスタTN2,TN4のゲートに、制御信号IND =「L」→「H」レベルが供給される。このため、図15(A)に示すようにトランジスタTN1のON→OFF動作に次いでトランジスタTN1を早くOFF→ON動作に遷移させることができ、出力部OUT1の電位を「H」→「L」レベルに急峻に立ち上げることが可能となる。これは、図16(A)の等価回路図において、トランジスタTP1のゲート電圧はトランジスタTP2のON抵抗RP2と抵抗素子R2との合成抵抗に対するトランジスタTN4のON抵抗RN4の比(RP2+R2)/RN4によりスイッチング速度が決定されるためである。

0120

なお、図16(A)において、入力部INが「L」→「H」レベルに遷移する際に、トランジスタTP2のON抵抗RP2と抵抗素子R2との合成抵抗に依存してゲート電圧vgが急峻に立ち下がり、それ以降はトランジスタTN4のON抵抗RN4に依存して緩やかに波形が接地線レベルに収束する。ここで、抵抗R1を大きく設計すると、トランジスタTN4のON動作スピードとトランジスタTP1のON動作と等しくすることができ、従来例に比べて、トランジスタTP1のON動作期間を短くすることができ、トランジスタTP2を高速にOFF動作させることができる。

0121

逆に、入力部INが「L」→「H」レベルに遷移する場合には、入力ラッチ回路11AからトランジスタTN1,TN3のゲートに、図13(B)に示すような制御信号IND =「L」→「H」レベルが供給され、また、トランジスタTN2,TN4のゲートに、制御信号IND =「H」→「L」レベルが供給される。このため、入力部INが「L」→「H」レベルに遷移する際にも、図15(B)の等価回路に示すように、トランジスタTN2のOFF動作に次いでトランジスタTP2を早くON動作に遷移させることができ、出力部OUT2の電位を「L」→「H」レベルに急峻に立ち上げることが可能となる。これは、トランジスタTP2のゲート電圧がトランジスタTP1のON抵抗RP1と抵抗素子R1との合成抵抗に対するトランジスタTN3のON抵抗RN3の比(RP1+R1)/RN3により決定され、スイッチング速度が決まるためである。

0122

これにより、図16(C)に示すように、例えば、変化点q1の電位レベルに急峻に立ち下げることができるので、従来例に比べて出力部OUT2→q2→トランジスタTP1→出力部OUT1→q1→トランジスタTP2の信号伝達の流れを早くすることができる。なお、従来例ではトランジスタTP1のゲートG電圧がトランジスタTP2のON抵抗RP2とトランジスタTN2のON抵抗RN2との比のみで決められていたために、トランジスタTP2を小さくする設計する必要があった。しかし、本発明の実施例では、トランジスタTP1やTP2のON抵抗を大きくする必要が無くなり、トランジスタTP1やTP2のトランジスタサイズを他のトランジスタサイズと同等に設計することができ、レベルコンバータを含めた各種信号処理回路のゲートアレイ(CMOS集積回路)化が容易になる。

0123

これらのことから、従来例のような駆動電源系VDD2,GNDに接続されたトランジスタTP1,TN1間の貫通電流やトランジスタTP2,TN2間の貫通電流を無くすことが可能となる。これにより、当該レベルコンバータの回路消費電力の低減化を図ること、及び、第1の実施例に比べて回路動作の高速化を図ることが可能となる。

0124

(3)第3の実施例の説明
図17は、本発明の第3の実施例に係るレベルコンバータの構成図及び動作波形図であり、図18はその動作(定常時)を説明する等価回路図であり、図19はその動作(遷移時)の等価回路図をそれぞれ示している。本発明の第3の実施例では第2の実施例に係るレベルコンバータと異なり、抵抗素子R1,R2に代えてトランジスタTP3,TP4が設けられる。

0125

すなわち、トランジスタTP3は第7のトランジスタT7の一例であり、p型電界効果トランジスタ(以下単にトランジスタという)から成る。トランジスタTP3のソースは、トランジスタTP2のゲートと出力部OUT1との間に接続され、トランジスタTP2のON抵抗によるが、数〔KΩ〕程度のON抵抗を持つ。また、トランジスタTP3のゲートは、トランジスタTN1,TN3のゲートに接続されて、入力ラッチ回路11Aに接続される。

0126

トランジスタTP4は第8のトランジスタT8の一例であり、p型電界効果トランジスタ(以下単にトランジスタという)から成る。トランジスタTP4はトランジスタTP2のゲートと出力部OUT2との間に接続され、トランジスタTP1のON抵抗によるが、数〔KΩ〕程度のON抵抗を持つ。また、トランジスタTP4のゲートは、トランジスタTN2,TN4のゲートに接続されて、入力ラッチ回路11Aに接続される。

0127

これにより、入力ラッチ回路11AからトランジスタTN1,TP3,TN3のゲート接続点及びトランジスタTN2,TP4,TN4のゲート接続点に相補性の出力制御信号IND ,IND がそれぞれ供給される。なお、その他の構成は第1,第2の実施例と同様であるため、その説明を省略する。次に、当該レベルコンバータの動作について、図17〜図19を参照しながら説明をする。例えば、入力部INが「H」レベルとなる定常時には、入力ラッチ回路11AからトランジスタTN1,TP3,TN3のゲートに、制御信号IND =「H」レベルが供給され、また、トランジスタTN2,TP4,TN4のゲートに、制御信号IND=「L」レベルが供給される。これにより、図18(A)の等価回路に示すように、トランジスタTN1,TN3,TP2,TP4がON動作状態となり、トランジスタTN2,TN4,TP1,TP3がOFF動作状態となって、出力部OUT1が「L」レベル,出力部OUT2が「H」レベルとなる。

0128

逆に、入力部INが「L」レベルとなる定常時には、入力ラッチ回路11AからトランジスタTN1,TP3,TN3のゲートに、制御信号IND =「L」レベルが供給され、また、トランジスタTN2,TP4,TN4のゲートに、制御信号IND =「H」レベルが供給される。これにより、図18(B)の等価回路に示すように、トランジスタTN2,TN4,TP1,TP4がON動作状態となり、トランジスタTN1,TN3,TP2,TP4がOFF動作状態となって、出力部OUT1が「H」レベル,出力部OUT2が「L」レベルとなる。

0129

さらに、入力部INが「H」→「L」レベルに遷移する場合には、入力ラッチ回路11AからトランジスタTN1,TN3,TP3のゲートに、制御信号IND =「H」→「L」レベルが供給され、また、トランジスタTN2,TN4,TP4のゲートに、制御信号IND =「L」→「H」レベルが供給される。ここで、「L」→「H」レベルに遷移する制御信号IND は、第1の実施例と同様に、「H」→「L」レベルに遷移する制御信号IND (上線を省略する)に遅れてトランジスタTN2,TN4,TP4に出力される。

0130

これにより、図19(A)に示すように、トランジスタTN1,TN3のON→OFF動作,トランジスタTP3のOFF→ON動作に次いでトランジスタTP1が早くOFF→ON動作に遷移し、出力部OUT1の電位が「L」→「H」レベルに急峻に立ち上がる。また、トランジスタTN2,TN4のOFF→ON動作,トランジスタTP4のON→OFF動作に次いでトランジスタTP2が早くON→OFF動作に遷移し、出力部OUT1の電位が「H」→「L」レベルに急峻に立ち下がる。

0131

逆に、入力部INが「L」→「H」レベルに遷移する場合には、入力ラッチ回路11AからトランジスタTN1,TN3,TP3のゲートに、制御信号IND =「L」→「H」レベルが供給され、また、トランジスタTN2,TN4,TP4のゲートに、制御信号IND =「H」→「L」レベルが供給される。ここで、「L」→「H」レベルに遷移する制御信号IND は、「H」→「L」レベルに遷移する制御信号IND (上線を省略する)に遅れてトランジスタTN1,TN3,TP3に出力される。

0132

これにより、図19(B)に示すように、トランジスタTN2,TN4のON→OFF動作,トランジスタTP4のOFF→ON動作に次いでトランジスタTP2が早くOFF→ON動作に遷移し、出力部OUT2の電位が「L」→「H」レベルに急峻に立ち上がる。また、トランジスタTN1,TN3のOFF→ON動作,トランジスタTP3のON→OFF動作に次いでトランジスタTP1が早くON→OFF動作に遷移し、出力部OUT1の電位が「H」→「L」レベルに急峻に立ち下がる。

0133

この繰り返し動作により、第1の実施例と同様に、3〔V〕駆動系で信号処理された信号レベルを5〔V〕駆動系の信号処理可能な電位レベルに変換することができる。このようにして、本発明の第3の実施例に係るレベルコンバータによれば、図17に示すように、第2の実施例に係るレベルコンバータに接続されていた抵抗素子R1,R2に代えて、トランジスタTP3,TP4が接続され、入力ラッチ回路11AからトランジスタTN1,TP3,TN3のゲート接続点及びトランジスタTN2,TN4,TP4のゲート接続点に相補性の制御信号IND ,IND がそれぞれ供給される。

0134

このため、入力部INが「H」→「L」レベルに遷移する際の出力部OUT1のスイッチング速度を改善することができる。すなわち、トランジスタTP1のゲート電圧はトランジスタTP2のON抵抗RP2とトランジスタTP4のON抵抗RP4との合成抵抗に対するトランジスタTN4のON抵抗RN4の比(RP2+RP4)/RN4により決定される。これにより、出力部OUT1の電位を「L」→「H」レベルに急峻に立ち上げること、及び、出力部OUT2の電位を「H」→「L」レベルに急峻に立ち下げることができる。

0135

また、入力部INが「L」→「H」レベルに遷移する際の出力部OUT2は、同様に、トランジスタTP1のON抵抗RP1とトランジスタTP3のON抵抗RP3との合成抵抗に対するトランジスタTN3のON抵抗RN3の比(RP1+RP3)/RN3により決定される。これにより、出力部OUT2の電位を「L」→「H」レベルに急峻に立ち上げること、及び、出力部OUT1の電位を「H」→「L」レベルに急峻に立ち下げることができる。

0136

このことから、第1,第2の実施例と同様に、駆動電源系VDD2,GNDに接続されたトランジスタTP1,TN1間の貫通電流やトランジスタTP2,TN2間の貫通電流を無くすことが可能となる。これにより、当該レベルコンバータの回路消費電力の低減化を図ること、及び、第1,第2の実施例と同様に、回路動作の高速化を図ることが可能となる。

0137

(4)第4の実施例の説明
図20は、本発明の第4の実施例に係るレベルコンバータの構成図であり、図21はその動作(定常時)を説明する等価回路図であり、図21はその動作(遷移時)の等価回路図をそれぞれ示している。本発明の第4の実施例では、第2の実施例に係るレベルコンバータと異なり、2種類の相補性の制御信号IN1,IN2,IN1,IN2(上線を省略する)を出力する入力ラッチ回路11Bが設けられ、トランジスタTN1〜TN4の各ゲートが入力ラッチ回路11Bに個別に接続される。

0138

すなわち、図20において、入力ラッチ回路11Bは第2のラッチ回路11Bの一例であり、駆動電源系VDD1,接地線GNDに接続された5つのインバータ素子INV1〜 INV5と、2つの二入力NOR回路NOR1,NOR2から成る。インバータ素子 INV1, INV2は直列接続されて二入力NOR回路NOR1の出力部out1に接続され、インバータ素子 INV3, INV4が直列接続されて二入力NOR回路NOR2の出力部out2に接続される。

0139

また、インバータ素子INV5の入力部INが二入力NOR回路NOR2の一方の入力部in1に接続され、その出力部outが二入力NOR回路NOR1の一方の入力部in1に接続される。二入力NOR回路NOR1の他方の入力部in2はインバータ素子 INV4の出力部outに接続され、その他方の入力部in2がインバータ素子 INV2の出力部outに接続される。

0140

これにより、二入力NOR回路NOR1からトランジスタTN1のゲートに非反転制御信号(以下単に制御信号という)IN1が出力され、二入力NOR回路NOR2からトランジスタTN4のゲートに反転制御信号IN1(上線を省略する)が出力される。また、インバータ素子INV2からトランジスタTN1のゲートに非反転遅延制御信号(以下単に制御信号という)IN2が出力され、インバータ素子 INV4からトランジスタTN2のゲートに反転遅延制御信号IN2(上線を省略する)が出力される。表2に入力ラッチ回路11Bの動作状態表を示す。

0141

0142

なお、その他の構成は第2の実施例と同様であるため、その説明を省略する。次に、当該レベルコンバータの動作について図21, 図22の等価回路図を参照しながら説明をする。例えば、入力部INが「H」レベルとなる定常時には、入力ラッチ回路11BからトランジスタTN3のゲートに、制御信号IN1=「H」レベルが供給され、トランジスタTN4のゲートに、制御信号IN1=「L」レベルが供給される。また、入力ラッチ回路11BからトランジスタTN1のゲートに、制御信号IN2=「H」レベルが供給され、トランジスタTN2のゲートに制御信号IN2=「L」レベルが供給される。これにより、第2の実施例と同様に図21(A)において、トランジスタTN1,TN3,TP2がON動作状態となり、トランジスタTN2,TN4,TP1がOFF動作状態となって、出力部OUT1が「L」レベル,出力部OUT2が「H」レベルとなる。

0143

逆に、入力部INが「L」レベルとなる定常時には、入力ラッチ回路11BからトランジスタTN3のゲートに、制御信号IN1=「L」レベルが供給され、トランジスタTN4のゲートに、制御信号IN1=「H」レベルが供給される。また、入力ラッチ回路11BからトランジスタTN1のゲートに、制御信号IN2=「L」レベルが供給され、トランジスタTN2のゲートに制御信号IN2=「H」レベルが供給される。これにより、図21(B)の等価回路に示すように、トランジスタTN2,TN4,TP1がON動作状態となり、トランジスタTN1,TN3,TP2がOFF動作状態となって、出力部OUT1が「H」レベル,出力部OUT2が「L」レベルとなる。

0144

さらに、入力部INが「H」→「L」レベルに遷移する場合には、入力ラッチ回路11BからトランジスタTN3のゲートに、制御信号IN1=「H」→「L」レベルが供給され、トランジスタTN4のゲートに、制御信号IN1=「L」→「H」レベルが供給される。また、入力ラッチ回路11BからトランジスタTN1のゲートに、制御信号IN2=「H」→「L」レベルが供給され、トランジスタTN2のゲートに、制御信号IN2=「L」→「H」レベルが供給される。

0145

これにより、図22(A)において、トランジスタTN3がTN1に比べて先にON→OFF動作し、トランジスタTN4がTN2に比べて先にOFF→ON動作する。次いで、トランジスタTP1が早くOFF→ON動作に遷移し、出力部OUT1の電位が「L」→「H」レベルに急峻に立ち上がる。また、トランジスタTN1のON→OFF動作に次いでトランジスタTP2が早くON→OFF動作に遷移し、出力部OUT2の電位が「H」→「L」レベルに急峻に立ち下がる。

0146

逆に、入力部INが「L」→「H」レベルに遷移する場合には、入力ラッチ回路11BからトランジスタTN4のゲートに、制御信号IN1=「H」→「L」レベルが供給され、トランジスタTN2のゲートに、制御信号IN2=「L」→「H」レベルが供給される。また、入力ラッチ回路11BからトランジスタTN3のゲートに、制御信号IN1=「L」→「H」レベルが供給され、トランジスタTN1のゲートに、制御信号IN2=「H」→「L」レベルが供給される。

0147

これにより、図22(B)において、トランジスタTN4がTN2に比べて先にON→OFF動作し、トランジスタTN4がTN2に比べて先にOFF→ON動作する。次いで、トランジスタTP2が早くOFF→ON動作に遷移し、出力部OUT2の電位が「L」→「H」レベルに急峻に立ち上がる。また、トランジスタTN2のON→OFF動作に次いでトランジスタTP1が早くON→OFF動作に遷移し、出力部OUT1の電位が「H」→「L」レベルに急峻に立ち下がる。

0148

この繰り返し動作により、第1の実施例と同様に、3〔V〕駆動系で信号処理された信号レベルを5〔V〕駆動系の信号処理可能な電位レベルに変換することができる。このようにして、本発明の第4の実施例に係るレベルコンバータによれば、図20に示すように、トランジスタTN1〜TN4の各ゲートが、入力ラッチ回路11Bに個別に接続される。

0149

このため、入力部INが「H」→「L」レベルに遷移する場合には、トランジスタTN3に、制御信号IN1=「H」→「L」レベルが供給され、トランジスタTN4に、制御信号IN1=「L」→「H」レベルが供給される。また、トランジスタTN1に、制御信号IN2=「H」→「L」レベルが供給され、トランジスタTN2に、制御信号IN2=「L」→「H」レベルが供給される。

0150

また、入力部INが「L」→「H」レベルに遷移する場合には、トランジスタTN4に、制御信号IN1=「H」→「L」レベルが供給され、トランジスタTN2に、制御信号IN2=「L」→「H」レベルが供給される。また、トランジスタTN3に、制御信号IN1=「L」→「H」レベルが供給され、トランジスタTN1に、制御信号IN2=「H」→「L」レベルが供給される。

0151

このことから、第2の実施例と同様に、入力部INが「H」→「L」レベルに遷移する際に、出力部OUT1の電位を「L」→「H」レベルに急峻に立ち上げること、及び、出力部OUT2の電位を「H」→「L」レベルに急峻に立ち下げることができる。また、入力部INが「L」→「H」レベルに遷移する際に、出力部OUT1の電位を「H」→「L」レベルに急峻に立ち下げること、及び、出力部OUT2の電位を「L」→「H」レベルに急峻に立ち上げることが可能となる。

0152

これにより、第2,第3の実施例と同様に、駆動電源系VDD2,GNDに接続されたトランジスタTP1,TN1間の貫通電流やトランジスタTP2,TN2間の貫通電流を無くすことが可能となる。このことから、当該レベルコンバータの回路消費電力の低減化を図ること、及び、第2,第3の実施例と同様に回路動作の高速化を図ることが可能となる。

0153

(5)第5の実施例の説明
図23は、本発明の第5の実施例に係るレベルコンバータの構成図及び動作波形図であり、図24はその動作(定常時)を説明する等価回路図であり、図25はその動作(遷移時)の等価回路図をそれぞれ示している。第5の実施例では、第2の実施例のレベルコンバータと異なり、トランジスタTN1,TN2の低電位側にトランジスタTN5,TN6が接続され、第4の実施例に示した入力ラッチ回路11BによりトランジスタTN1,TN3と、トランジスタTN5と、トランジスタTN2,TN4とトランジスタTN6とを個別に制御するものである。

0154

すなわち、トランジスタTN5は第9のトランジスタT9の一例であり、n型電界効果トランジスタ(以下単にトランジスタという)から成る。トランジスタTN5のドレインはトランジスタTN1のソースに接続され、トランジスタTN5のソースが接地線GNDに接続される。トランジスタTN6は第10のトランジスタT10の一例であり、n型電界効果トランジスタ(以下単にトランジスタという)から成る。トランジスタTN6のドレインはトランジスタTN2のソースに接続され、トランジスタTN6のソースが接地線GNDに接続される。なお、トランジスタTN5,TN6の各ゲートが入力ラッチ回路11Bに接続される。

0155

また、トランジスタTN1,TN3の各ゲートが接続されて入力ラッチ回路11Bに接続され、同様に、トランジスタTN2,TN4の各ゲートが接続されて入力ラッチ回路11Bに接続される。これにより、トランジスタTN1,TN3のゲートに非反転制御信号(以下単に制御信号という)IN1が出力され、トランジスタTN2,TN4のゲートに反転制御信号IN1(上線を省略する)が出力される。

0156

また、トランジスタTN5のゲートに非反転遅延制御信号(以下単に制御信号という)IN2が出力され、トランジスタTN6のゲートに反転遅延制御信号IN2(上線を省略する)が出力される。なお、その他の構成は第2の実施例と同様であるため、その説明を省略する。次に、当該レベルコンバータの動作について図24,図25の等価回路図を参照しながら説明をする。例えば、入力部INが「H」レベルとなる定常時には、入力ラッチ回路11BからトランジスタTN1,TN3のゲートに、制御信号IN1=「H」レベルが供給され、トランジスタTN2,TN4のゲートに、制御信号IN1=「L」レベルが供給される。また、入力ラッチ回路11BからトランジスタTN5のゲートに、制御信号IN2=「H」レベルが供給され、トランジスタTN6のゲートに制御信号IN2=「L」レベルが供給される。これにより、第2の実施例と同様に図24(A)において、トランジスタTN1,TN3,TN5,TP2がON動作状態となり、トランジスタTN2,TN4,TN6,TP1がOFF動作状態となって、出力部OUT1が「L」レベル,出力部OUT2が「H」レベルとなる。

0157

逆に、入力部INが「L」レベルとなる定常時には、入力ラッチ回路11BからトランジスタTN1,TN3のゲートに、制御信号IN1=「L」レベルが供給され、トランジスタTN5のゲートに、制御信号IN1=「L」レベルが供給される。また、入力ラッチ回路11BからトランジスタTN2,TN4のゲートに、制御信号IN2=「H」レベルが供給され、トランジスタTN6のゲートに制御信号IN2=「H」レベルが供給される。これにより、図24(B)の等価回路に示すように、トランジスタTN1,TN3,TN5,TP2がOFF動作状態となり、トランジスタTN2,TN4,TN6,TP1がON動作状態となって、出力部OUT1が「H」レベル,出力部OUT2が「L」レベルとなる。

0158

さらに、入力部INが「H」→「L」レベルに遷移する場合には、トランジスタTN1,TN3のゲートに、制御信号IN1=「H」→「L」レベルが供給され、トランジスタTN2,TN4のゲートに、制御信号IN1=「L」→「H」レベルが供給される。また、トランジスタTN5のゲートに、制御信号IN2=「H」→「L」レベルが供給され、トランジスタTN6のゲートに、制御信号IN2=「L」→「H」レベルが供給される。

0159

これにより、図25(A)において、トランジスタTN3,TN1がTN5に比べて先にON→OFF動作し、トランジスタTN4,TN2がTN6に比べて先にOFF→ON動作する。次いで、トランジスタTP1が早くOFF→ON動作に遷移し、出力部OUT1の電位が「L」→「H」レベルに急峻に立ち上がる。また、トランジスタTN5のON→OFF動作に次いでトランジスタTP2が早くON→OFF動作に遷移し、出力部OUT2の電位が「H」→「L」レベルに急峻に立ち下がる。

0160

逆に、入力部INが「L」→「H」レベルに遷移する場合には、トランジスタTN1,TN3のゲートに、制御信号IN1=「L」→「H」レベルが供給され、トランジスタTN5のゲートに、制御信号IN2=「L」→「H」レベルが供給される。また、トランジスタTN2,TN4のゲートに、制御信号IN1=「H」→「L」レベルが供給され、トランジスタTN6のゲートに、制御信号IN2=「H」→「L」レベルが供給される。

0161

これにより、図25(B)において、トランジスタTN4,TN2がTN6に比べて先にON→OFF動作し、トランジスタTN1,TN3がTN5に比べて先にOFF→ON動作する。次いで、トランジスタTP2が早くOFF→ON動作に遷移し、出力部OUT2の電位が「L」→「H」レベルに急峻に立ち上がる。また、トランジスタTN2のON→OFF動作に次いでトランジスタTP1が早くON→OFF動作に遷移し、出力部OUT1の電位が「H」→「L」レベルに急峻に立ち下がる。

0162

この繰り返し動作により、第1の実施例と同様に、3〔V〕駆動系で信号処理された信号レベルを5〔V〕駆動系の信号処理可能な電位レベルに変換することができる。このようにして、本発明の第5の実施例に係るレベルコンバータによれば、図23に示すように、トランジスタTN1,TN2の低電位側にトランジスタTN5,TN6が接続され、第4の実施例に示した入力ラッチ回路11BからトランジスタTN1,TN3の各ゲートに非反転制御信号IN1が供給され、トランジスタTN5のゲートに非反転遅延制御信号IN2が供給され、トランジスタTN2,TN4の各ゲートに反転制御信号IN1が供給され、トランジスタTN6のゲートに反転遅延制御信号IN2が供給される。

0163

このため、第2〜第4のレベルコンバータと同様に、入力部INが「H」から「L」レベルに遷移する際に、出力部OUT1の電位を「L」から「H」レベルに急峻に立ち上げること、及び、出力部OUT2の電位を「H」から「L」レベルに急峻に立ち下げることができる。また、入力部INが「L」から「H」レベルに遷移する際に、出力部OUT1の電位を「H」から「L」レベルに急峻に立ち下げること、及び、出力部OUT2の電位を「L」から「H」レベルに急峻に立ち上げることが可能となる。

0164

これにより、第2〜第4の実施例と同様に、駆動電源系VDD2,GNDに接続されたトランジスタTP1,TN1間の貫通電流やトランジスタTP2,TN2間の貫通電流を無くすことが可能となる。このことから、当該レベルコンバータの回路消費電力の低減化を図ること、及び、第2〜第4の実施例と同様に回路動作の高速化を図ることが可能となる。

0165

なお、本発明の第1〜第5の実施例では、接地線GNDの電位レベルを基準にして、その零電位よりも高い電源線VDD1,VDD2により駆動されるレベルコンバータについて説明をしたが、第6〜第10の実施例では、接地線GNDの電位レベルを基準にして、その零電位よりも低い電源線GND1,GND2 により駆動されるレベルコンバータについて、その構成を簡単に説明する。

0166

(6)第6の実施例の説明
図26は、本発明の第6の実施例に係るレベルコンバータの構成図及び動作波形図である。なお、本発明の第1〜第5の実施例と異なるは第6の実施例に係るレベルコンバータは、共通の電源線VDDの電位レベルを基準にして、該電源線VDDの電位レベルよりも低い電源線GND1,GND2により駆動されるものである。

0167

すなわち、本発明の第6のレベルコンバータは、図26(A)において、入力ラッチ回路11Cと、4つのトランジスタTP1,TP2,TN1,TN2から成る。すなわち、入力ラッチ回路11Cは入力トランジスタ回路11の他の一例であり、第1の駆動電源系となる電源線GND1(駆動電圧−VS1=−3〔V〕程度),共通の接地線GND(0〔V〕)との間に接続される。

0168

なお、入力ラッチ回路11Cは入力信号Sinをラッチし、トランジスタTP1のゲートとトランジスタTP2のゲートとに相補性の出力制御信号IND ,IND (上線を省略する)をそれぞれ供給する。入力ラッチ回路11Cの内部構成については、第1の実施例と同様であるため、それ参照されたい。トランジスタTP1は第1のトランジスタT1の一例であり、p型電界効果トランジスタ(以下単にトランジスタという)から成る。トランジスタTP1のソースは第2の駆動電源系となる共通の電源線VDDに接続され、そのドレインが出力部OUT1とトランジスタTN1のドレインに接続され、そのゲートが出力部OUT2にそれぞれ接続される。

0169

トランジスタTP2は第3のトランジスタT3の一例であり、p型電界効果トランジスタから成る。トランジスタTP2のソースは電源線GND2(駆動電圧=−VS2=−5〔V〕程度)に接続され、そのドレインが出力部OUT2とトランジスタTN2のドレインに接続され、そのゲートが出力部OUT1にそれぞれ接続される。トランジスタTN1は第2のトランジスタT2の一例であり、n型電界効果トランジスタ(以下単にトランジスタという)から成る。トランジスタTN1のソースは接地線GNDに接続され、そのドレインが出力部OUT1とトランジスタTP1のドレインに接続され、そのゲートが入力ラッチ回路11Cに接続される。

0170

トランジスタTN2はトランジスタT4の一例であり、n型電界効果トランジスタから成る。トランジスタTN2のソースは接地線GNDに接続され、そのドレインが出力部OUT2とトランジスタTP2のドレインに接続され、そのゲートが入力ラッチ回路11Cに接続される。次に、当該レベルコンバータの動作について、図26(B)を参照しながら説明をする。図26(B)において、例えば、入力部INが「H」レベルとなる定常時には、入力ラッチ回路11CからトランジスタTP1のゲートに、制御信号IND =「L」レベルが供給され、また、トランジスタTP2のゲートに、制御信号IND =「H」レベルが供給される。これにより、トランジスタTP1,TN2がON動作状態となり、トランジスタTP2,TN1がOFF動作状態となって、出力部OUT1が「H」レベル,出力部OUT2が「L」レベルとなる。

0171

逆に、入力部INが「L」レベルとなる定常時には、入力ラッチ回路11CからトランジスタTP1のゲートに、制御信号IND =「H」レベルが供給され、また、トランジスタTP2のゲートに、制御信号IND =「L」レベルが供給される。これにより、トランジスタTP2,TN1がON動作状態となり、トランジスタTP1,TN2がOFF動作状態となって、出力部OUT1が「L」レベル,出力部OUT2が「H」レベルとなる。

0172

さらに、入力部INが「H」→「L」レベルとなる遷移時には、トランジスタTP1のゲートに、制御信号IND =「L」→「H」レベルが供給され、また、トランジスタTP2のゲートに、制御信号IND =「H」→「L」レベルが供給される。これにより、トランジスタTP1,TN2がON→OFF動作状態となり、トランジスタTP2,TN1がOFF→ON動作状態に遷移し、出力部OUT1が「H」→「L」レベルに立ち下がり、出力部OUT2が「L」→「H」レベルに立ち上がる。

0173

逆に、入力部INが「L」→「H」レベルとなる定常時には、入力ラッチ回路11CからトランジスタTP1のゲートに、制御信号IND =「H」→「L」レベルが供給され、また、トランジスタTP2のゲートに、制御信号IND =「L」→「H」レベルが供給される。これにより、トランジスタTP2,TN1がON→OFF動作状態となり、トランジスタTP1,TN2がOFF→ON動作状態に遷移し、出力部OUT1が「L」→「H」レベルに立ち上がり、出力部OUT2が「H」→「L」レベルに立ち下がる。

0174

この繰り返し動作により、−3〔V〕駆動系で信号処理された信号レベルを−5〔V〕駆動系の信号処理可能な電位レベルに変換することができる。このようにして、本発明の第6の実施例に係るレベルコンバータによれば、図26(A)に示すように、電源線VDDの電位レベルを基準にして、電源線GND1,GND2に接続するレベル変換回路を構成した場合にも、第1〜第5の実施例と同様に、電源線VDD,GND2に接続されたトランジスタTP1,TN1間の貫通電流やトランジスタTP2,TN2間の貫通電流を無くすことが可能となる。

0175

これにより、第1〜第5の実施例と同様に当該レベルコンバータの回路消費電力の低減化を図ること、及び、第1〜第5の実施例と同様に回路動作の高速化を図ることが可能となる。
(7)第7の実施例の説明
図27(A)は、本発明の第7の実施例に係るレベルコンバータの構成図である。なお、第6の実施例と異なるのは第7の実施例では、抵抗素子R1,R2と、トランジスタTP3,TP4とが接続されるものである。すなわち、抵抗素子R1はトランジスタTN2のゲートと出力部OUT1との間に接続され、トランジスタTN1のON抵抗によるが、数〔KΩ〕程度の抵抗値を持つ。抵抗素子R2はトランジスタTN1のゲートと出力部OUT2との間に接続され、トランジスタTN2のON抵抗によるが、数〔KΩ〕程度の抵抗値を持つ。

0176

トランジスタTP3は第5のトランジスタT5の一例であり、p型電界効果トランジスタ(以下単にトランジスタという)から成る。トランジスタTP3のドレインは抵抗素子R1とトランジスタTN2のゲートとの接続点q1に接続され、そのソースが接地線VDDに接続される。また、トランジスタTP3のゲートがトランジスタTP1のゲートに接続されて、入力ラッチ回路11Cに接続される。

0177

トランジスタTP4は第6のトランジスタT6の一例であり、p型電界効果トランジスタ(以下単にトランジスタという)から成る。トランジスタTP4のドレインは抵抗素子R2とトランジスタTN1のゲートとの接続点q2に接続され、そのソースが接地線VDDに接続される。また、トランジスタTP4のゲートがトランジスタTP2のゲートに接続されて、入力ラッチ回路11Cに接続される。なお、その他の構成は第6の実施例と同様であるため、その説明を省略する。

0178

このようにして、本発明の第7の実施例に係るレベルコンバータによれば、図27(A)に示すように、抵抗素子R1,R2及びトランジスタTP3,TP4が具備され、入力ラッチ回路11CからトランジスタTP1,TP3のゲート接続点及びトランジスタTP2,TP4のゲート接続点に相補性の制御信号IND ,IND (上線を省略する)がそれぞれ供給される。

0179

このため、第2の実施例と同様に、電源線VDD,GND2に接続されたトランジスタTP1,TN1間の貫通電流やトランジスタTP2,TN2間の貫通電流を無くすことが可能となる。これにより、第1〜第6の実施例と同様に当該レベルコンバータの回路消費電力の低減化を図ること、及び、第2の実施例と同様に回路動作の高速化を図ることが可能となる。

0180

(8)第8の実施例の説明
図27(B)は、本発明の第8の実施例に係るレベルコンバータの構成図である。なお、第7の実施例と異なるのは第8の実施例では、抵抗素子R1,R2に代えて、トランジスタTN3,TN4が接続されるものである。すなわち、トランジスタTN3は第7のトランジスタT7の一例であり、n型電界効果トランジスタ(以下単にトランジスタという)から成る。トランジスタTN3のソースは、トランジスタTN2のゲートと出力部OUT1との間に接続され、トランジスタTN1のON抵抗によるが、数〔KΩ〕程度のON抵抗を持つ。また、トランジスタTN3のゲートは、トランジスタTP1,TP3のゲートに接続されて、入力ラッチ回路11Cに接続される。

0181

トランジスタTN4は第8のトランジスタT8の一例であり、n型電界効果トランジスタ(以下単にトランジスタという)から成る。トランジスタTN4はトランジスタTN1のゲートと出力部OUT2との間に接続され、トランジスタTN2のON抵抗によるが、数〔KΩ〕程度のON抵抗を持つ。また、トランジスタTN4のゲートは、トランジスタTP2,TP4のゲートに接続されて、入力ラッチ回路11Cに接続される。なお、その他の構成は第6の実施例と同様であるため、その説明を省略する。

0182

このようにして、本発明の第8の実施例に係るレベルコンバータによれば、図27(B)に示すように、抵抗素子R1,R2及びトランジスタTN3,TN4が具備され、入力ラッチ回路11CからトランジスタTP1,TP3,TN3のゲート接続点及びトランジスタTP2,TP4,TN4のゲート接続点に相補性の出力制御信号IND ,IND がそれぞれ供給される。

0183

このため、第7の実施例と同様に、電源線VDD,GND2に接続されたトランジスタTP1,TN1間の貫通電流やトランジスタTP2,TN2間の貫通電流を無くすことが可能となる。これにより、第1〜第6の実施例と同様に当該レベルコンバータの回路消費電力の低減化を図ること、及び、第2の実施例と同様に回路動作の高速化を図ることが可能となる。

0184

(9)第9の実施例の説明
図28(A)は、本発明の第9の実施例に係るレベルコンバータの構成図である。なお、第8の実施例と異なるのは第9の実施例では、2種類の相補性の制御信号IN1,IN2,IN1,IN2(上線を省略する)を出力する入力ラッチ回路11Dが設けられ、トランジスタTN1〜TN4の各ゲートが入力ラッチ回路11Dに個別に接続される。

0185

すなわち、図28(A)において、入力ラッチ回路11Dは第2のラッチ回路11Bの一例であり、駆動電源系VDD,接地線GND1に接続される。入力ラッチ回路11Dは入力信号Sinをラッチし、トランジスタTP3,TP4のゲートに相補性の出力制御信号IN1,IN1(上線を省略する)を供給する。また、トランジスタTP1,TP2のゲートに相補性の出力遅延制御信号IN2,IN2(上線を省略する)を供給する。入力ラッチ回路11Dの内部構成については、第4の実施例と同様であるため、それ参照されたい。その他の構成は第7の実施例と同様であるため、その説明を省略する。

0186

このようにして、本発明の第9の実施例に係るレベルコンバータによれば、図28(A)に示すように、トランジスタTP1〜TP4の各ゲートが、入力ラッチ回路11Dに個別に接続される。このため、入力部INが「H」→「L」レベルに遷移する場合には、トランジスタTP3に、制御信号IN1=「L」→「H」レベルが供給され、トランジスタTP4に、制御信号IN1=「H」→「L」レベルが供給される。また、トランジスタTP1に、制御信号IN2=「L」→「H」レベルが供給され、トランジスタTP2に、制御信号IN2=「H」→「L」レベルが供給される。

0187

また、入力部INが「L」→「H」レベルに遷移する場合には、トランジスタTP4に、制御信号IN1=「L」→「H」レベルが供給され、トランジスタTP2に、制御信号IN2=「H」→「H」レベルが供給される。また、トランジスタTP3に、制御信号IN1=「H」→「L」レベルが供給され、トランジスタTP1に、制御信号IN2=「L」→「H」レベルが供給される。

0188

このことから、第7の実施例と同様に、入力部INが「H」→「L」レベルに遷移する際に、出力部OUT1の電位を「L」→「H」レベルに急峻に立ち上げること、及び、出力部OUT2の電位を「H」→「L」レベルに急峻に立ち下げることができる。また、入力部INが「L」→「H」レベルに遷移する際に、出力部OUT1の電位を「H」→「L」レベルに急峻に立ち下げること、及び、出力部OUT2の電位を「L」→「H」レベルに急峻に立ち上げることが可能となる。

0189

これにより、第7の実施例と同様に、駆動電源系VDD,GND2に接続されたトランジスタTP1,TN1間の貫通電流やトランジスタTP2,TN2間の貫通電流を無くすことが可能となる。このことから、当該レベルコンバータの回路消費電力の低減化を図ること、及び、第6,第7の実施例と同様に回路動作の高速化を図ることが可能となる。

0190

(10)第10の実施例の説明
図28(B)は、本発明の第10の実施例に係るレベルコンバータの構成図である。なお、第9の実施例と異なるのは第10の実施例では、トランジスタTP1,TP2の高電位側にトランジスタTP5,TP6が接続され、第9の実施例で採用した入力ラッチ回路11D(第4の実施例参照)によりトランジスタTP1及びTP3と、トランジスタTP5と、トランジスタTP2及びTP4と、トランジスタTP6とを個別に制御するものである。

0191

すなわち、トランジスタTP5は第9のトランジスタT9の一例であり、p型電界効果トランジスタ(以下単にトランジスタという)から成る。トランジスタTP5のドレインはトランジスタTP1のソースに接続され、トランジスタTP5のソースが電源線VDDに接続される。トランジスタTP6は第10のトランジスタT10の一例であり、p型電界効果トランジスタ(以下単にトランジスタという)から成る。トランジスタTP6のドレインはトランジスタTP2のソースに接続され、トランジスタTP6のソースが電源線VDDに接続される。なお、トランジスタTP5,TP6の各ゲートが入力ラッチ回路11Dに接続される。

0192

また、トランジスタTP1,TP3の各ゲートが接続されて入力ラッチ回路11Dに接続され、同様に、トランジスタTP2,TP4の各ゲートが接続されて入力ラッチ回路11Dに接続される。なお、その他の構成は第7の実施例と同様であるため、その説明を省略する。このようにして、本発明の第10の実施例に係るレベルコンバータによれば、図28(B)に示すように、トランジスタTP1,TP2の高電位側にトランジスタTP5,TP6が接続され、第9の実施例に示した入力ラッチ回路11DからトランジスタTP1,TP3のゲートに反転制御信号(上線を省略する)IN1が出力され、トランジスタTP2,TP4のゲートに非反転制御信号IN1が出力される。また、トランジスタTP5のゲートに反転遅延制御信号IN2(上線を省略する)が出力され、トランジスタTP6のゲートに非反転遅延制御信号IN2が出力される。

0193

このため、第9の実施例と同様に、入力部INが「H」から「L」レベルに遷移する際に、出力部OUT1の電位を「L」から「H」レベルに急峻に立ち上げること、及び、出力部OUT2の電位を「H」から「L」レベルに急峻に立ち下げることができる。また、入力部INが「L」から「H」レベルに遷移する際に、出力部OUT1の電位を「H」から「L」レベルに急峻に立ち下げること、及び、出力部OUT2の電位を「L」から「H」レベルに急峻に立ち上げることが可能となる。

0194

これにより、第6〜第9の実施例と同様に、駆動電源系VDD,GND2に接続されたトランジスタTP1,TN1間の貫通電流やトランジスタTP2,TN2間の貫通電流を無くすことが可能となる。このことから、接地線GNDの電位レベルを基準にして、その零電位よりも低い電源線GND1,GND2 により駆動されるレベルコンバータの回路消費電力の低減化を図ること、及び、第6〜第9の実施例と同様に回路動作の高速化を図ることが可能となる。

0195

(11)第11の実施例の説明
図29は、本発明の第11の実施例に係るレベルコンバータの構成図及び動作波形図であり、図30はその動作(定常時)の等価回路図であり、図31はその動作(状態遷移時)の等価回路図をそれぞれ示している。本発明の第11のレベルコンバータは、第1の実施例と異なり、図29(A)に示すように、インバータ素子INV ,トランジスタTN1,TN2,TP1〜TP4及び抵抗素子R1,R2から成る。また、トランジスタTP3,TP4及び抵抗素子R1,R2の接続方法が異なる。

0196

すなわち、インバータ素子INV は入力トランジスタ回路12の一例であり、第1の駆動電源系となる電源線VDD1(駆動電圧VD1=3〔V〕程度),接地線GND(0〔V〕)との間に接続される。なお、インバータ素子INV に代えて、第1の実施例で採用する図10(A)に示すような入力ラッチ回路11Aを用いても良い。

0197

トランジスタTP1は第1のトランジスタT1の一例であり、p型電界効果トランジスタ(以下単にトランジスタという)から成る。トランジスタTP1のソースは電源線VDD2に接続され、そのドレインがトランジスタTN1のドレインに接続(以下直列接続ともいう)されて、出力部OUT1に接続される。トランジスタTP1のゲートは抵抗素子R1の一端とトランジスタTP3のゲート・ソース接続点q2に接続される。

0198

トランジスタTN1は第2のトランジスタT2の一例であり、n型電界効果トランジスタ(以下単にトランジスタという)から成る。トランジスタTN1のソースは接地線GNDに接続され、そのゲートがインバータ素子INV の入力部INに接続される。トランジスタTP2は第3のトランジスタT3の一例であり、p型電界効果トランジスタから成る。トランジスタTP2のソースは電源線VDD2に接続され、そのドレインがトランジスタTN2のドレインに接続されて、出力部OUT2に接続される。トランジスタTP2のゲートは抵抗素子R2の一端とトランジスタTP4のゲート・ソース接続点q1に接続される。

0199

トランジスタTN2は第4のトランジスタT4の一例であり、n型電界効果トランジスタから成る。トランジスタTN2のソースは接地線GNDに接続され、そのゲートがインバータ素子INV に出力部outに接続される。トランジスタTP3は第5のトランジスタT5の一例であり、トランジスタTP4は第6のトランジスタT6の一例であり、いずれも、p型電界効果トランジスタから成る。トランジスタTP3のドレインはトランジスタTP4のゲートに接続されて、出力部OUT2に接続される。トランジスタTP3のゲートはトランジスタTP4のドレインに接続されて出力部OUT1に接続される。

0200

抵抗素子R1はゲート・ソース接続点q2と電源線VDD2との間に接続され、トランジスタTP2のON抵抗によるが、数〔KΩ〕程度の抵抗値を持つ。抵抗素子R2がゲート・ソース接続点q1と電源線VDD2との間に接続され、トランジスタTP1のON抵抗によるが、数〔KΩ〕程度の抵抗値を持つ。次に、当該レベルコンバータの動作について、図29(B),図30,31を参照しながら説明をする。

0201

例えば、図29(B)において、入力部INが「H」レベルとなる定常時には、トランジスタTN1のゲートに、入力信号SIN=「H」レベルが供給され、また、トランジスタTN2のゲートに、入力反転信号SIN=「L」レベルが供給される。これにより、図30(A)の等価回路に示すように、トランジスタTN1,TP3,TP2がON動作状態となり、トランジスタTN2,TP1,TP4がOFF動作状態となって、出力部OUT2が「H」レベル,出力部OUT1が「L」レベルとなる。

0202

逆に、入力部INが「L」レベルとなる定常時には、トランジスタTN2のゲートに、図30(B)に示すような入力信号SIN=「H」レベルが供給され、また、トランジスタTN2のゲートに、入力信号SIN=「L」レベルが供給される。これにより、図30(B)の等価回路に示すように、トランジスタTN2,TP1,TP4がON動作状態となり、トランジスタTN1,TP2,TP3がOFF動作状態となって、出力部OUT1が「H」レベル,出力部OUT2が「L」レベルとなる。

0203

さらに、入力部INが「H」→「L」レベルに遷移する場合には、トランジスタTN1のゲートに、図29(B)に示すような入力信号SIN=「H」→「L」レベルが供給され、また、トランジスタTN2のゲートに、入力信号SIN=「L」→「H」レベルが供給される。これにより、図31(A)に示すようにトランジスタTN2のOFF→ON動作に次いでトランジスタTP1が早くOFF→ON動作に遷移し、出力部OUT1の電位が「L」→「H」レベルに急峻に立ち上がる。また、トランジスタTN1のON→OFF動作に次いでトランジスタTP2が早くON→OFF動作に遷移し、出力部OUT2の電位が「H」→「L」レベルに急峻に立ち下がる。

0204

逆に、入力部INが「L」→「H」レベルに遷移する場合には、トランジスタTN1のゲートに、図29(B)に示すような入力信号SIN=「L」→「H」レベルが供給され、また、トランジスタTN2のゲートに、入力信号SIN=「H」→「L」レベルが供給される。これにより、図31(B)に示すように、トランジスタTN1のOFF→ON動作に次いでトランジスタTP2が早くOFF→ON動作に遷移し、出力部OUT2の電位が「L」→「H」レベルに急峻に立ち上がる。また、トランジスタTN2のON→OFF動作に次いでトランジスタTP1が早くON→OFF動作に遷移し、出力部OUT1の電位が「H」→「L」レベルに急峻に立ち下がる。

0205

この繰り返し動作により、第1〜第5の実施例と同様に、3〔V〕駆動系で信号処理された信号レベルを5〔V〕駆動系の信号処理可能な電位レベルに変換することができる。このようにして、本発明の11の実施例に係るレベルコンバータによれば、図29(A)に示すように、インバータ素子INV ,トランジスタTN1,TN2,TP1〜TP4,抵抗素子R1,R2が具備される。

0206

このため、入力部INが「H」→「L」レベルに遷移する際に、トランジスタTN1,TP2,TP3がON→OFF動作に遷移し、トランジスタTP1,TN2,TP4がOFF→ON動作に遷移する。この際に、出力部OUT2の電位レベルは抵抗R1とトランジスタTN2のON抵抗の比で決まる。例えば、トランジスタTP1の閾値電圧Vthより低くなるようにON抵抗の比を設定をすると、トランジスタTP3がOFF動作をし、トランジスタTP1のゲート電圧が抵抗R1により「H」レベルに設定される。また、トランジスタTP4がON動作をし、抵抗R2により「H」レベルが出力部OUT1に伝達され、出力部OUT1が高速に「L」→「H」レベルに遷移する。

0207

逆に、入力部INが「L」→「H」レベルに遷移する際に、トランジスタTN1,TP2,TP3がOFF→ON動作に遷移し、トランジスタTP1,TN2,TP4がON→OFF動作に遷移する。この際に、出力部OUT1の電位レベルは抵抗R2とトランジスタTN1のON抵抗の比で決まる。例えば、トランジスタTP2の閾値電圧Vthより低くなるようにON抵抗の比を設定をすると、トランジスタTP4がON→OFF動作に遷移し、トランジスタTP2のゲート電圧が抵抗R2により「H」レベルに設定される。また、トランジスタTP3がON動作をし、抵抗R1により「H」レベルが出力部OUT2に伝達され、該出力部OUT2が高速に「L」→「H」レベルに遷移する。

0208

これにより、駆動電源系VDD2,GNDに接続されたトランジスタTP1,TN1間の貫通電流やトランジスタTP2,TN2間の貫通電流を無くすことが可能となる。このことから、当該レベルコンバータの回路消費電力の低減化を図ること、及び、第1〜5の実施例に比べて回路動作の高速化を図ることが可能となる。
(12)第12の実施例の説明
図32(A),(A)は、本発明の第12の実施例に係るレベルコンバータの構成図及び等価回路図をそれぞれ示している。

0209

第12の実施例では第11の実施例と異なり、図32(A)に示すように、トランジスタTP5,TP6が設けられ、インバータ素子INV に代えて入力ラッチ回路11Aを設けたものである。すなわち、トランジスタTP5は第7のトランジスタT7の一例であり、p型電界効果トランジスタから成る。トランジスタTP5は第11の実施例に係る抵抗素子R1の接続位置に設けられる。トランジスタTP5はゲート・ソース接続点q2と電源線VDD2との間に接続され、そのゲートが接地線GNDに接続される。トランジスタTP5はトランジスタTP2のON抵抗によるが、数〔KΩ〕程度のON抵抗値を持つ。

0210

トランジスタTP6は第8のトランジスタT8の一例であり、p型電界効果トランジスタから成る。トランジスタTP6はゲート・ソース接続点q1と電源線VDD2との間に接続され、そのゲートが接地線GNDに接続される。なお、トランジスタTP6はトランジスタTP1のON抵抗によるが、数〔KΩ〕程度のON抵抗値を持つ。

0211

また、入力ラッチ回路11Aは入力トランジスタ回路13の一例であり、第2の実施例で採用した回路を適用し、それが第1の駆動電源線VDD1,GND間に接続される。その相補性の制御信号IND ,IND がトランジスタTN1,TN2のゲートに接続される。その他の構成及び動作は第2,第11の実施例と同様であるため、その説明を省略する。

0212

このようにして、本発明の第12の実施例に係るレベルコンバータによれば、図32(B)に示すように、入力ラッチ回路11A,トランジスタTN1,TN2,TP1〜TP6が具備され、トランジスタTP5,TP6が第11の実施例に係るレベルコンバータの抵抗素子R1,R2の接続位置に置き換えられる。このため、トランジスタTP5,TP6のノーマリON抵抗RP5,RP6により第11の実施例に係るレベルコンバータの抵抗素子R1,R2の機能を代替することができる。例えば、入力部INが「H」→「L」レベルに遷移する際に、トランジスタTN1,TP2,TP3がON→OFF動作に遷移し、トランジスタTP1,TN2,TP4がOFF→ON動作に遷移する。この際に、出力部OUT2の電位レベルはトランジスタTP5のノーマリON抵抗RP5とトランジスタTN2のON抵抗の比で決まる。

0213

例えば、トランジスタTP1の閾値電圧Vthより低くなるようにノーマリON抵抗RP5を設定し、回路のON抵抗の比を設定すると、トランジスタTP3がOFF動作をし、トランジスタTP1のゲート電圧がノーマリON抵抗RP5により「H」レベルに設定される。また、トランジスタTP4がON動作をし、トランジスタTP6のノーマリON抵抗RP6により「H」レベルが出力部OUT1に伝達され、出力部OUT1が高速に「L」→「H」レベルに遷移する。

0214

逆に、入力部INが「L」→「H」レベルに遷移する際に、トランジスタTN1,TP2,TP3がOFF→ON動作に遷移し、トランジスタTP1,TN2,TP4がON→OFF動作に遷移する。この際に、出力部OUT1の電位レベルはノーマリON抵抗RP6とトランジスタTN1のON抵抗の比で決まる。例えば、トランジスタTP2の閾値電圧Vthより低くなるようにノーマリON抵抗RP6を設定し、回路のON抵抗の比を設定すると、トランジスタTP4がON→OFF動作に遷移し、トランジスタTP2のゲート電圧がノーマリON抵抗RP6により「H」レベルに設定される。

0215

また、トランジスタTP3がON動作をし、ノーマリON抵抗RP5により「H」レベルが出力部OUT2に伝達され、該出力部OUT2が高速に「L」→「H」レベルに遷移する。これにより、第11の実施例と同様に、駆動電源系VDD2,GNDに接続されたトランジスタTP1,TN1間の貫通電流やトランジスタTP2,TN2間の貫通電流を無くすことが可能となる。このことから、回路消費電力の低減化及び回路動作の高速化を図ることが可能となる。

0216

(13)第13の実施例の説明
図33は、本発明の第13の実施例に係るレベルコンバータの構成図及び動作波形図であり、図34はその動作(定常時)の等価回路図であり、図35はその動作(状態遷移時)の等価回路図をそれぞれ示している。第13の実施例では第11の実施例と異なり、図33(A)に示すように、奇数個のインバータ素子INV1,INV 2が設けられるものである。

0217

例えば、奇数個のインバータ素子INVの一例となる1個のインバータ素子 INV1がトランジスタTP4のゲートと出力部OUT1との間に接続される。インバータ素子 INV1は電源線VDD2,接地線GNDに接続され、出力部OUT1の電位レベルを遅延してトランジスタTP4のゲート制御をする。同様に、1個のインバータ素子 INV2はトランジスタTP3のゲートと出力部OUT2との間に接続される。インバータ素子 INV2は電源線VDD2,接地線GNDに接続され、出力部OUT2の電位レベルを遅延してトランジスタTP3のゲート制御をする。なお、その他の構成は第11の実施例と同様であるため、その説明を省略する。

0218

次に、当該レベルコンバータの動作について、図33(B),図34,図35を参照しながら説明をする。例えば、図33(B)において、入力部INが「H」レベルとなる定常時には、トランジスタTN1のゲートに、入力信号SIN=「H」レベルが供給され、また、トランジスタTN2のゲートに、入力反転信号SIN=「L」レベルが供給される。これにより、図34(A)の等価回路に示すように、トランジスタTN1,TP3,TP2がON動作状態となり、トランジスタTN2,TP1,TP4がOFF動作状態となって、出力部OUT2が「H」レベル,出力部OUT2が「L」レベルとなる。

0219

逆に、入力部INが「L」レベルとなる定常時には、トランジスタTN2のゲートに、図34(B)に示すような入力信号SIN=「H」レベルが供給され、また、トランジスタTN1のゲートに、入力信号SIN=「L」レベルが供給される。これにより、図34(B)の等価回路に示すように、トランジスタTN2,TP1,TP4がON動作状態となり、トランジスタTN1,TP2,TP3がOFF動作状態となって、出力部OUT1が「H」レベル,出力部OUT2が「L」レベルとなる。

0220

さらに、入力部INが「H」→「L」レベルに遷移する場合には、トランジスタTN1のゲートに、図33(B)に示すような入力信号SIN=「H」→「L」レベルが供給され、また、トランジスタTN2のゲートに、入力信号SIN=「L」→「H」レベルが供給される。これにより、図35(A)に示すようにトランジスタTN2のOFF→ON動作に次いでトランジスタTP1が早くOFF→ON動作に遷移し、出力部OUT1の電位が「L」→「H」レベルに急峻に立ち上がる。

0221

この際に、出力部OUT1の「L」→「H」レベルがインバータ素子INV1により遅延され、そのゲート制御信号SGP4がトランジスタTP4に供給され、それがOFF→ON動作に遷移する。また、トランジスタTN1のON→OFF動作に次いでトランジスタTP2が早くON→OFF動作に遷移し、出力部OUT2の電位が「H」→「L」レベルに急峻に立ち下がる。

0222

逆に、入力部INが「L」→「H」レベルに遷移する場合には、トランジスタTN1のゲートに、図33(B)に示すような入力信号SIN=「L」→「H」レベルが供給され、また、トランジスタTN2のゲートに、入力信号SIN=「H」→「L」レベルが供給される。これにより、図35(B)に示すように、トランジスタTN1のOFF→ON動作に次いでトランジスタTP2が早くOFF→ON動作に遷移し、出力部OUT2の電位が「L」→「H」レベルに急峻に立ち上がる。

0223

この際に、出力部OUT2の「L」→「H」レベルがインバータ素子INV2により遅延され、そのゲート制御信号SGP3がトランジスタTP3に供給され、それがOFF→ON動作に遷移する。また、トランジスタTN2のON→OFF動作に次いでトランジスタTP1が早くON→OFF動作に遷移し、出力部OUT2の電位が「H」→「L」レベルに急峻に立ち下がる。

0224

この繰り返し動作により、第11の実施例と同様に、3〔V〕駆動系で信号処理された信号レベルを5〔V〕駆動系の信号処理可能な電位レベルに変換することができる。このようにして、本発明の第13の実施例に係るレベルコンバータによれば、図33(A)に示すように、奇数個のインバータ素子INV1,INV 2が設けられ、インバータ素子 INV1がトランジスタTP3のゲートと出力部OUT2との間に接続され、インバータ素子 INV2がトランジスタTP4のゲートと出力部OUT1との間に接続される。

0225

このため、入力部INが「H」→「L」レベルに遷移する際に、出力部OUT1の「L」→「H」レベルをインバータ素子INV1により遅延し、そのゲート制御信号SGP4をトランジスタTP4に供給することができ、トランジスタTP4をOFF→遅れてON動作に遷移させることができる。また、入力部INが「L」→「H」レベルに遷移する際に、出力部OUT2の「L」→「H」レベルをインバータ素子 INV2により遅延し、そのゲート制御信号SGP3をトランジスタTP3に供給することができ、トランジスタTP3をOFF→遅れON動作に遷移させることができる。

0226

これにより、第11の実施例に比べて、入力部INが「H」から「L」レベルに遷移する際や、「L」から「H」レベルに遷移する際に、出力部OUT1が高速に「L」から「H」レベルに遷移すること、及び、出力部OUT2を高速に「L」から「H」レベルに遷移させることができる。これにより、第11の実施例と同様に、駆動電源系VDD2,GNDに接続されたトランジスタTP1,TN1間の貫通電流やトランジスタTP2,TN2間の貫通電流を無くすことが可能となる。このことから、回路消費電力の低減化及び回路動作の高速化を図ることが可能となる。

0227

(14)第14の実施例の説明
図36は、本発明の第14の実施例に係るレベルコンバータの構成図及び動作波形図であり、図37はその動作(定常時)の等価回路図であり、図38はその動作(状態遷移時)の等価回路図をそれぞれ示している。第14の実施例では第13の実施例と異なり、図36(A)に示すように、偶数個のインバータ素子INV1, INV2が設けられるものである。

0228

例えば、偶数個のインバータ素子INVの一例となる2個のインバータ素子 INV1がトランジスタTP3のゲートと出力部OUT1との間に接続され、インバータ素子列 INV11を構成する。インバータ素子 INV1は電源線VDD2,接地線GNDに接続され、第13の実施例と異なり、出力部OUT1の電位レベルを遅延してトランジスタTP3のゲート制御をする。同様に、2個のインバータ素子 INV2はトランジスタTP4のゲートと出力部OUT2との間に接続され、インバータ素子列 INV21を構成する。インバータ素子 INV2は電源線VDD2,接地線GNDに接続され、第13の実施例と異なり、出力部OUT2の電位レベルを遅延してトランジスタTP4のゲート制御をする。

0229

なお、インバータ素子列 INV11, INV21は、出力部OUT1,OUT2に接続される負荷(インバータ回路等)に応じて段数を調整する。例えば、負荷回路の閾値電圧に至る波形立ち上がり時間に等しくなるようにディレイ時間を調整する。これにより、高速に次段に信号を伝達することが可能となる。その他の構成は第11の実施例と同様であるため、その説明を省略する。

0230

次に、当該レベルコンバータの動作について、図36(B),図37,図38を参照しながら説明をする。例えば、図36(B)において、入力部INが「H」レベルとなる定常時には、トランジスタTN1のゲートに、入力信号SIN=「H」レベルが供給され、また、トランジスタTN2のゲートに、入力反転信号SIN=「L」レベルが供給される。これにより、図37(A)の等価回路に示すように、トランジスタTN1,TP3,TP2がON動作状態となり、トランジスタTN2,TP1,TP4がOFF動作状態となって、出力部OUT2が「H」レベル,出力部OUT2が「L」レベルとなる。

0231

逆に、入力部INが「L」レベルとなる定常時には、トランジスタTN2のゲートに、図37(B)に示すような入力信号SIN=「H」レベルが供給され、また、トランジスタTN1のゲートに、入力信号SIN=「L」レベルが供給される。これにより、図37(B)の等価回路に示すように、トランジスタTN2,TP1,TP4がON動作状態となり、トランジスタTN1,TP2,TP3がOFF動作状態となって、出力部OUT1が「H」レベル,出力部OUT2が「L」レベルとなる。

0232

さらに、入力部INが「H」→「L」レベルに遷移する場合には、トランジスタTN1のゲートに、図36(B)に示すような入力信号SIN=「H」→「L」レベルが供給され、また、トランジスタTN2のゲートに、入力信号SIN=「L」→「H」レベルが供給される。これにより、図38(A)に示すようにトランジスタTN2のOFF→ON動作に次いでトランジスタTP1が早くOFF→ON動作に遷移し、出力部OUT1の電位が「L」→「H」レベルに急峻に立ち上がる。

0233

この際に、出力部OUT1の「L」→「H」レベルがインバータ素子INV1により遅延され、そのゲート制御信号SGP3がトランジスタTP3に供給され、それがON→OFF動作に遷移する。また、出力部OUT2の「H」→「L」レベルがインバータ素子 INV2により遅延され、そのゲート制御信号SGP4がトランジスタTP4に供給され、それがOFF→ON動作に遷移する。これにより、トランジスタTN1のON→OFF動作に次いでトランジスタTP2が早くON→OFF動作に遷移し、出力部OUT1の電位が「L」→「H」レベルに急峻に立ち下がる。

0234

逆に、入力部INが「L」→「H」レベルに遷移する場合には、トランジスタTN1のゲートに、図36(B)に示すような入力信号SIN=「L」→「H」レベルが供給され、また、トランジスタTN2のゲートに、入力信号SIN=「H」→「L」レベルが供給される。これにより、図38(B)に示すように、トランジスタTN1のOFF→ON動作に次いでトランジスタTP2が早くOFF→ON動作に遷移し、出力部OUT1の電位が「L」→「H」レベルに急峻に立ち上がる。

0235

この際に、出力部OUT1の「H」→「L」レベルがインバータ素子INV1により遅延され、そのゲート制御信号SGP3がトランジスタTP3に供給され、それがOFF→ON動作に遷移する。また、出力部OUT2の「L」→「H」レベルがインバータ素子 INV2により遅延され、そのゲート制御信号SGP4がトランジスタTP4に供給され、それがON→OFF動作に遷移する。これにより、トランジスタTN2のON→OFF動作に次いでトランジスタTP1が早くON→OFF動作に遷移し、出力部OUT1の電位が「H」→「L」レベルに急峻に立ち下がる。

0236

この繰り返し動作により、第11の実施例と同様に、3〔V〕駆動系で信号処理された信号レベルを5〔V〕駆動系の信号処理可能な電位レベルに変換することができる。このようにして、本発明の第14の実施例に係るレベルコンバータによれば、図36に示すように、偶数個のインバータ素子INV1, INV2が設けられ、その直列接続されたインバータ素子列 INV11がトランジスタTP3のゲートと出力部OUT1との間に接続され、インバータ素子列 INV21がトランジスタTP4のゲートと出力部OUT2との間に接続される。

0237

このため、入力部INが「H」→「L」レベルに遷移する際に、インバータ素子列 INV11のディレイ時間を経てトランジスタTP3がOFF動作をし、トランジスタTP1のゲート電圧が抵抗R1により「H」レベルに設定される。これにより、トランジスタTP4がON動作し、抵抗R2により「H」レベルが出力部OUT1に伝達される。

0238

このとき、トランジスタTN2→出力部OUT2→トランジスタTP1→出力部OUT1→インバータ素子列 INV11→トランジスタTP3→抵抗R1→トランジスタTP1を循環する第1の信号伝達経路と、トランジスタTN2→出力部OUT2→インバータ素子列 INV21→トランジスタTP4→抵抗R2→出力部OUT1を循環する第2の信号伝達径路が構成される。

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