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技術 半導体メモリのテスト方法

出願人 株式会社日立製作所
発明者 半田洋光
出願日 1993年3月10日 (25年5ヶ月経過) 出願番号 1993-048455
公開日 1994年9月16日 (23年11ヶ月経過) 公開番号 1994-260000
状態 未査定
技術分野 半導体メモリの信頼性技術
主要キーワード ショート抵抗 初期パターン ショート箇所 ギャロッピング 待機電流 内部電位 データ保持用 書込み特性

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図面 (5)

目的

半導体メモリにおける語線間の抵抗性ショート欠陥摘出を可能にする。

構成

語線1と2が抵抗44でショートしているとする。初期化として全メモリセルに0を書き込んだ後、データ破壊が起こるセルを50と仮定して、まず、語線1、ビット線21,22を選択し、セル50からの読出しデータが0であることを確認する。次に、語線3を選択して、語線1と2を非選択状態にする。この結果、語線1と2につながるセル50の待機電流源へ流れる保持電流Istが減り、セル50の保持特性が不安定になる。この状態で語線2を選択し、セル51に1を書込むと、抵抗44を介して語線1も選択され、セル50に1が誤書込みされる。最後に、語線1を選択し、読出し動作でセル50の状態変化を検出する。

概要

背景

半導体メモリ集積度が増大するにつれ、チップのすべてのメモリ機能テスト可能性の問題が大きくなった。半導体メモリの開発及び製造の分野では通常多くのテスト・シーケンスを行って、種々の読み取り書込み動作に、温度、電源信号レベル公差、タイミングの変動、テスト・パターンの影響を受けやすい各々のメモリチップの機能が検査されている。

従来、テスト・パターンは種々のパターンが提案されているが、ここでは、特に一般的に使用されているギャロッピング・パターンと、ギャロッピング・ライトリカバリ・パターンについて、その動作を述べる。

ギャロッピング・パターンは読み取りに注目したテスト・パターンであり、その動作は次の通りである。
メモリセルに0を書込みする。
注目メモリ・セル(0番地)に1を書込みする。
読み取り動作を次のように注目メモリ・セルの手前(N番地)まで
1→0→1→2→0→2→3………N
のように行う。その後、注目メモリ・セルに0を書込みする。
注目メモリ・セルを1番地ずつN番地まで移動させて、、を行う。
相補データについても同様に行う。

ギャロッピング・ライトリカバリ・パターンは書込み動作に注目したパターンであり、その動作は次の通りである。
全メモリ・セルに0を書込みする。
注目メモリ・セル(0番地)の次のメモリ・セルから注目メモリ・セルの1つ手前のメモリ・セル(N番地)まで読み取り書込み動作をする。
注目メモリ・セルをN番地まで移動し、を行う。
相補データについても同様に行う。

上記のパターンの例では、各メモリ・セルに注目した読み取り特性書込み特性及びアドレスデコーダ等のチェックが完全に行われる。なお、データ保持特性の高い静的メモリ・セルを有する半導体メモリのテスト方法として関連する公知文献には、例えば特公平3−55919号公報が挙げられる。

概要

半導体メモリにおける語線間の抵抗性ショート欠陥摘出を可能にする。

語線1と2が抵抗44でショートしているとする。初期化として全メモリ・セルに0を書き込んだ後、データ破壊が起こるセルを50と仮定して、まず、語線1、ビット線21,22を選択し、セル50からの読出しデータが0であることを確認する。次に、語線3を選択して、語線1と2を非選択状態にする。この結果、語線1と2につながるセル50の待機電流源へ流れる保持電流Istが減り、セル50の保持特性が不安定になる。この状態で語線2を選択し、セル51に1を書込むと、抵抗44を介して語線1も選択され、セル50に1が誤書込みされる。最後に、語線1を選択し、読出し動作でセル50の状態変化を検出する。

目的

本発明の目的は、半導体メモリの語線間が抵抗性ショートとなる欠陥を短時間で効果的に摘出することのできるテスト方法を提供することにある。

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

語線及びビット線交点メモリセルマトリックス状に配列してなるデータ保持特性の高い半導体メモリテストする方法であって、初期パターンを設定したメモリ・セルに対して、テストするメモリ・セルを選択する第1ステップと、前記テストするメモリ・セルの語線及び該テストするメモリ・セルに隣接する語線以外の語線を選択する第2ステップと、前記テストするメモリ・セルと同一ビット線上の隣接する語線に書込み動作を行う第3ステップと前記テストするメモリ・セルの状態変化を検出するステップと、を有することを特徴とする半導体メモリのテスト方法

請求項2

前記第2ステップにおいて、テストするメモリ・セルの語線及び該テストするメモリ・セルに隣接する語線以外の語線を選択する際、当該語線を複数回繰り返して選択することを特徴とする請求項1記載の半導体メモリのテスト方法。

請求項3

前記第2ステップにおいて、テストするメモリ・セルの語線及び該テストするメモリ・セルに隣接する語線以外の語線を選択する際、当該語線を時間的に長く選択することを特徴とする請求項1記載の半導体メモリのテスト方法。

技術分野

0001

本発明は、データ保持特性の高い半導体メモリテスト方法に関し、特に、語線間の抵抗性ショート欠陥摘出するのに好適な半導体メモリのテスト方法に関する。

背景技術

0002

半導体メモリの集積度が増大するにつれ、チップのすべてのメモリ機能テスト可能性の問題が大きくなった。半導体メモリの開発及び製造の分野では通常多くのテスト・シーケンスを行って、種々の読み取り書込み動作に、温度、電源信号レベル公差、タイミングの変動、テスト・パターンの影響を受けやすい各々のメモリチップの機能が検査されている。

0003

従来、テスト・パターンは種々のパターンが提案されているが、ここでは、特に一般的に使用されているギャロッピング・パターンと、ギャロッピング・ライトリカバリ・パターンについて、その動作を述べる。

0004

ギャロッピング・パターンは読み取りに注目したテスト・パターンであり、その動作は次の通りである。
メモリセルに0を書込みする。
注目メモリ・セル(0番地)に1を書込みする。
読み取り動作を次のように注目メモリ・セルの手前(N番地)まで
1→0→1→2→0→2→3………N
のように行う。その後、注目メモリ・セルに0を書込みする。
注目メモリ・セルを1番地ずつN番地まで移動させて、、を行う。
相補データについても同様に行う。

0005

ギャロッピング・ライトリカバリ・パターンは書込み動作に注目したパターンであり、その動作は次の通りである。
全メモリ・セルに0を書込みする。
注目メモリ・セル(0番地)の次のメモリ・セルから注目メモリ・セルの1つ手前のメモリ・セル(N番地)まで読み取り書込み動作をする。
注目メモリ・セルをN番地まで移動し、を行う。
相補データについても同様に行う。

0006

上記のパターンの例では、各メモリ・セルに注目した読み取り特性書込み特性及びアドレスデコーダ等のチェックが完全に行われる。なお、データ保持特性の高い静的メモリ・セルを有する半導体メモリのテスト方法として関連する公知文献には、例えば特公平3−55919号公報が挙げられる。

発明が解決しようとする課題

0007

語線及びビット線交点にメモリ・セルマトリックス状に配置された半導体メモリは、各メモリ・セルが集合したものであり、語線及びビット線についても半導体メモリの中を、何本も配線並行に走っており、配線異物及びピンホール等による断線、語線間のショート、語線とビット線間のショート及びビット線間ショート等が起こり、これらの原因により半導体メモリが誤動作をする。

0008

断線は、上記従来のテスト・パターンで摘出が可能であり、また、語線とビット線間ショート及びビット間ショートも上記従来のテスト・パターンで書込みデータを組み合わせることで摘出が可能である。しかし、語線間のショートにおいて、ショート箇所が数十Ωの場合はやはり上記パターンで摘出が可能であるが、語線間がプロセス上での配線異物またはピンホール等により抵抗性ショートとなる数百〜1KΩ程度の場合は、上記従来技術のテスト・パターンによるテストでは摘出が難しいという問題があった。

0009

本発明の目的は、半導体メモリの語線間が抵抗性ショートとなる欠陥を短時間で効果的に摘出することのできるテスト方法を提供することにある。

課題を解決するための手段

0010

上記目的を達成するために、本発明は、語線及びビット線の交点にメモリ・セルをマトリックス状に配列してなるデータ保持特性の高い半導体メモリをテストするにあたり、初期パターンを設定したメモリ・セルに対して、テストするメモリ・セルを選択し、その後、該テストするメモリ・セルの語線及び該テストするメモリ・セルに隣接する語線以外の語線を選択し、さらに、前記テストするメモリ・セルと同一ビット線上の隣接する語線に書込み動作を行って、前記テストするメモリ・セルの状態変化を検出するようにしたことである。

0011

また、本発明は、上記テストするメモリ・セルの語線及び該テストするメモリ・セルに隣接する語線以外の語線を選択する際に、当該語線を複数回繰り返して選択するか、又は時間的に長く選択した後に、前記テストするメモリ・セルと同一ビット線上の隣接する語線に書込み動作を行い、テストするメモリ・セルのセル状態の変化を検出するようにしたことである。

0012

語線間がショートしている場合、注目しているメモリ・セルと語線がショートしている同一ビット線上の他のメモリ・セルに相補データを書込む動作を行うことにより、語線が2重に選択している構造となるため、注目しているメモリ・セルに反転誤りデータが誤書込みされてしまう。このため、語線間のショートの抵抗値により内部電位との関係で、注目しているメモリ・セルを選択後、注目メモリ・セルの語線とショートしている隣接語線以外の語線を選択し、その後、注目メモリ・セルと同一ビット線上の隣接ショート語線のメモリ・セルに注目メモリ・セルと相補データを書込む動作をし、注目メモリ・セルのセル状態の変化を検出することで、短時間のテストで語線間ショート等で電位が変化した欠陥を発見することができる。

0013

以下、本発明の一実施例について図面により説明する。

0014

図2に、本発明の半導体メモリのテスト方法により語線間の抵抗性ショートを検出する半導体メモリのメモリ・セル部分の一部を簡略化して示す。これは、一般的なSBDクランプ形のメモリ・セルを使用したメモリ・マトリックスから一部のみを取り出したものである。ここでは3個のメモリ・セル50,51,52のみを示しているが、完全なメモリ・チップはこの様なセルを数万個も含んでいる。また、実際のメモリ・チップでは、語線をコントロールする回路待機電流源回路、ビット線をコントロールする回路及び読みだし/書込み動作をする回路等を含んでいるが、簡単化のため省略してある。

0015

図2は、語線1〜3とビット線21、22のマトリックスから、メモリ・セル50〜52が選択される構成となっており、各メモリ・セル50,51,52には、待機時のデータ保持用として、待機電流源の給電線40〜42が接続されている。このような構成において、語線1と語線2が数百Ωの抵抗44でショートしていると仮定し、以下説明する。

0016

図1は、本発明の半導体メモリのテスト方法の第1の実施例の動作シーケンスを示したものである。ここで、語線1〜3は図2の同語線1〜3であり、また、ビット線20は図2のビット線21,22をまとめて表わしたものである。

0017

図1の動作シーケンスは、テストするメモリ・セルを、語線1とビット線20の交点のメモリ・セル(即ち、図2のメモリ・セル50)とした場合であり、A→B→Cの順に動作することを示している。動作は以下の通りである。
初期化として全メモリ・セルに0を書込みする。
語線1、ビット線20を0読み取り動作する。
語線3、ビット線20を0読み取り動作する。
語線2、ビット線20に1書込み動作する。
語線1、ビット線20の読み出し動作でセルの変化を調べる。
全メモリ・セルについて同様の動作を実施する。また、相補データについても同様に行う。

0018

次に、図2を参照して、上記テストにより、語線1と語線2が数百Ωでショートしている場合でも、その摘出が可能であることを説明する。

0019

語線1と語線2が数百Ωの抵抗44でショートしていると仮定し、データ破壊が起こるメモリ・セルをメモリ・セル50と仮定して、語線1、ビット線21、22を選択し、メモリ・セル50からの読みだしデータが0(または0書込み動作)であることを確認して()、その後、メモリ・セル52を選択しに行く()。このショートしていると仮定した語線1と語線2を非選択の状態にすることが重要で、ショートしていると、メモリ・セル52を選択している期間に語線1と語線2の電位がさがる。これにより、語線1と語線2につながるメモリ・セル50の待機電流源線40へ流れる保持電流ΔIstが減るために、該メモリ・セル50の保持特性が不安定な状態になる。この状態で語線2を選択し、ビット線21、22のメモリ・セルに逆情報を図の書込みパルスVWLのように入れることにより()、語線2と語線1間のショート抵抗44を介して語線1も選択された電位となり、メモリ・セル50の読出し書込み電流図2のように分流して誤書込みを起こす。したがって、語線1、ビット線20の読み出し動作でメモリ・セル50の状態を調べれば()、語線1と語線2が抵抗44でショートしていることが分かる。

0020

このような手順を残りのメモリ・セルに対しても各々繰り返す。また、相補データを使用して上述のテストを繰り返すことが望ましい。テストの効果はビット・パターンを適切に選択する事によっても増大できる。

0021

図3は、本発明の半導体メモリのテスト方法の第2の実施例の動作シーケンスを示したものである。動作は以下の通りである。
語線1、ビット線20を0読みだし動作する。(または、0書込み)
語線3、ビット線30を0読みだし動作する。
語線2、ビット線20を1書込み動作する。
語線1、ビット線20を読みだしメモリ・セルの変化をチェツクする。
相補データについても同様に行う。また、全メモリ・セルについても実施する。

0022

この第2の実施例は、語線1、ビット線20を選択して注目メモリ・セルからの読出しデータを確認後(または書込み動作)()、語線3とビット線30を選択して()、ショートしていると仮定した語線1と語線2を非選択とするものである。これ以外は第1の実施例と同様である。

0023

図4は本発明の半導体メモリのテスト方法の第3の実施例の動作シーケンスを示したもので、動作は以下の通りである。
語線1、ビット線20を0読出し動作する(または、書込み動作)。
語線3、ビット線20を2回0読出だし動作をする。
語線2、ビット線20に1書込み動作する。
語線1、ビット線20を読みだしメモリ・セルの変化をチェツクする。
相補データについても同様に行う。また、全メモリ・セルについても実施する。

0024

この第3の実施例は、注目しているメモリ・セルを選択後、該注目メモリ・セルの語線とショートしていると仮定した隣接語線以外の語線を選択する時、該選択を数回(実施例では2回)繰り返すものである。即ち、図2の例で、語線1と語線2の非選択の電位が下がった状態はショート抵抗44と語線1及び2の容量との時定数を持っており、この非選択の時間を変化させることにより、メモリ・セルの保持特性がさらに不安定な状態になることがある。本実施例はこれを利用するものである。この場合、語線の選択は第1及び第2の実施例と同様に1回として、かわりに選択する時間を長くすることでもよい。

発明の効果

0025

以上の説明から明らかな如く、請求項1の発明によれば、半導体メモリの語線間がプロセス上での配線異物またはピンホール等により抵抗性でショートしているような欠陥を短時間で効果的に摘出することができ、良好語線と欠陥語線のふるい分け等が容易になる。

0026

また、請求項2及び3の発明によれば、ショートしている語線の非選択の時間を長くすることにより、メモリ・セルの保持特性がさらに不安定になり、語線間の抵抗性ショートの欠陥をより効果的に摘出することができる。

図面の簡単な説明

0027

図1本発明の第1の実施例である半導体メモリのテスト方法の動作シーケンス図である。
図2本発明の各実施例の説明用の半導体メモリの回路図である。
図3本発明の第2の実施例である半導体メモリのテスト方法の動作シーケンス図である。
図4本発明の第3の実施例である半導体メモリのテスト方法の動作シーケンス図である。

--

0028

1〜3語線
10〜30ビット線
40〜42待機電流源線
50〜52メモリ・セル
44 ショート抵抗

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