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技術 データ多重化回路

出願人 安藤電気株式会社
発明者 渡邊浩文
出願日 1993年2月26日 (27年10ヶ月経過) 出願番号 1993-062781
公開日 1994年9月9日 (26年3ヶ月経過) 公開番号 1994-252872
状態 特許登録済
技術分野 時分割多重化通信方式
主要キーワード 供給クロック信号 入力クロック端子 リタイミングクロック 任意周波数 多重クロック 可変遅延量 位相遅延量 絶対遅延
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(1994年9月9日)のものです。
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図面 (6)

目的

多重クロック信号データ信号との位相関係を一定に保つようにデータ発生回路への供給クロック信号位相を制御することにより、遅延素子遅延量の少ないデータ多重回路を提供する。

構成

データを多重化するために必要な位相を持つ参照信号と多重クロック信号との位相ずれを検出する位相比較回路2と、位相ずれに応じた制御信号を発生するループフィルタ3と、制御信号に応じて位相が変化する可変遅延回路5を備える。

概要

背景

次に、従来技術によるデータ多重回路ブロック図を図4に示す。図4の11はデータ発生回路、4は多重回路、6は分周回路、8はリタイミング回路、7と15とは位相調整用遅延素子である。

分周回路6は、入力クロック端子20よりクロック信号20Aを入力し、分周クロック信号6Aを発生する。分周クロック信号6Aはデータ発生回路11に入力される。データ発生回路11は、分周クロック信号6Aに同期したデータ信号11Aを発生する。

遅延素子15は、分周回路6の分周クロック信号6Aを入力とし、遅延信号15Aを出力する。多重回路4は、データ信号11Aと遅延信号15Aとを入力し、この遅延信号15Aを同期クロック信号として多重化を行う。すなわち、遅延信号15Aは、データ信号11Aの位相に調整された多重クロック信号となり、多重回路4で多重化データ信号14Aを発生させる。

遅延素子7は、入力クロック端子20から入力するクロック信号20Aを遅延し、遅延信号7Aを出力する。リタイミング回路8は、データ信号14Aと遅延信号7Aとを入力する。遅延信号7Aは、データ信号14Aの位相に調整されたリタイミングクロックとなり、データ信号14Aをリタイミングして出力端子21より多重化した信号を出力する。

つぎに、図4の動作を図5のタイムチャートを参照して説明する。図5で、20Aは入力クロック信号20の波形であり、6Aは分周回路6の出力波形である。図5では、入力クロック信号20は4分周されて出力されている。分周回路6の出力6Aは、入力クロックより遅延時間T1 だけ遅れて発生する。

11Aはデータ発生回路11より出力されるデータ信号であり、分周回路6の出力6Aがデータ発生回路11に入力してから遅延時間T2 だけ遅れて発生する。15Aは遅延素子15の出力波形であり、出力6Aの波形より遅延時間T7 だけ遅れて発生する。出力15Aは、データ信号11Aに位相をあわせた多重クロック信号の波形であり、データ信号11Aのデータの中心でクロックを発生するように調整されている。

14Aは多重回路4の出力波形であり、多重回路4の動作時間の分だけ遅延し、遅延時間T5 だけ遅れて発生する。7Aは遅延素子7の出力波形であり、クロック信号20Aの波形より遅延時間T8 だけ遅延して発生する。この出力7Aは、データ信号14Aに位相をあわせたリタイミングクロックの波形である。

概要

多重クロック信号とデータ信号との位相関係を一定に保つようにデータ発生回路への供給クロック信号の位相を制御することにより、遅延素子の遅延量の少ないデータ多重化回路を提供する。

データを多重化するために必要な位相を持つ参照信号と多重クロック信号との位相ずれを検出する位相比較回路2と、位相ずれに応じた制御信号を発生するループフィルタ3と、制御信号に応じて位相が変化する可変遅延回路5を備える。

目的

この発明は、多重クロック信号とデータ信号との位相関係を一定に保つようにデータ発生回路への供給クロック信号の位相を制御することにより、遅延素子の遅延量の少ないデータ多重化回路を提供することを目的とする。

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

入力クロック信号(20A) を分周して分周クロック信号(6A)を出力する分周回路(6) と、分周クロック信号(6A)を入力してこの分周クロック信号(6A)に同期したデータ信号(1A)を出力するデータ発生回路(1) と、データ信号(1A)を入力し、分周クロック信号(6A)を所定量遅延した遅延クロック信号多重クロック信号としてデータ信号(1A)の多重化を行う多重回路(4) とを備えるデータ多重回路において、データ発生回路(1) から出力されるデータ信号(1A)の出力に合わせた参照信号(1B)と分周クロック信号(6A)とを入力し、両信号の位相差を表わす信号(2A)を出力する位相比較回路(2) と、データ発生回路(1) に入力される分周クロック信号(6A)の位相遅延量を変化させる可変遅延回路(5) と、位相差を表わす信号(2A)を入力し、これが多重回路(4) で多重可能な位相差となるように可変遅延回路(5) を制御する制御信号(3A)を出力するループフィルタ(3) を備える事を特徴とするデータ多重化回路。

技術分野

0001

この発明は、データを多重化して高速なデータを発生させるデータ多重回路についてのものであり、任意周波数に対応したデータ多重化回路についてのものである。

背景技術

0002

次に、従来技術によるデータ多重化回路のブロック図を図4に示す。図4の11はデータ発生回路、4は多重回路、6は分周回路、8はリタイミング回路、7と15とは位相調整用遅延素子である。

0003

分周回路6は、入力クロック端子20よりクロック信号20Aを入力し、分周クロック信号6Aを発生する。分周クロック信号6Aはデータ発生回路11に入力される。データ発生回路11は、分周クロック信号6Aに同期したデータ信号11Aを発生する。

0004

遅延素子15は、分周回路6の分周クロック信号6Aを入力とし、遅延信号15Aを出力する。多重回路4は、データ信号11Aと遅延信号15Aとを入力し、この遅延信号15Aを同期クロック信号として多重化を行う。すなわち、遅延信号15Aは、データ信号11Aの位相に調整された多重クロック信号となり、多重回路4で多重化データ信号14Aを発生させる。

0005

遅延素子7は、入力クロック端子20から入力するクロック信号20Aを遅延し、遅延信号7Aを出力する。リタイミング回路8は、データ信号14Aと遅延信号7Aとを入力する。遅延信号7Aは、データ信号14Aの位相に調整されたリタイミングクロックとなり、データ信号14Aをリタイミングして出力端子21より多重化した信号を出力する。

0006

つぎに、図4の動作を図5タイムチャートを参照して説明する。図5で、20Aは入力クロック信号20の波形であり、6Aは分周回路6の出力波形である。図5では、入力クロック信号20は4分周されて出力されている。分周回路6の出力6Aは、入力クロックより遅延時間T1 だけ遅れて発生する。

0007

11Aはデータ発生回路11より出力されるデータ信号であり、分周回路6の出力6Aがデータ発生回路11に入力してから遅延時間T2 だけ遅れて発生する。15Aは遅延素子15の出力波形であり、出力6Aの波形より遅延時間T7 だけ遅れて発生する。出力15Aは、データ信号11Aに位相をあわせた多重クロック信号の波形であり、データ信号11Aのデータの中心でクロックを発生するように調整されている。

0008

14Aは多重回路4の出力波形であり、多重回路4の動作時間の分だけ遅延し、遅延時間T5 だけ遅れて発生する。7Aは遅延素子7の出力波形であり、クロック信号20Aの波形より遅延時間T8 だけ遅延して発生する。この出力7Aは、データ信号14Aに位相をあわせたリタイミングクロックの波形である。

発明が解決しようとする課題

0009

しかし図4の構成では、多重回路4への多重クロック信号15Aは、遅延素子15によってデータ発生回路11の遅延量T2 と多重回路4への入力余裕を考慮した時間T7 分遅らせる必要がある。また、リタイミング回路8へのリタイミングクロック信号7Aは、遅延素子7によって、分周回路6の遅延量T1 と多重回路4への分周クロック信号の遅延量T7 と多重回路4の遅延量T5 とリタイミング回路8への入力余裕を考慮した時間T8 分遅らせる必要がある。

0010

このように、多重度が上がるにしたがって、データ発生回路内部の絶対遅延時間が増大し、それに合わせる多重クロック信号15A、リタイミングクロック信号7Aの絶対遅延時間量が増大する。

0011

この発明は、多重クロック信号とデータ信号との位相関係を一定に保つようにデータ発生回路への供給クロック信号の位相を制御することにより、遅延素子の遅延量の少ないデータ多重化回路を提供することを目的とする。

課題を解決するための手段

0012

この目的を達成するために、この発明では、入力クロック信号20Aを分周して分周クロック信号6Aを出力する分周回路6と、分周クロック信号6Aを入力してこの分周クロック信号6Aに同期したデータ信号1Aを出力するデータ発生回路1と、データ信号1Aを入力し、分周クロック信号6Aを所定量遅延した遅延クロック信号を多重クロック信号としてデータ信号1Aの多重化を行う多重回路4とを具備したデータ多重化回路において、データ発生回路1から出力されるデータ信号1Aの出力に合わせた参照信号1Bと分周クロック信号6Aとを入力し、両信号の位相差を表わす信号2Aを出力する位相比較回路2と、データ発生回路1に入力される分周クロック信号6Aの位相遅延量を変化させる可変遅延回路5と、位相差を表わす信号2Aを入力し、これが多重回路4で多重可能な位相差となるように可変遅延回路5を制御する制御信号3Aを出力するループフィルタ3とを設ける。

0013

入力クロックは多重回路用分周回路6で分周され、多重回路4と位相比較回路2とに送られる。さらに可変遅延回路5を通してデータ発生回路1に送られる。データ発生回路1はデータを出力すると共に、このデータを多重化するために必要な位相を持つ参照信号を位相比較回路2に送る。位相比較回路2は、参照信号と多重クロックとの位相を比較し、その比較結果をループフィルタ3に送る。ループフィルタ3は、位相ずれに応じた制御信号を可変遅延回路5に送る。可変遅延回路5では制御信号に応じてデータ発生回路に送られるクロックを遅延させる。この結果、多重クロックと参照信号との位相が一致し、多重回路に入力されるデータと多重クロックとの位相関係が調整され多重可能となる。

0014

次にこの発明によるデータ多重化回路の実施例の構成を図1に示す。図1の1はデータ発生回路、2は位相比較回路、3はループフィルタ、5は可変遅延回路である。図1で、多重回路4、多重回路用分周回路6、遅延素子7およびリタイミング回路8は図4と同じである。図1では、位相比較回路、ループフィルタ3および可変遅延回路5により、図4で示した遅延素子15を省略し、データ発生回路へのクロック供給回路が構成されている。

0015

データ発生回路1は、データを多重化するために必要な位相を持つ参照信号1Bを発生させる。参照信号1Bは、多重クロック信号6Aと位相比較回路2で比較され、その出力は、ループフィルタ3により、位相差に応じた制御信号3Aに変換され可変遅延回路5の信号遅延量を変化させる。

0016

データ発生回路1、位相比較回路2、ループフィルタ3、及び可変遅延回路5から構成されるフィードバックループにより、多重クロック信号6Aと参照信号1Bの位相が一致するよう制御される。その結果、データ発生回路1から出力されるデータ信号1Aは、多重回路4で多重クロック信号6Aによりデータを多重化するのに必要な位相関係となる。

0017

多重回路4で多重クロック信号6Aにより多重化されたデータ信号4Aは、データ発生回路1の絶対遅延時間の影響を考慮する必要がなくなるため、リタイミング回路8に入力されるリタイミングクロック信号7Aの位相調整用遅延素子7の遅延量としては、分周回路6と多重回路4の遅延量でよい。したがって、多重クロック信号6Aとリタイミングクロック7Aは、データ発生回路の位相と絶対的にあっている必要はなく、任意の周波数においても多重化することができる。

0018

図1の可変遅延回路5の制御信号3Aと可変遅延量との関係を図2により説明する。可変遅延回路5では制御信号3Aにより連続的にその遅延量がクロック1周期分の時間だけ変化するため、多重クロック信号6Aから制御信号3Aにより連続的に遅延量が変化するデータ発生回路用入力クロック信号5Aを発生する事ができる。

0019

次に、図1のタイムチャートを図3に示す。図3において、クロック信号20AのパルスP1 からパルスP2 の間は、可変遅延回路5への制御信号3Aを接続しないで位相が制御されていない状態を示し、パルスP2 からは位相が制御された状態の波形図をあらわす。

0020

図3で、20Aは入力クロック信号の波形、6Aはデータ多重回路用分周回路6より出力される分周クロック信号の波形である。多重クロック信号6Aは分周回路6の遅延分であるTd1遅れで発生する。

0021

1Aはデータ発生回路1の出力データ信号の波形、1Bはデータ発生回路1の参照信号の波形である。データ信号1Aはデータ発生回路1の遅延分であるTd2遅れて発生する。参照信号1Bは、データ信号1Aが多重化されるために必要な位相を持って発生される。

0022

3Aは位相比較回路2の位相差に応じたループフィルタ3の出力波形であり、5Aは可変遅延回路の出力信号で、制御信号3Aにより遅延量が制御されたデータ発生回路用入力クロック波形である。

0023

パルスP1 からパルスP2 の位相が制御されていない状態の間では、可変遅延回路5の遅延量はTd3となっている。そして多重クロック信号6Aと参照信号1Bとの位相比較の結果、参照信号1Bの位相が進んでいるため、ループフィルタ3の出力である制御信号3Aは、可変遅延回路5の遅延量を増加させるように動作している。

0024

パルスP2 以降は、位相が制御され可変遅延回路5の遅延量がTd4と増加することにより、多重クロック信号6Aと参照信号1Bの位相が一致している。したがって、多重クロック信号6Aでデータ信号1Aを多重化することができる。

0025

また、4Aは多重回路4の出力波形、7Aはリタイミングクロックの波形である。4Aは多重回路4の遅延分Td5遅れて発生する。リタイミングクロック信号7Aは、多重回路4の出力4Aにだけ位相があっていればよく、遅延量Td6は多重用分周回路6の遅延Td1と多重回路4の遅延Td5の和となる。

発明の効果

0026

この発明によれば、多重クロック信号6Aに対してデータ発生回路1の参照信号1Bが位相制御され、その結果、多重回路4で多重化が可能なようにデータ発生回路1のデータ1Aが位相制御されるので、遅延時間Td2の分を遅延させる必要がない。また、多重クロック信号6Aに対して位相の決定するリタイミングクロック信号7AもTd2の遅延分がなくなるため、多重回路4の遅延時間Td5と分周回路6の遅延時間Td1の分だけ遅延させればよく、任意の遅延量のデータ発生回路に対応し、任意の周波数での多重化も可能になる。

図面の簡単な説明

0027

図1この発明によるデータ多重化回路の実施例を示す機能ブロック図である。
図2図1の可変遅延回路5の可変遅延量の特性図である。
図3図1のタイムチャートである。
図4従来のデータ多重化回路の構成図である。
図5図4のタイムチャートである。

--

0028

1 データ発生回路
2位相比較回路
3ループフィルタ
4多重回路
5可変遅延回路
6分周回路
7遅延素子
8 リタイミング回路

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