図面 (/)

技術 クロック信号生成回路及びプリチャージ式集積回路

出願人 株式会社東芝東芝マイクロエレクトロニクス株式会社
発明者 宇佐美公良
出願日 1993年11月16日 (27年3ヶ月経過) 出願番号 1993-286872
公開日 1994年8月12日 (26年6ヶ月経過) 公開番号 1994-224700
状態 拒絶査定
技術分野 論理回路II パルス発生器
主要キーワード 立上り速度 式集積回路 Nチャネル 最適配分 パイプラインハザード 主クロック 低位電源 高位電源
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(1994年8月12日)のものです。
また、この項目は機械的に抽出しているため、正しく解析できていない場合があります

図面 (20)

目的

この発明は、プリチャージ式回路アドレス信号又は入力データが確定するタイミングに応じてプリチャージ期間を設定するクロック信号を生成するクロック信号生成回路、及びこの回路を備えたプリチャージ式集積回路を提供することを目的とする。

構成

主クロック信号を受けて反転出力する第1のインバータ回路4と、主クロック信号と、アドレス信号又は入力データが主クロック信号に対して確定するタイミングを示すタイミング信号を受ける論理和ゲート6と、第1のインバータ回路4の出力端子電源との間に接続されて、論理和ゲート6の出力により導通制御されるFETP2と、第1のインバータ回路4の出力を受けて反転出力し、タイミング信号にしたがって主クロック信号のデューティー比可変されてなるクロック信号を生成する第2のインバータ回路5とからなるクロック信号生成回路。

概要

背景

従来のプリチャージ式集積回路では、クロック信号が´H´の期間(または´L´の期間)にプリチャージを行い、クロックが´L´の期間(または´H´の期間)に読出し動作(すなわち放電またはダイナミックに´H´を保持)を行っていた。

図17は従来のプリチャージ式RAMの回路構成図であり、図18は図17の構成要素であるメモリセル(MC)の内部回路を示す図である。

図17に示す回路は、アドレスデコーダ51、ワード線(WL)に接続されるANDゲート52、ビット線(BIT)に接続されるプリチャージトランジスタ53、メモリアレイ54、センスアンプ55、プロセッサメインクロック(SCLK)で駆動されるRAM用クロックバッファ56、及びこのバッファ56の出力信号(CLK)を反転するインバータ57から成っている。

次に、図17を参照して、回路動作を説明する。

まず、CLKが´H´の期間に、プリチャージトランジスタ53がオンする。同時に、ワード線に接続されるANDゲート52の入力にはCLKの反転信号が入力されているので、すべてのワード線が´L´となり、ビット線は´H´にプリチャージされる。なお、この期間(すなわちCLKが´H´の期間)に、アドレスが有効になり、アドレスデコードが完了するものとする。

次に、CLKが´L´になると、ANDゲート52の入力であるCLKの反転信号は´H´となるので、アドレスデコーダ51のデコード結果がそのままワード線に伝えられる。すなわち、選択されたワード線のみが´H´となる。また、この期間(すなわちCLKが´L´の期間)には、プリチャージトランジスタ53がオフしている。したがって、例えばワード線WL0が選択されて´H´になり、メモリセル00に´H´が記憶されていた場合(具体的には図18中のノード1が´H´の場合)には、ビット線BIT0は´H´のままダイナミックに保持される。

一方、この時、図18に示すメモリセル中のノード2は´L´であるため、ビット線/BIT0にプリチャージされていた電荷は、メモリセル00に流れ込み放電する。この結果、ビット線/BIT0は´L´となる。ビット線BIT0及びビット線/BIT0の電位変化は、センスアンプ55に伝えられて増幅され、データ入力として読み出される。

概要

この発明は、プリチャージ式回路アドレス信号又は入力データが確定するタイミングに応じてプリチャージ期間を設定するクロック信号を生成するクロック信号生成回路、及びこの回路を備えたプリチャージ式集積回路を提供することを目的とする。

主クロック信号を受けて反転出力する第1のインバータ回路4と、主クロック信号と、アドレス信号又は入力データが主クロック信号に対して確定するタイミングを示すタイミング信号を受ける論理和ゲート6と、第1のインバータ回路4の出力端子電源との間に接続されて、論理和ゲート6の出力により導通制御されるFETP2と、第1のインバータ回路4の出力を受けて反転出力し、タイミング信号にしたがって主クロック信号のデューティー比可変されてなるクロック信号を生成する第2のインバータ回路5とからなるクロック信号生成回路。

目的

そこで、本発明は、上記に鑑みてなされたものであり、その目的とするところは、構成の大型化ならびに複雑化を招くとこなく、プリチャージ式回路の出力を選択決定する信号が確定するタイミングに応じてプリチャージ期間を設定するクロック信号を生成するクロック信号生成回路を提供するとともに、このクロック信号生成回路を備えたプリチャージ式集積回路を提供することにある。

効果

実績

技術文献被引用数
0件
牽制数
0件

この技術が所属する分野

(分野番号表示ON)※整理標準化データをもとに当社作成

ライセンス契約や譲渡などの可能性がある特許掲載中! 開放特許随時追加・更新中 詳しくはこちら

請求項1

主クロック信号と、クロック信号にしたがってプリチャージ動作が行われる回路の出力を選択決定する信号が主クロック信号に対して確定するタイミングを示すタイミング信号を受けて、タイミング信号にしたがって主クロック信号のデューティー比可変したクロック信号を生成してなることを特徴とするクロック信号生成回路

請求項2

主クロック信号を受けて反転出力する第1のインバータ回路と、主クロック信号と、クロック信号にしたがってプリチャージ動作が行われる回路の出力を選択決定する信号が主クロック信号に対して確定するタイミングを示すタイミング信号を受ける論理和ゲートと、第1のインバータ回路の出力端子電源との間に接続されて、論理和ゲートの出力により導通制御されるFETと、第1のインバータ回路の出力を受けて反転出力し、タイミング信号にしたがって主クロック信号のデューティー比が可変されてなるクロック信号を生成する第2のインバータ回路とを有することを特徴とするクロック信号生成回路。

請求項3

主クロック信号を受けて反転出力する第1のインバータ回路と、主クロック信号と、クロック信号にしたがってプリチャージ動作が行われる回路の出力を選択決定する信号が主クロック信号のハイレベル期間において確定する場合にそのタイミングを示す第1のタイミング信号を受ける論理和ゲートと、第1のインバータ回路の出力端子と高位電源との間に接続されて、論理和ゲートの出力により導通制御されるFETと、クロック信号にしたがってプリチャージ動作が行われる回路の出力を選択決定する信号が主クロック信号のロウレベル期間において確定する場合にそのタイミングを示す第2のタイミング信号を受けて反転出力する第3のインバータ回路と、主クロック信号と第3のインバータ回路の出力を受ける論理積ゲートと、第1のインバータ回路の出力端子と低位電源との間に接続されて、論理積ゲートの出力により導通制御されるFETと、第1のインバータ回路の出力を受けて反転出力し、第1又は第2のタイミング信号にしたがって主クロック信号のデューティー比が可変されてなるクロック信号を生成する第2のインバータ回路とを有することを特徴とするクロック信号生成回路。

請求項4

クロック信号にしたがってプリチャージ動作が行われる回路の出力を選択決定する信号をアドレス信号とする請求項1,2又は3記載のクロック信号生成回路と、クロック信号生成回路によって生成されるクロック信号の前半のハイレベル期間又はロウレベル期間にプリチャージ動作が行われ、後半のロウレベル期間又はハイレベル期間にアドレス信号によって選択された出力の読み出し動作が行われるプリチャージ記憶回路とを有することを特徴とするプリチャージ式集積回路

請求項5

クロック信号にしたがってプリチャージ動作が行われる回路の出力を選択決定する信号を入力データとする請求項1,2又は3記載のクロック信号生成回路と、クロック信号生成回路によって生成されるクロック信号の前半のハイレベル期間又はロウレベル期間にプリチャージ動作が行われ、後半のロウレベル期間又はハイレベル期間に入力データにしたがって決定される出力の読み出し動作が行われるプリチャージ式論理回路とを有することを特徴とするプリチャージ式集積回路。

技術分野

0001

本発明は、プリチャージ式RAMまたはプリチャージ式ROM、あるいはプリチャージ式論理回路といった、プリチャージ式集積回路及びこの回路クロック信号を生成するクロック信号生成回路に関するものであり、特に、マイクロプロセッサやDSP内部のマクロセル回路として、あるいはASIC(Application Specific IntegratedCircuit) のハードマクロセルとして使用されるものである。

背景技術

0002

従来のプリチャージ式集積回路では、クロック信号が´H´の期間(または´L´の期間)にプリチャージを行い、クロックが´L´の期間(または´H´の期間)に読出し動作(すなわち放電またはダイナミックに´H´を保持)を行っていた。

0003

図17は従来のプリチャージ式RAMの回路構成図であり、図18図17の構成要素であるメモリセル(MC)の内部回路を示す図である。

0004

図17に示す回路は、アドレスデコーダ51、ワード線(WL)に接続されるANDゲート52、ビット線(BIT)に接続されるプリチャージトランジスタ53、メモリアレイ54、センスアンプ55、プロセッサメインクロック(SCLK)で駆動されるRAM用クロックバッファ56、及びこのバッファ56の出力信号(CLK)を反転するインバータ57から成っている。

0005

次に、図17を参照して、回路動作を説明する。

0006

まず、CLKが´H´の期間に、プリチャージトランジスタ53がオンする。同時に、ワード線に接続されるANDゲート52の入力にはCLKの反転信号が入力されているので、すべてのワード線が´L´となり、ビット線は´H´にプリチャージされる。なお、この期間(すなわちCLKが´H´の期間)に、アドレスが有効になり、アドレスデコードが完了するものとする。

0007

次に、CLKが´L´になると、ANDゲート52の入力であるCLKの反転信号は´H´となるので、アドレスデコーダ51のデコード結果がそのままワード線に伝えられる。すなわち、選択されたワード線のみが´H´となる。また、この期間(すなわちCLKが´L´の期間)には、プリチャージトランジスタ53がオフしている。したがって、例えばワード線WL0が選択されて´H´になり、メモリセル00に´H´が記憶されていた場合(具体的には図18中のノード1が´H´の場合)には、ビット線BIT0は´H´のままダイナミックに保持される。

0008

一方、この時、図18に示すメモリセル中のノード2は´L´であるため、ビット線/BIT0にプリチャージされていた電荷は、メモリセル00に流れ込み放電する。この結果、ビット線/BIT0は´L´となる。ビット線BIT0及びビット線/BIT0の電位変化は、センスアンプ55に伝えられて増幅され、データ入力として読み出される。

発明が解決しようとする課題

0009

このようなプリチャージ式のRAMを使用する際には、アドレスが決まるタイミングと、RAMデータを出力してほしいタイミングがそれぞれスペックとして与えられる。例えばスペックとして、
(1)図19(a) に示すように、アドレスはCLKが´H´になった後の時刻t1 に決まり、データ出力は、CLKが´L´になった後の時刻t2 で出力してほしいというスペック(アドレスデコード,読出しのいずれもほぼ妥当な時間が与えられているスペック)
(2)図19(b) に示すように、アドレスはCLKが´H´になってからかなり遅れて(すなわち時刻t3 に)決まり、データ出力もCLKが´L´になってから、かなり遅れて(時刻t4 で)出力してよいというスペック(アドレスデコードが時間的に余裕がなくなる一方で、読出し時間には過大な余裕が与えられたスペック)
の2つのスペックを考える。

0010

ここで、RAMの性能として、上記(1)のスペックに対しては、かろうじてタイミングを満足させる状態で動作できるが、上記(2)のスペックに対しては、アドレスデコード動作がこのタイミングでは行えない。すなわち、時刻t3 からCLKの立下りエッジまでの間にアドレスデコードが完了できないものであるとする。

0011

このようなRAMに対し、(1)のスペックと(2)のスペックが同時に要求されることがあり得る。これは、次のような場合である。

0012

図20に示すように、コントロールロジック58の内部状態によって、パスAとパスBの両方がクリティカルパスになる場合である。パスAは、フリップフロップ(F/F)59から論理ゲート60及びセレクタ61を経てアドレスとなり、RAM66の出力のデータはバスドライバ62及びバス63を経て論理ゲート64を通った後、F/F65に格納されるというパスである。このパスは、F/F59からアドレスに至るまでの論理段数及びRAM出力からF/F65に至るまでの論理段数が著しく多くない場合である。したがって、パスAに対するタイミング・スペックは前記(1)に相当する。

0013

これに対して、パスBは、F/F66から論理ゲート群67を何段も通った後セレクタ61を経てアドレスとなり、RAM出力のデータはすぐにF/F68に格納されるというパスである。このパスBは、F/F66からアドレスに至るまでの論理段数が著しく多い一方で、RAM出力からF/F68に格納されるまでの論理段数が少ない場合である。したがって、パスBに対するタイミング・スペックは、前記(2)に相当する。

0014

上記(1)のスペック及び(2)のスペックを、同一のRAM66で満足させるためには、従来、アドレスデコード速度をさらに上げて解決するという方法が採られていた。しかしながら、特に、RAMのワード数が多い場合にアドレスデコードを高速化するには、ハードウェアの著しい増大や回路の複雑化を招くという問題点があった。

0015

一方、上記(1)および(2)のスペックに対して、それぞれ別々のRAMを用意して対応するという方法もあるが、これではRAMを2個用意することになり、やはりハードウェアの増大を招いてしまう。

0016

そこで、本発明は、上記に鑑みてなされたものであり、その目的とするところは、構成の大型化ならびに複雑化を招くとこなく、プリチャージ式回路の出力を選択決定する信号が確定するタイミングに応じてプリチャージ期間を設定するクロック信号を生成するクロック信号生成回路を提供するとともに、このクロック信号生成回路を備えたプリチャージ式集積回路を提供することにある。

課題を解決するための手段

0017

上記目的を達成するために、請求項1記載の発明は、主クロック信号と、クロック信号にしたがってプリチャージ動作が行われる回路の出力を選択決定する信号が主クロック信号に対して確定するタイミングを示すタイミング信号を受けて、タイミング信号にしたがって主クロック信号のデューティー比可変したクロック信号を生成してなる。

0018

請求項2記載の発明は、主クロック信号を受けて反転出力する第1のインバータ回路と、主クロック信号と、クロック信号にしたがってプリチャージ動作が行われる回路の出力を選択決定する信号が主クロック信号に対して確定するタイミングを示すタイミング信号を受ける論理和ゲートと、第1のインバータ回路の出力端子電源との間に接続されて、論理和ゲートの出力により導通制御されるFETと、第1のインバータ回路の出力を受けて反転出力し、タイミング信号にしたがって主クロック信号のデューティー比が可変されてなるクロック信号を生成する第2のインバータ回路とから構成される。

0019

請求項3記載の発明は、主クロック信号を受けて反転出力する第1のインバータ回路と、主クロック信号と、クロック信号にしたがってプリチャージ動作が行われる回路の出力を選択決定する信号が主クロック信号のハイレベル期間において確定する場合にそのタイミングを示す第1のタイミング信号を受ける論理和ゲートと、第1のインバータ回路の出力端子と高位電源との間に接続されて、論理和ゲートの出力により導通制御されるFETと、クロック信号にしたがってプリチャージ動作が行われる回路の出力を選択決定する信号が主クロック信号のロウレベル期間において確定する場合にそのタイミングを示す第2のタイミング信号を受けて反転出力する第3のインバータ回路と、主クロック信号と第3のインバータ回路の出力を受ける論理積ゲートと、第1のインバータ回路の出力端子と低位電源との間に接続されて、論理積ゲートの出力により導通制御されるFETと、第1のインバータ回路の出力を受けて反転出力し、第1又は第2のタイミング信号にしたがって主クロック信号のデューティー比が可変されてなるクロック信号を生成する第2のインバータ回路とから構成される。

0020

請求項4記載の発明は、クロック信号にしたがってプリチャージ動作が行われる回路の出力を選択決定する信号をアドレス信号とする請求項1,2又は3記載のクロック信号生成回路と、クロック信号生成回路によって生成されるクロック信号の前半のハイレベル期間又はロウレベル期間にプリチャージ動作が行われ、後半のロウレベル期間又はハイレベル期間にアドレス信号によって選択された出力の読み出し動作が行われるプリチャージ式記憶回路とから構成される。

0021

請求項5記載の発明は、クロック信号にしたがってプリチャージ動作が行われる回路の出力を選択決定する信号を入力データとする請求項1,2又は3記載のクロック信号生成回路と、クロック信号生成回路によって生成されるクロック信号の前半のハイレベル期間またはロウレベル期間にプリチャージ動作が行われ、後半のロウレベル期間又はハイレベル期間に入力データにしたがって決定される出力の読み出し動作が行われるプリチャージ式論理回路とから構成される。

0022

上記構成において、請求項1又は2記載の発明は、主クロック信号のデューティー比をタイミング信号にしたがって可変して、クロック信号を生成するようにしている。

0023

請求項3記載の発明は、主クロック信号のデューティー比を第1又は第2のタイミング信号にしたがって可変して、クロック信号を生成するようにしている。

0024

請求項4記載の発明は、請求項1,2又は3記載のクロック信号生成回路によって生成されるクロック信号にしたがって、プリチャージ式の論理回路を動作させるようにしている。

0025

請求項5記載の発明は、請求項1,2又は3記載のクロック信号生成回路によって生成されるクロック信号にしたがって、プリチャージ式の記憶回路を動作させるようにしている。

0026

以下、図面を用いてこの発明の実施例を説明する。

0027

図1はこの発明の一実施例に係わるプリチャージ式集積回路の構成を示す図である。

0028

図1に示す実施例は、プリチャージ式集積回路をプリチャージ式のRAMとした実施例である。

0029

図1において、プリチャージ式RAM1は、クロック信号生成回路となるクロックバッファ2から与えられるクロック信号(CLK)を受けて、プリチャージ動作及び読み出し動作を行ない、クロックバッファ2は、プリチャージ式回路の出力を選択決定する信号、すなわちRAMの場合にはアドレス信号を出力するコントロール・ロジック3から与えられるアドレス・タイミングを示す信号(ADRTIM)と、主クロック信号となるプロセッサ(図示せず)のメインクロック信号(SCLK)からクロック信号(CLK)を生成する。ADRTIMは、アドレスが有効になるタイミングが遅いか遅くないかを示す信号で、例えば、
ADRTIM=1の時は、アドレスが決まるのが遅い場合(前述の図16(b)の場合)
ADRTIM=0の時には、アドレスが決まるのが遅くない場合(前述の図16(a) の場合)
であることを示すものとする。

0030

図2図1に示すクロックバッファ2の具体的な一実施例の構成を示す図である。

0031

図2において、クロックバッファ2は、PチャネルトランジスタP1とNチャネルトランジスタN1とからなり、メインクロック信号(SLCK)を受けて反転出力する第1のインバータ回路4と、この第1のインバータ回路4の出力端子(ノードT1)に入力端子が接続されて、クロック信号(CLK)を生成出力する第2のインバータ回路5と、電源VDDとノードT1との間に接続されたPチャネルトランジスタP2と、メインクロック信号(SCLK)とアドレス・タイミング信号(ADRTIM)を入力とし、出力でPチャネルトランジスタP2を導通制御する論理和(OR)ゲート6とを備えて構成されている。

0032

ここで、PチャネルトランジスタP1は、その大きさ(ここではトランジスタ幅Wのことを指すものとする)は、PチャネルトランジスタP2の大きさよりも、かなり小さく設定する。

0033

次に、図2に示すように構成されたクロックバッファ2の動作を説明する。

0034

まず、ADRTIM=0の時は、ORゲート6の出力にはSCLKと同一の論理がそのまま伝えられる。したがって、SCLKが´L´の時には、PチャネルトランジスタP1及びP2はいずれもオンし、SCLKが´H´の時PチャネルトランジスタP1及びP2はいずれもオフする。SCLKの´H´から´L´への変化にともない、ノードT1はPチャネルトランジスタP1及びP2で充電され、SCLKの´L´から´H´への変化にともない、NチャネルトランジスタN1で放電される。

0035

なお、図3(a) に示すように、ノードT1の立上り速度立下り速度がほぼ等しくなるように、「WP1+WP2」と「WN1」をそれぞれ設定する。ここで、WP1はPチャネルトランジスタP1のWの大きさを表すものとする(WP2,WN1も同様)。また、ノードT1の立上りと立下りがほぼ等しい場合に、クロックバッファ2の出力であるCLKも立上りと立下りがほぼ等しくなるように、第2のインバータ回路5のトランジスタの大きさを設定する。CLKの波形は、図3(a) に示したようになる。

0036

次に、上記のようにトランジスタの大きさが設定されている回路構成において、ADRTIM=1の時の動作を説明する。

0037

ADRTIMが´1´であるため、ORゲート6の出力は常に´1´となり、PチャネルトランジスタP2はSCLKによらずオフ状態となる。このような状態において、SCLKが´L´から´H´に変化すると、ノードT1はNチャネルトランジスタN1で放電される。NチャネルトランジスタN1により放電を行うのは、前述のADRTIM=0の時と同じであり、ノードT1の立下り速度はADRTIMが´1´の場合も´0´の場合も、ほぼ同じである。

0038

これに対して、ADRTIMが´1´の状態でSCLKが´H´から´L´に変化すると、ノードT1を充電するのは、PチャネルトランジスタP1だけである。前述したように、PチャネルトランジスタP1の大きさはPチャネルトランジスタP2に比べて小さいので、ノードT1の立上り速度は、図3(b) に示すように、緩やかになりゆっくりと´L´から´H´に立上がる。ノードT1の電位を受ける第2のインバータ回路5は、入力電位が自身の論理しきい値を越えた時点で出力を反転するので、第2のインバータ回路の出力であるCLKが´H´から´L´に変化する時点に着目すると、ADRTIM=1の時のほうがADRTIM=0の時に比べ、CLKが変化する時点(時刻)が遅れることになる。

0039

この結果として、ADRTIM=1の時には、CLKは´H´の期間が長く、´L´の期間が短いクロックパルスとなる。

0040

プリチャージ式RAM1が、前述の(1)のスペック(アドレスが決まるのが遅くないスペック)を要求される場合には、ADRTIM=0として動作を行う。RAM1が使用するCLKは、図3(a) に示すような波形でクロックバッファ2から供給されるので、CLKが´H´の期間に行うアドレスデコード動作、及びCLKが´L´の期間に行う読出し動作がともに、妥当な時間的配分がなされる。

0041

一方、RAM1が、前述の(2)のスペック(アドレスが決まるのが遅いスペック)を要求される場合には、ADRTIM=1として動作を行う。RAM1が使用するCLKは、図3(b) に示すような波形で供給される。CLKが´H´の期間が´L´の期間よりも長くなっているため、CLKが´H´の期間に行うアドレスデコード動作には、前述の従来方式に比べ、時間的な余裕が増えている。

0042

これに対して、CLKが´L´の期間に行う読出し動作は、前述の従来方式では過大な時間的余裕が与えられていたが、本発明(図3(b))では、読出しに与えられる時間的余裕が削減されている。これは、ADRTIM=1の時、CLKの立下りが後へずれるため、読出し開始が遅れるためである。

0043

以上の結果として、前述の(2)のスペックが要求された場合でも、ADRTIMを´1´とすることにより、RAM1のアドレスデコード動作、及び読出し動作ともに、均等で妥当な時間的配分がなされ、アドレスデコード動作及び読出し動作とも無理のない動作を行うことが可能となる。

0044

図1に示すクロックバッファ2は、図4に示す構成によっても実現できる。図2に示す構成では、計11個のトランジスタが必要(但し、ORゲートはCMOSのNORゲート(4トランジスタ)とインバータ(2トランジスタ)で構成されるとし、またノードT1を反転してCLKを出力するインバータ(2トランジスタ)も勘定に入れた)であるが、図4に示す構成では、計6個のトランジスタで実現している。

0045

次に、図4に示す回路の動作を説明する。

0046

ここで、PチャネルトランジスタP3の大きさは、PチャネルトランジスタP2の大きさより、かなり小さく設定しておく。

0047

まず、ADRTIM=0の時は、PチャネルトランジスタP2はSCLKによらずオン状態となる。SCLKが´L´から´H´に変化する時、PチャネルトランジスタP1がオフし、NチャネルトランジスタN1がオンするので、ノードT1はNチャネルトランジスタN1により放電される。放電速度はWN1に比例する。

0048

次に、SCLKが´H´から´L´に変化する時、NチャネルトランジスタN1がオフし、PチャネルトランジスタP1及びP3がオンする。これにより、ノードT1は、PチャネルトランジスタP2,P3及びP1により充電され、ノードT1の充電速度は、次式(1)に比例する。

0049

ID=000003HE=020 WI=110 LX=0500 LY=0600
前述したように、PチャネルトランジスタP3の大きさ(WP3)はPチャネルトランジスタP2の大きさ(WP2) より、かなり小さく設定されているので、式(1)で示される充電速度は、ほぼ次式(2)に比例すると見てよい。

0050

ID=000004HE=020 WI=110 LX=0500 LY=1000
ここで、ノードT1の放電速度(WN1に比例)と、式(2)で示される充電速度が、ほぼ等しくなるように、WN1,WP2,WP1を設定する。

0051

また、ADRTIM=0の時には、ノードT1及びCLKの波形は、図3(a)に示すようになる。

0052

次に、上記のようにトランジスタの大きさが設定されている図4に示す回路において、ADRTIM=1の時の動作を説明する。

0053

PチャネルトランジスタP2はSCLKによらずオフ状態である。SCLKが´L´から´H´に変化する時、ノードT1は、NチャネルトランジスタN1により放電されるが、この時の放電速度は、前述のADRTIM=0の場合と同じである。(WN1に比例する)。

0054

これに対して、SCLKが´H´から´L´に変化する時には、オンするPチャネルトランジスタはP3とP1のみとなる(P2はオフしている)。したがって、この時の充電速度は、式(3)に比例する。

0055

ID=000005HE=020 WI=110 LX=0500 LY=1700
ADRTIM=0の場合の充電速度(式(2)に比例)と比べると、WP3がWP2よりもかなり小さく設定されているので、ADRTIM=1の時の充電速度のほうが著しくおそくなる。

0056

これは、ADRTIM=1の時の充電速度をV1 とすると、V1 は次式(4)で表わされ、ADRTIM=0の時の充電速度をV0 とすると、V0 は次式(5)で表わされ、V1 とV0 を比べるため両者の差をとると、次式(6)となり、WP3はWP2よりかなり小さく設定してあるので、V1 <<V0 となるためである。

0057

0058

以上のように、図4に示す回路構成により、図2に示す構成で得られる機能と全く同等の機能が実現できる。

0059

図4に示す構成で得られる機能は、図5に示す回路構成によっても実現できる。

0060

図5に示す構成は、図4に示すPチャネルトランジスタP1を電源(VDD)側に、またPチャネルトランジスタP2とP3の並列接続をノードT1側に配置したものである。

0061

以上述べてきた構成では、プリチャージ式RAMを例にとって説明してきたが、これがプリチャージ式ROMの場合でも、同様の機能、同様の効果が実現できることは言うまでもない。

0062

また、プリチャージ式RAMやROMといったプリチャージ式メモリの場合だけでなく、プリチャージ式論理回路を構成要素として扱う場合にも、上述の方式はまったく同様に適用できる。この構成を図6に示す。

0063

図7は、図6に示すプリチャージ式論理回路7の一実施例として、n入力1出力のプリチャージ式否定論理和NOR)回路を用いた場合の構成を示す図である。

0064

図7において、NOR回路は出力を選択決定する信号となるnビットの入力データ(I1 ,I2 ,…,In )がオール・ゼロか否かを判定する機能をもっている。すなわち、CLKが´H´の期間に出力ノードUTのプリチャージを行い、CLKが´L´の期間に読出し(入力データI1 ,I2 ,…,In がオールゼロなら出力ノードOUTは´H´を保持し、I1 ,I2 ,…,In のいずれか1つでも´1´ならOUTは´L´となる動作)を行う。

0065

このような回路において、入力データ(I1 ,I2 ,…,In )が有効になるタイミングが遅い場合は、例えばCLKが´H´から´L´に変化する時点までに入力データが有効にならないような場合には、出力ノードOUTに誤ったデータが出てしまう可能性がある。(例えば、誤って出力ノードOUTを放電してしまう場合がある。)このような誤動作を防ぐためには、以下のようにすればよい。

0066

すなわち、図6に示す構成において、入力データが有効になるタイミングが遅い場合には、入力データ・タイミング信号ADRTIMを´1´とし、入力データが有効になるタイミングが遅くない場合には、ADRTIMを´0´として指示する。

0067

図6に示すクロックバッファ2の構成としては、図2または図4あるいは図5に示す構成を使用すればよい。これにより、入力データ・タイミング信号ADRTIMが´0´の時には、図8(a) に示すような波形が得られ、ADRTIMが´1´の時には、図8(b) に示すような波形が得られる。

0068

図8(b) に示すように、ADRTIM=1の時にはCLKの´H´の期間が長くなるので、入力データが有効となり確定した後、読出しを開始することができる。これにより、上述のような誤動作を防ぐことができる。以上のように、入力データが有効になるタイミングが遅い場合でも遅くない場合でも、誤動作を引き起すことなく、確実な読出し動作が行える。

0069

以上説明した実施例では、すべてクロック信号(CLK)が´H´の期間にプリチャージを行い、CLKが´L´の期間に読出しを行う構成について述べてきた。しかしながら、プロセッサの構成によっては、クロックが´L´の期間にプリチャージを行い、´H´の期間に読出しを行う構成もあり得る。このような構成に対する本発明の一実施例を以下に示す。

0070

図1に示す構成をそのまま用い、クロックバッファ2として、図9に示す回路構成を用いることによって実現できる。

0071

ここで、プリチャージ式RAMを一例として、動作を簡単に説明する。なお、図9に示す回路において、NチャネルトランジスタN1の大きさは、NチャネルトランジスタN2の大きさに比べ、かなり小さく設定するものとする。また、アドレスが有効になるタイミングが遅い場合ADRTIM=1とし、タイミングが遅くない場合にはADRTIM=0として指示するものとする。

0072

まず、ADRTIM=0の時、ANDゲート8の出力には、SCLKと同一の論理が伝えられるため、SCLKが´L´から´H´へ変化する時、ノードT1はNチャネルトランジスタN2およびN1で放電される。また、SCLKが´H´から´L´へ変化する際のノードT1の充電は、PチャネルトランジスタP1で行われる。ノードT1の充電速度と放電速度がほぼ等しくなるように、(WN2+WN1)とWP1の大きさを設定すると、ノードT1及びCLKには図10(a) に示すような波形が得られる。

0073

一方、ADRTIM=1の時、ANDゲート8の入力に第3のインバータ回路9の出力´0´が与えられるので、ANDゲート8の出力はSCLKによらず´L´となり、NチャネルトランジスタN2はオフ状態となる。SCLKが´L´から´H´へ変化する際のノードT1の放電は、NチャネルトランジスタN1のみによって行われる。NチャネルトランジスタN1の大きさは、NチャネルトランジスタN2に比べかなり小さく設定されているので、図10(b) に示すように、ノードT1はゆっくりと放電する。このため、ノードT1の電位を受ける第2のインバータ回路5の出力変化時刻は、かなり後の方にずれることになる。ノードT1の充電速度は、ADRTIM=0の時と変わらない。

0074

この結果、ADRTIM=1の時には、図10(b) に示すように、CLKは、´L´の期間が長く、´H´の期間が短いクロックパルスとなる。これによって、アドレスが有効になるタイミングが遅い場合でも、CLKが´L´の期間が長いため、この期間に行うアドレスデコードには、妥当な時間的余裕を与えることができる。

0075

以上述べたように、アドレスが有効になるタイミング遅い場合には、ADRTIM=1とし、また遅くない場合にはADRTIM=0とすることにより、アドレスデコード動作及び読出し動作ともに、妥当な時間的配分で動作することができる。

0076

これまで述べてきた本発明の実施例は、いずれもマイクロプロセッサやDSPといったプロセッサ内部で、アドレスタイミング信号(ADRTIM)をダイナミックに切り換えて使用するものであったが、本発明をASICのハードマクロセルとして用いる場合には、アプリケーションごとにADRTIM信号をスタティックに´0´または´1´に固定して使用してもよい。

0077

ASICのハード・マクロセルとして用いる場合の本発明の一実施例を図11に示す。図11に示されるクロックバッファの構成の実施例を図12及び図13に示す。

0078

図12に示す構成は、図2に示す構成と図9に示す構成を組み合わせたものであり、図13に示す構成は、図9に示す構成を簡略化した構成と図4に示す構成を組み合わせたものであり、いずれの構成も同等の機能を実現したものである。

0079

ASICのハード・マクロセルとしては、用意しておくハードウェア(又は回路)の構成はできるだけ変えずに(すなわちハードウェアには手を入れずに)、かつ複数のアプリケーションに対応できるものであることが要求される。

0080

図11図13に示す本発明の実施例によれば、CLKが´H´でプリチャージ、´L´で読出しを行うプリチャージ回路であって、アドレス(または入力データ)が有効になるタイミングが遅いアプリケーションに対しては、第1のタイミング信号となるADRTIM1=´1´,第2のタイミング信号となるADRTIM2=´0´とスタティックに固定して使用する。また、CLKが´L´でプリチャージ、´H´で読出しを行うプリチャージ回路であって、アドレス(または入力データ)が有効になるタイミングが遅いアプリケーションに対しては、ADRTIM1=´0´,ADRTIM2=´1´とスタティックに固定して使用する。一方、上記以外のアプリケーションに対しては、ADRTIM1=´0´,ADRTIM2=´0´とスタティックに固定して使用する。

0081

このような使用方法により、上記それぞれのアプリケーションに対して、アドレスデコード動作および読出し動作ともに、妥当な時間的余裕が配分され、無理のない動作が可能となる。なお、上記機能はいずれも、アドレスタイミング信号ADRTIM1及びADRTIM2を電気的に切り換えるだけで実現されており、図11図13の回路構成は一切変えずに実現されている。

0082

本願発明の回路は、パイプライン処理方式のマイクロプロセッサで使用し、かつ、該マイクロプロセッサ内の汎用レジスタに、本願発明のプリチャージ式記憶回路を応用した場合、とくに効果的である。

0083

パイプライン処理方式のマイクロプロセッサでは、たとえば図15に示すように、先行する命令デスティネーションレジスタ後続する命令のソースレジスタが同一の場合、パイプラインハザード(Read-After-Write (RAW))のハザードが起こる。すなわち以下の例では、命令I1での演算処理結果がレジスタR2に格納完了するまで、後続命令I2はR2の読み出しを待っている必要がある。これは、プログラムにあらかじめ指定された順序に従って、処理を行わなければならないからで、あくまでもI1で得られた演算処理結果をI2は使わねばならない。したがってもし、I1がレジスタR2へ結果を格納終了前に、I2がR2の値を読み出してしまうと、誤った結果を生じる可能性がある。

0084

パイプラインハザードの例(命令の実行される順序)
(命令I1) R2 ← Rφ op R1 (デスティネーション・レジスタ
がR2
) (命令I2) R5 ← R2 op R3 (ソース・レジスタがR2)
・ ・
・ ・
・ ・
(ここで ← は代入を示し、Rφ op R1レジスタR0とR1間の演算を意味する。)こういった誤動作を避けるために、従来のマイクロプロセッサでは、命令I1がレジスタR2への結果格納を完了する「次のサイクルで」、命令I2はR2を読み出す方式をとっていた。こうすることにより、レジスタR2への「書込み」と「読み出し」の順序を正しく実行することが保証されるが、性能低下を引き起こすというデメリットがある。すなわち、命令I1でのR2への書込みと命令I2でのR2の読み出しが同一サイクル中に行う方式に比べ、上記方式はI2でのR2の読み出し開始を1サイクルおくらせていることになり、結果としてパイプラインに空き(stall)が入って、せっかくパイプライン処理を採用して性能向上を図っているメリットが活かせない。最近では、汎用レジスタ(RAM)に書き込むデータを、並行して演算器に供給し、命令I2ではレジスタR2の値を読み出すのではなく、演算器に直接供給されたデータを使って演算するという“ forwarding " (又は「バイパス」)という技術が報告されている。この方式は、上述した誤動作を招くことなく、しかも性能低下も引き起こさない方式であるが、演算器へ選択的にデータを供給するハードウェアやその制御回路が特別に必要で、ハードウェアの増大を招く(いわゆる expensiveな方式)というデメリットがあった。

0085

本願で提案する方式は、以上述べた方式に対し、
(1)レジスタの書込み−読み出しの順序に関し誤動作を生ずることなく、
(2) 性能低下を生じず
しかも
(3)ハードウェアの増大を招くことのない方式であるというメリットがある。

0086

以下に、本願の回路をパイプライン方式のマイクロプロセッサに適用した場合、RAWのパイプラインハザードが起きても問題なく対応できることを示す。

0087

図14に示すように、本願のクロックバッファ181およびプリチャージ式記憶回路(いまプリチャージ式3ポートRAM回路を例にとる)が、演算器183および演算器の入力ラッチ184と、ソースバス185、ソースバス186およびデスティネーションバス187を介して接続されているシステム180(あるいはマイクロプロセッサ)を考える。プリチャージ式3ポートRAMから読み出されたデータは、ソースバス185(S−BUS1) を介してマイクロプロセッサ内部の至る所−例えば外部ピンを通じて出力するためのI/Oユニット188であるとか、あるいはまた演算器183の入力ラッチ184等一に、供給される。

0088

該RAM182から遠く離れたユニット(例えばI/Oユニット188)への転送のタイミングを考慮すると、RAMの読み出しデータは、できるだけ早いタイミングで出力したほうがよい場合が多い。これに対応するため、通常はクロックバッファ181へのアドレスタイミング信号(ADRTIM)を´L´として使用するようにする。

0089

これに対し、上記議論の対象であるRAWのパイプラインハザードが起きた場合には、ADRTIMを´H´にする。これで、レジスタ(RAM)への書込み−読み出しの順序に関し誤動作を生ずることなく、しかも該動作を同一サイクル内に完了することができる。これについて以下で詳細に説明する。

0090

図15に、プリチャージ式3ポートRAM191の詳細回路図を示す、該回路は、読み出し専用ポートを2個、書込みポートを1個もっている。通常、該RAMへの書込みのタイミングは、図17のようであり、システムクロック(SCLK)の後半(すなわち´L´の期間)になって書込みデータが確定する。書込みデータは、デスティネーションバス(D−BUS)から書込みビット線を通じて、メモリセル(クロスカップルド・インバータ)に書き込まれる。

0091

さて、本願の回路191では、この新しく書き込まれたメモリセル・データをただちに読み出しビット線1を通じて読み出すことができる。この動作原理は以下の通りである。

0092

本願のクロックバッファの出力であるCLKはADRTIMが´H´のとき、図16に示すようにCLK=´H´の期間が長くなる。クロックバッファ内のトランジスタサイズをうまく設定することにより、CLKが´H´から´L´に切りかわるタイミングを、メモリセル内データが切り換わるタイミング(図16では時刻tM )よりもあとにくるように設定しておく。図15内のプリチャージトランジスタ195は、CLKで制御されているので、CLKが´H´の期間は読出しビット線193をプリチャージし続ける。と同時に、読み出しワード線196もCLKで制御されており、CLKが´H´の期間は読み出しワード線196は´L´のまま(すなわち閉じた状態)を取りつづける。CLKが´H´から´L´に切り換わると、プリチャージトランジスタがオフし、読み出しワード線196が開くので、すでに(書込まれて)新しい値の確定したメモリセルデータが、読み出しビット線193に読み出されS−BUS201に出力される。

0093

ADRTIM=´L´のときに比べADRTIM=´H´の場合は、RAMデータがS−BUS201に読み出されるタイミングが遅くなるが、ADRTIM=´H´でRAMを読み出す「RAWのハザード」では、通常RAMデータはすぐ近くに配置した演算器の入力ラッチへ転送するだけなので(すなわち遠くへは転送しないので)、タイミング的には無理がない。

0094

なお、RAWのハザードは、命令デコーダ189が命令を逐次デコードしていく段階で、容易に検知できる。図15に示すように命令デコーダ189は該ハザードを検知したことを、実行ユニットコントロールロジックに伝達し、それを受けて該コントロールロジックはパイプラインの制御ロジックシーケンサ)と組合わせて、ADRTIM信号を作ることができる。

0095

以上、要点まとめると、本願の回路方式を用いることにより、
(1)デフォルトの状態(RAWのハザードがない場合)ではADRTIM=´L´とすることでRAMを読み出す→ RAMから遠く離れたところに位置するハードウェアリソース(例えばI/0ユニット)へのデータ転送が、タイミング的に無理なく行える。
(2) RAWのハザードを検出した場合には、ADRTIM=´H´とすることでRAMを読み出す→ RAMのメモリセルに書込まれたデータを、同じサイクル中に読み出しビット線を通じて読出すことができる。

0096

これが可能となるのは、とりもなおさず本願のクロックバッファ回路とプリチャージ式記憶回路との組合わせに因るものである。

0097

なお、上述した実施例においては、プリチャージ式の回路について説明したが、本発明は、プリディスチャージ式の回路にあっても適用できることは勿論である。

0098

以上述べたように、本発明の実施例によれば、ハードウェアの増大や回路の複雑化を何ら招くことなく、プリチャージ式メモリのアドレスが有効になるタイミングが遅い場合にも遅く無い場合にも、いずれの場合にもそれぞれ対応して、アドレスデコード時間及び読出し時間の最適配分を行い、結果として時間的に無理のないアドレスデコード動作及び読出し動作を行うことができる。

0099

また、ハードウェアの増大や回路の複雑化を招くことなく、プリチャージ式論理回路のデータ入力が有効になるタイミングが遅い場合にも遅くない場合にも、いずれの場合にもそれぞれ対応して、誤動作を引き起すことなく時間的に無理のない読出し動作を行うことができる。

発明の効果

0100

以上説明したように、請求項1,2又は3記載の発明によれば、プリチャージ式回路の出力を選択する信号が確定するタイミングにしたがって、主クロック信号のデューティー比を可変してクロック信号を生成するようにしたので、プリチャージ式回路の出力を選択決定する信号が確定するタイミングに応じて、プリチャージ式回路の動作に最適なクロック信号を得ることができる。

0101

一方、請求項4記載の発明によれば、請求項1,2又は3記載の回路により生成されるクロック信号にしたがって、プリチャージ動作及び出力の読み出し動作を行うようにしたので、構成の大型化及び複雑化を招くことなく、アドレスデコード時間ならびに出力の読み出し時間を最適に配分することができる。これにより、アドレス信号が確定するタイミングが遅いあるいは遅くない、いずれの場合であっても、無理のない動作を実現することができる。

0102

また、請求項5記載の発明によれば、請求項1,2又は3記載の回路により生成されるクロック信号にしたがって、プリチャージ動作及び出力の読み出し動作を行うようにしたので、構成の大型化ならびに複雑化を招くことなく、プリチャージ時間ならびに出力の読み出し時間を最適に配分することができる。これにより、入力データが確定するタイミングが遅いあるいは遅くない、いずれの場合であっても、誤動作を招くことなく時間的に無理のない動作を実現することができる。

図面の簡単な説明

0103

図1この発明の一実施例に係わるプリチャージ式集積回路の構成を示す図である。
図2図1に示すプリチャージ式集積回路に備えられたこの発明の一実施例に係わるクロックバッファ(クロック信号生成回路)の構成を示す図である。
図3図2に示す回路の動作を示すタイミングチャートである。
図4この発明の他の実施例に係わるクロックバッファ(クロック信号生成回路)の構成を示す図である。
図5この発明の他の実施例に係わるクロックバッファ(クロック信号生成回路)の構成を示す図である。
図6この発明の他の実施例に係わるプリチャージ式集積回路の構成を示す図である。
図7図6に示すプリチャージ式集積回路の一実施例を示す図である。
図8図6に示すこの発明の他の実施例に係わるクロックバッファ(クロック信号生成回路)の動作を示すタイミングチャートである。
図9この発明の他の実施例に係わるクロックバッファ(クロック信号生成回路)の構成を示す図である。
図10図9に示す回路の動作を示すタイミングチャートである。
図11この発明の他の実施例に係わるプリチャージ式集積回路の構成を示す図である。
図12この発明の他の実施例に係わるクロックバッファ(クロック信号生成回路)の構成を示す図である。
図13この発明の他の実施例に係わるクロックバッファ(クロック信号生成回路)の構成を示す図である。
図14この発明の他実施例に係るプリチャージ式集積回路の構成を示す図である。
図15この発明の他実施例に係るプリチャージ式3ポートRAMの構成を示す図である。
図16図15のプリチャージ式3ポートRAMの動作を示すタイミング図である。
図17従来のプリチャージ式RAMの構成を示す図である。
図18図17に示すRAMのメモリセルの構成を示す図である。
図19図17に示すRAMの動作を示すタイミングチャートである。
図20図17に示すRAMとその周辺回路の構成を示す図である。

--

0104

1プリチャージ式RAM
2クロックバッファ
3コントロールロジック
4,5,9インバータ
6ORゲート
7 プリチャージ式論理回路
8ANDゲート
181 クロックバッファ(クロック信号生成回路)
191 プリチャージ式3ポートRAM
193読出しワード線
196読出しビット線
P1,P2,P3Pチャネルトランジスタ
N1,N2,N3Nチャネルトランジスタ

ページトップへ

この技術を出願した法人

この技術を発明した人物

ページトップへ

関連する挑戦したい社会課題

関連する公募課題

ページトップへ

技術視点だけで見ていませんか?

この技術の活用可能性がある分野

分野別動向を把握したい方- 事業化視点で見る -

(分野番号表示ON)※整理標準化データをもとに当社作成

ページトップへ

おススメ サービス

おススメ astavisionコンテンツ

新着 最近 公開された関連が強い技術

この 技術と関連性が強い人物

関連性が強い人物一覧

この 技術と関連する社会課題

関連する挑戦したい社会課題一覧

この 技術と関連する公募課題

関連する公募課題一覧

astavision 新着記事

サイト情報について

本サービスは、国が公開している情報(公開特許公報、特許整理標準化データ等)を元に構成されています。出典元のデータには一部間違いやノイズがあり、情報の正確さについては保証致しかねます。また一時的に、各データの収録範囲や更新周期によって、一部の情報が正しく表示されないことがございます。当サイトの情報を元にした諸問題、不利益等について当方は何ら責任を負いかねることを予めご承知おきのほど宜しくお願い申し上げます。

主たる情報の出典

特許情報…特許整理標準化データ(XML編)、公開特許公報、特許公報、審決公報、Patent Map Guidance System データ