図面 (/)

技術 競合動作検証方式

出願人 株式会社日立製作所株式会社日立産機システム
発明者 南條裕一明浦伸夫
出願日 1992年12月14日 (26年8ヶ月経過) 出願番号 1992-332834
公開日 1994年6月28日 (25年1ヶ月経過) 公開番号 1994-180658
状態 未査定
技術分野 デジタル計算機の試験診断
主要キーワード 要因パラメータ 競合対象 テストタスク ソースエリア バスインタフェースコントローラ 競合動作 使用許可要求 両エリア
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(1994年6月28日)のものです。
また、この項目は機械的に抽出しているため、正しく解析できていない場合があります

図面 (10)

目的

競合動作非同期なタイミングで頻繁に発生させることができ、その上プログラムオーバーヘッドを低減できる競合動作検証方式を提供する。

構成

コンピュータハードウェア論理検証のための競合動作検証システムであって、中央処理装置101、主記憶装置102、バス制御装置103、対象入出力装置104および疑似入出力装置105から構成されている。この疑似入出力装置105には、疑似入出力装置105へのデータの蓄積(108)、対象入出力装置105への排出(109)、終了割り込み出力機能が備えられ、中央処理装置101と独立した疑似入出力装置105によるDMA動作と、初期データとして設定された主記憶装置102と対象入出力装置104との間を交互に行う中央処理装置101を占有したPMA動作とが同時に実行される。

概要

背景

従来、コンピュータハードウェアにおける競合動作検証方式としては、たとえば特開昭63−325024号公報に記載されるように、テストモニタマルチタスク機能を利用し、複数の入出力装置連動させて入出力競合スケジューリング制御で発生させる方式で行われるものがある。

しかし、実際の競合テストケース無限にあるため、図8に示すような競合動作検証システムによる検証と並行して行う必要があった。すなわち、図8において、テストモニタ801はシステムカーネル(核)となる部分であり、テストタスク検索起動、管理および実行結果の出力などを行うものである。

また、I/Oマスタテストタスク802は、データ転送DMA)を行う入出力装置の起動およびDMA結果の確認を行い、さらにCPUマスタテストタスク803は、中央処理装置による入出力装置アクセス確認を行うものであり、その動作手順について図9を用いて以下に説明する。

まず、実行待ち状態となっていたI/Oマスタテストタスク802は、テストモニタ801によって起動されて実行状態となり、ステップ901によってDMAされる主記憶装置初期データ設定および入出力装置の初期化を行う。そして、ステップ902では、初期データが設定された主記憶装置より入出力装置のアクセス手順に従ってDMA起動が行われる。

続いて、ステップ903では、割り込みによりテストモニタ801へ休止状態報告する。そして、テストモニタ801は、実行待ち状態のCPUマスタテストタスク803を起動し、これによって競合動作状態となり、CPUマスタテストタスク803の休止状態報告によってテストタスク切り替えが発生し、DMA終了により実行待ち状態となっていたI/Oマスタテストタスク802が再起動される。

さらに、ステップ904によってDMAされたデータの正当性を確認終了後、I/Oマスタテストタスク802が終了となる。これにより、本方式では非同期的にテストタスク切り替えを行っていくため、実際に検証したい競合動作を意図的に作り出すというよりも、あくまで偶発的な競合状態の発生を期待する方式のものである。

概要

競合動作を非同期なタイミングで頻繁に発生させることができ、その上プログラムオーバーヘッドを低減できる競合動作検証方式を提供する。

コンピュータのハードウェア論理検証のための競合動作検証システムであって、中央処理装置101、主記憶装置102、バス制御装置103、対象入出力装置104および疑似入出力装置105から構成されている。この疑似入出力装置105には、疑似入出力装置105へのデータの蓄積(108)、対象入出力装置105への排出(109)、終了割り込み出力機能が備えられ、中央処理装置101と独立した疑似入出力装置105によるDMA動作と、初期データとして設定された主記憶装置102と対象入出力装置104との間を交互に行う中央処理装置101を占有したPMA動作とが同時に実行される。

目的

そこで、本発明の目的は、競合動作を非同期なタイミングで頻繁に発生させることができ、その上プログラムのオーバーヘッドを低減することができる競合動作検証方式を提供することにある。

効果

実績

技術文献被引用数
0件
牽制数
1件

この技術が所属する分野

ライセンス契約や譲渡などの可能性がある特許掲載中! 開放特許随時追加・更新中 詳しくはこちら

請求項1

コンピュータハードウェア開発のために行う論理検証競合動作検証方式であって、主記憶装置とのDMA機能や直接アクセスメモリを有する複数の入出力装置と、該入出力装置がDMA起動するための制御レジスタアクセス手順数値化したDMAシーケンスデータ蓄積する機能、および該蓄積されたDMAシーケンスデータの排出による入出力装置へのDMA起動を制御する機能を有し、かつテストで使用する入出力装置がDMAを終了したときに自分自身に対して割り込み発生指示を出す機能を有する疑似入出力装置とを備え、前記DMAシーケンスデータにより、前記中央処理装置と独立した疑似入出力装置による連続的なDMA動作と、初期データとして設定された主記憶装置と入出力装置間を交互に行う前記中央処理装置を占有したPMA動作とを同時に実行することを特徴とする競合動作検証方式。

技術分野

0001

本発明は、コンピュータハードウェア論理検証技術に関し、特に競合動作制御方式の検証において、競合動作の発生頻度向上およびプログラムオーバーヘッド低減が可能とされる競合動作検証方式に適用して有効な技術に関する。

背景技術

0002

従来、コンピュータのハードウェアにおける競合動作検証方式としては、たとえば特開昭63−325024号公報に記載されるように、テストモニタマルチタスク機能を利用し、複数の入出力装置連動させて入出力競合スケジューリング制御で発生させる方式で行われるものがある。

0003

しかし、実際の競合テストケース無限にあるため、図8に示すような競合動作検証システムによる検証と並行して行う必要があった。すなわち、図8において、テストモニタ801はシステムカーネル(核)となる部分であり、テストタスク検索起動、管理および実行結果の出力などを行うものである。

0004

また、I/Oマスタテストタスク802は、データ転送DMA)を行う入出力装置の起動およびDMA結果の確認を行い、さらにCPUマスタテストタスク803は、中央処理装置による入出力装置アクセス確認を行うものであり、その動作手順について図9を用いて以下に説明する。

0005

まず、実行待ち状態となっていたI/Oマスタテストタスク802は、テストモニタ801によって起動されて実行状態となり、ステップ901によってDMAされる主記憶装置初期データ設定および入出力装置の初期化を行う。そして、ステップ902では、初期データが設定された主記憶装置より入出力装置のアクセス手順に従ってDMA起動が行われる。

0006

続いて、ステップ903では、割り込みによりテストモニタ801へ休止状態報告する。そして、テストモニタ801は、実行待ち状態のCPUマスタテストタスク803を起動し、これによって競合動作状態となり、CPUマスタテストタスク803の休止状態報告によってテストタスク切り替えが発生し、DMA終了により実行待ち状態となっていたI/Oマスタテストタスク802が再起動される。

0007

さらに、ステップ904によってDMAされたデータの正当性を確認終了後、I/Oマスタテストタスク802が終了となる。これにより、本方式では非同期的にテストタスク切り替えを行っていくため、実際に検証したい競合動作を意図的に作り出すというよりも、あくまで偶発的な競合状態の発生を期待する方式のものである。

発明が解決しようとする課題

0008

ところが、前記のような従来技術においては、マルチタスク機能を持ったテストモニタおよびテストタスクの構造上の問題により競合状態発生頻度の低下を招き、高精度な競合動作検証の妨げとなっている。

0009

すなわち、図9で示すテストモニタでの競合動作状態となるステップ903において、割り込みによる休止状態の報告からテストタスク切り替え発生による再起動までの経過時間が不定となるため、DMA終了から再起動までオーバーヘッドが問題となる。

0010

また、テストモニタ801のように多機能を必要とする処理や各I/O対応の割り込み処理、ステップ901および904のようにテストタスク固有、すなわち個々の入出力装置固有の機能および仕様に依存する処理なども一因となっており、そのためのオーバーヘッドにより競合状態が発生する頻度が低下し、偶発的な発生を期待するしかなく、厖大な検証時間を必要とするという問題がある。

0011

そこで、本発明の目的は、競合動作を非同期なタイミングで頻繁に発生させることができ、その上プログラムのオーバーヘッドを低減することができる競合動作検証方式を提供することにある。

0012

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

課題を解決するための手段

0013

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。

0014

すなわち、本発明の競合動作検証方式は、コンピュータのハードウェア開発のために行う論理検証の競合動作検証方式であって、主記憶装置とのDMA機能や直接アクセスメモリを有する複数の入出力装置と、これらの入出力装置がDMA起動するための制御レジスタアクセス手順を数値化したDMAシーケンスデータ蓄積する機能、およびこの蓄積されたDMAシーケンスデータの排出による入出力装置へのDMA起動を制御する機能を有し、かつテストで使用する入出力装置がDMAを終了したときに自分自身に対して割り込み発生指示を出す機能を有する疑似入出力装置とを備えるものである。

0015

前記した競合動作検証方式によれば、複数の入出力装置および疑似入出力装置が備えられることにより、DMAシーケンスデータ、すなわち中央処理装置による主記憶装置と入出力装置間のデータ転送(PMA)機能を用い、初期データとして設定された主記憶装置と入出力装置間を交互に複数回DMA起動するように構成されたDMAシーケンスデータにより、中央処理装置と独立した疑似入出力装置による連続的なDMA動作と、初期データとして設定された主記憶装置と入出力装置間を交互に行う中央処理装置を占有したPMA動作とを同時に実行することができる。これにより、際限なく競合動作を発生させることができる。

0016

すなわち、主記憶装置と入出力装置間のDMA動作が、疑似入出力装置により中央処理装置と独立した起動制御となるので、主記憶装置と入出力装置間のPMA動作が中央処理装置を占有することによって競合動作を頻繁に発生させることができる。

0017

また、各テストで使用するI/OのDMAが終了すると、I/Oバス未使用状態となるため、DMAシーケンスデータに引き続いて設定した疑似入出力装置自身に対して割り込みを発生させる指示データを、疑似入出力装置によって発生することができる。

0018

従って、各テストで使用する入出力装置のDMA終了割り込みは、この疑似入出力装置の割り込みに置き換えることができるので、テストで使用する入出力装置が複数存在しても、テストで必要な割り込みチャネルは1つにすることができ、テスト用割り込み処理の簡略化を図ることができる。

0019

図1は本発明の競合動作検証方式の一実施例である競合動作検証システムを示す構成図、図2は本実施例の競合動作検証システムにおいて、I/Oバス上に発生する制御信号ダイアグラム図3は本実施例において実現するテストプログラムメインルーチンの処理を示すフロー図、図4は疑似入出力装置に対する入出力装置へのDMA制御データ設定処理を示すフロー図、図5は疑似入出力装置が発生させる割り込みに対する割り込み処理を示すフロー図、図6競合対象となる中央処理装置によるPMAアクセス処理を示すフロー図、図7は本実施例による競合状態およびDMAデータ遷移を示す説明図である。

0020

まず、図1により本実施例の競合動作検証システムの構成を説明する。

0021

本実施例の競合動作検証システムは、たとえばコンピュータのハードウェア論理検証のための競合動作検証システムとされ、中央処理装置(CPU)101、主記憶装置(MS)102、バス制御装置(BUSC)103、対象入出力装置(対象I/O)104および疑似入出力装置(疑似I/O)105から構成され、中央処理装置101と独立した疑似入出力装置105による連続的なDMA動作と、初期データとして設定された主記憶装置102と対象入出力装置104との間を交互に行う中央処理装置101を占有したPMA動作とが同時に実行されるようになっている。

0022

中央処理装置101は、主記憶装置102にロードされたテストプログラムに基づきテスト動作を行うものであり、この主記憶装置102には、テストプログラムの格納およびデータ転送時のデータ転送元ソースエリア)領域などが備えられている。

0023

バス制御装置103は、入出力装置へのアクセスおよび対象入出力装置104からの割り込み制御を行うものであり、この対象入出力装置104は、競合動作時のデータ転送のマスタとして用いられる入出力装置で、この対象入出力装置104の起動が疑似入出力装置105により行われるようになっている。

0024

疑似入出力装置105は、コントロールユニットであるバスインタフェースコントローラ106を備え、さらに制御機能としては、疑似入出力装置105へのライトデータ(ライトポート112のアクセス)をFIFOメモリ107のINポインタへ蓄積(遷移108)、対象入出力装置104へのOUTポインタからの排出(遷移109)、終了割り込み出力インタラプトポート113へのアクセス)、I/Oバス111の使用許可要求走査(走査110)機能が備えられている。このFIFOメモリ107は、ライトポート112へのライトデータを格納するためのメモリである。

0025

次に、本実施例の作用について、始めに疑似入出力装置105の制御手順について説明する。

0026

疑似入出力装置105は、対象入出力装置104のデータ転送起動の開始に必要なI/Oアドレスのアドレスデータ、そのI/Oアドレスに設定する値を設定データとしてデータ化し、そのデータを中央処理装置101により遷移108を行うことでFIFOメモリ107へ格納する。

0027

続いて、疑似入出力装置105が対象入出力装置104へデータ排出する制御手順を、図2を用いて説明する。

0028

図2において、変位201はI/Oバス111の終結状態を表している。この時、疑似入出力装置105は、図1の走査110により対象入出力装置104のバス使用要求信号209がネゲートであることを確認する。そして、変位202で疑似入出力装置105は、バス使用要求信号210をアサートしてバス制御装置103へバス使用要求を行う。

0029

さらに、変位203では、バス制御装置103によりバス使用要求信号209がアサートされてバス使用が許可される。そして、変位204では、バス使用許可された疑似入出力装置105によりFIFOメモリ107からI/Oアドレスおよびデータが対象入出力装置104へ排出され、転送終了後、転送応答である転送応答信号214を出力する。

0030

また、変位205では、転送応答信号214の出力にともない疑似入出力装置105よりバス使用要求信号210がネゲートされ、そして変位206では、バス制御装置103よりバス使用許可信号208をネゲートしてバスを終結する。

0031

この変位201〜206の工程が、変位207の対象入出力装置104によるバス使用要求であるバス使用要求信号209のアサートになるまで繰り返される。これにより、疑似入出力装置105より対象入出力装置104のDMA転送起動指示を中央処理装置101を使用しないで行うことができる。

0032

次に、競合動作を行うためのプログラムシーケンスについて、図3図4図5および図6を用いて説明する。

0033

始めに、図3によりプログラムのメインルーチンをステップ順に説明する。

0034

まず、図3中のステップ301は、データ転送開始エリアとなる主記憶装置102の初期設定処理である。この処理方法は、本実施例では主記憶装置102に対して、01,02,03,・・・,FE,FFとなる連続した数値を主記憶装置102でデータ転送元(ソースエリア)として使用可能な領域分、繰り返して設定する。

0035

そして、ステップ302、303は、競合動作時の起動要因となるパラメータデータの生成である。このパラメータは、データ転送開始元となる主記憶装置102のソースエリアアドレスと、データ転送先となる対象入出力装置104のテストエリアアドレス、およびデータ転送量となるバイトカウントからなり、対象入出力装置104の数だけ保持している。

0036

このステップ302では、パラメータへDMA要因でのデータ転送開始元となる主記憶装置102のソースエリアアドレスを割り付け、同様にステップ303では、パラメータへPMA要因でのデータ転送開始元となる主記憶装置102のソースエリアアドレスを割り付ける

0037

さらに、ステップ304のDMA起動は、疑似入出力装置105へ対象入出力装置104がDMA起動するための制御レジスタアクセス手順を数値化したDMAシーケンスデータを、ステップ302が設定したパラメータを読み出して設定する。

0038

そして、ステップ305のPMA実行は、中央処理装置101によるデータ転送を行い、ステップ306はPMA要因のパラメータ終了判定を行い、同様にステップ307はDMA要因のパラメータ終了判定を行う。

0039

次に、図4により、対象入出力装置104を起動するための疑似入出力装置105へのDMAシーケンスデータの検索方法を説明する。

0040

まず、ステップ401は、ステップ302が設定したDMA要因パラメータ内より実行対象となるデータを検索する。そして、ステップ402は、パラメータから取得されたデータにより、ソースエリアからテストエリアに、テストエリアからソースエリアへと交互に複数回DMAを行うための対象入出力装置104へのDMAシーケンスデータを構成する。

0041

さらに、ステップ403は、ステップ402で構成されたDMAシーケンスデータにインタラプトポート113へのアクセスを付加する。これにより、対象入出力装置104がDMAを終了し、I/Oバス111が未使用状態になったときに疑似入出力装置105自身にアクセスが行われ、DMA終了割り込みを疑似入出力装置105より発生させることができる。このため、対象入出力装置104が複数存在しても、テストで使用する割り込みチャネルは1つでよく、これによって従来のようなテストモニタで実行する割り込み処理を簡略化することができる。

0042

そして、ステップ404は、ステップ402、403で構成されたDMAシーケンスデータをライトポート112へ設定する。

0043

次に、図5により、図4の工程により起動された対象入出力装置104のDMAの再実行を行うための方法を説明する。

0044

すなわち、図4のステップ403によって付加されたインタラプトポート113へのアクセスが実行されることにより、疑似入出力装置105からの割り込みが発生し、割り込み処理である図5の工程が実行される。

0045

まず、ステップ501は、割り込み要因判定を行う。この割り込み要因が疑似入出力装置105からの割り込みでない場合、ステップ501および502の2工程を終了する。このステップ502は、図3におけるステップ304のDMA起動であり、これにより、図4図5の工程が疑似入出力装置105の割り込みによってリアルタイムに動作するため、図3の工程より独立したDMA起動を無限実行することができる。

0046

次に、図6により、競合動作を実現するための図4および図5の工程によるDMAと対する中央処理装置101をマスタとしたPMAを説明する。

0047

まず、ステップ601では、PMA要因パラメータ内より実行対象となるデータを検索する。そして、ステップ602では、パラメータよりソースエリアアドレスとテストエリアアドレスおよびデータ転送量を取得する。

0048

さらに、ステップ603では、中央処理装置101によりソースエリアからテストエリアヘデータ転送量分PMAを行う。そして、ステップ604では、ステップ603によりテストエリアヘ設定されたデータをソースエリアにPMAする。

0049

続いて、ソース/テストエリア間のデータ転送は、中央処理装置101の内部のレジスタを経由して行われる。この両エリアは、主記憶装置102、I/Oアドレス空間のいずれの組み合せも自由に設定できる。このとき、本実施例では説明しないが、この組み合せを乱数的に発生させ、より競合状態の組み合せ数を増加させて、試験精度を向上させることもできる。

0050

次に、以上により説明した疑似入出力装置105の仕様およびプログラムシーケンスを用い、図7を参照しつつ競合時のデータ遷移について説明する。

0051

まず、図3の工程によって実行された図4の工程の遷移108によってFIFOメモリ107へアクセスデータが格納される。このFIFOメモリ107に格納されている対象入出力装置104へのアクセスデータの仕様は、図3のステップ301によって初期化された主記憶装置102のDMA用ソースエリアと対象入出力装置104の間を、交互にデータ転送を数回繰り返すアクセスデータと、インタラプトポート113へのアクセスデータになっている。

0052

そして、図1および図2に説明した仕様によって、疑似入出力装置105は対象入出力装置104へDMA起動遷移109を行い、対象入出力装置104は主記憶装置102のDMA用ソースエリア間のデータ転送(DMAデータ遷移701)を開始するという工程を繰り返し、インタラプトポート113へのアクセスをきっかけに終了割り込み報告703を行う。

0053

この終了割り込み報告703によって、図5の工程で割り込み処理が実行され、図4の工程が起ることで、たえずI/Oバス111上にはDMA起動遷移109とDMAデータ遷移701が生じている状態となる。これにより、図3の工程は図6の工程のみを実行することができる。

0054

また、図6の工程では、図3のステップ301によって初期化された主記憶装置102のDMA用ソースエリアと対象入出力装置104の間を、中央処理装置101によってデータ転送(PMAデータ遷移702)をすることで、図3の工程を占有する図6の工程によるPMAデータ遷移702と独立して起動している図4および図5の工程によるDMA起動遷移109、およびDMAデータ遷移701によって無数の競合動作ケースを実現することができる。

0055

従って、本実施例の競合動作検証システムによれば、DMA起動指示のためのデータを出力することのできるFIFO機能をもつ疑似入出力装置105に、対象入出力装置104へのDMA起動指示データおよび自分自身への割り込み発生を指示するデータ列をFIFOメモリ107に設定し、対象入出力装置104へ中央処理装置101なしにDMA起動を駆け、このとき空いている中央処理装置101によってPMAを実行させることにより多くの競合状態を発生させることができる。その上、疑似入出力装置105が自動的に対象入出力装置104へDMA起動を駆けることができるので、PMAを実行するテストタスクへの切り替えオーバヘッドを削減することができる。

0056

また、DMAが終了するとI/Oバス111が未使用状態となるため、FIFOメモリ107へ設定した最後のデータである疑似入出力装置105への割り込み指示が出力され、DMA終了時の割り込みを疑似入出力装置105より発生させることができるので、対象入出力装置104が複数個あっても、割り込みチャネルを疑似入出力装置105の1つにすることができる。

0057

以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

0058

たとえば、本実施例の競合動作検証システムについては、図1に示すシステム構成に限定されるものではなく、少なくとも、DMAシーケンスデータを蓄積し、そしてこの蓄積されたDMAシーケンスデータを排出して入出力装置のDMA起動を制御することができる疑似入出力装置を備える場合のシステム構成であれば適用可能である。

発明の効果

0059

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。

0060

(1).主記憶装置とのDMA機能や直接アクセスメモリを有する複数の入出力装置と、これらの入出力装置がDMA起動するための制御レジスタアクセス手順を数値化したDMAシーケンスデータを蓄積する機能、およびこの蓄積されたDMAシーケンスデータの排出による入出力装置へのDMA起動を制御する機能を有し、かつテストで使用する入出力装置がDMAを終了したときに自分自身に対して割り込み発生指示を出す機能を有する疑似入出力装置とを備えることにより、DMAシーケンスデータにより中央処理装置と独立した疑似入出力装置による連続的なDMA動作と、初期データとして設定された主記憶装置と入出力装置間を交互に行う中央処理装置を占有したPMA動作とを同時に実行することができるので、際限なく競合動作の発生が可能となる。

0061

(2).前記(1) により、DMAシーケンスデータに引き続いて疑似入出力装置自身に割り込み発生を指示するデータを設定することができるので、DMA終了時にI/Oバスが未使用状態となったときに自分自身に対して割り込みを発生させ、テストで使用する入出力装置が複数あり割り込み要因が複数個存在しても、割り込み要因を1つとすることができ、これによってテスト用割り込み処理プログラムの簡略化が可能となる。

0062

(3).前記(1) により、非同期なタイミングで頻繁かつ確実に多量の競合動作を発生させることができるので、競合動作制御検証における検証精度の向上および検証時間の低減が可能となる。

0063

(4).前記(2) により、テスト用割り込み処理の簡略化を図ることができるので、簡略化によるオーバヘッドの削減と、テストに必要のないハードウェア資源の節約が可能となる。

0064

(5).前記(1) 〜(4) により、競合動作の発生頻度向上およびプログラムのオーバーヘッド低減が可能とされる高精度な競合動作検証方式を得ることができる。

図面の簡単な説明

0065

図1本発明の競合動作検証方式の一実施例である競合動作検証システムを示す構成図である。
図2本実施例の競合動作検証システムにおいて、I/Oバス上に発生する制御信号のダイアグラムである。
図3本実施例において実現するテストプログラムメインルーチンの処理を示すフロー図である。
図4本実施例において、疑似入出力装置に対する入出力装置へのDMA制御データ設定処理を示すフロー図である。
図5本実施例において、疑似入出力装置が発生させる割り込みに対する割り込み処理を示すフロー図である。
図6本実施例において、競合対象となる中央処理装置によるPMAアクセス処理を示すフロー図である。
図7本実施例において、競合状態およびDMAデータ遷移を示す説明図である。
図8従来技術の一例である競合動作検証システムを示す概略構成図である。
図9従来技術の一例である競合動作検証システムにおいて実現するテストプログラムによる処理を示す概略フロー図である。

--

0066

101中央処理装置(CPU)
102主記憶装置(MS)
103バス制御装置(BUSU)
104 対象入出力装置(対象I/O)
105疑似入出力装置(疑似I/O)
106バスインタフェースコントローラ
107FIFOメモリ
108,109遷移
110走査
111 I/Oバス
112ライトポート
113インタラプトポート
801テストモニタ
802 I/Oマスタテストタスク
803 CPUマスタテストタスク

ページトップへ

この技術を出願した法人

この技術を発明した人物

ページトップへ

関連する挑戦したい社会課題

該当するデータがありません

関連する公募課題

該当するデータがありません

ページトップへ

技術視点だけで見ていませんか?

この技術の活用可能性がある分野

分野別動向を把握したい方- 事業化視点で見る -

ページトップへ

おススメ サービス

おススメ astavisionコンテンツ

新着 最近 公開された関連が強い技術

  • 三菱電機株式会社の「 制御装置および制御装置の故障時処理方法」が 公開されました。( 2019/06/24)

    【課題・解決手段】エラー検出時も適用されるシステムの動作を可能な限り停止させることなく、機能縮退等により動作の継続を可能にするとともに、エラーの原因となる事象を特定することができる制御装置を得る。故障... 詳細

  • 日立オートモティブシステムズ株式会社の「 車載制御装置」が 公開されました。( 2019/06/24)

    【課題・解決手段】記憶装置の故障の予兆を検出し、記憶装置の正常な状態を可能なかぎり継続可能な車載制御装置を提供する。本発明に係る車載制御装置は、演算回路(CPU)と、前記演算回路による制御演算に使用さ... 詳細

  • 株式会社ノーリツの「 通信システム及び中継装置」が 公開されました。( 2019/06/20)

    【課題】温水利用設備の遠隔監視及び/又は遠隔操作のための通信システムにおいて、中継装置のプログラム更新失敗時の原因を簡易に解析する。【解決手段】通信アダプタ40は、更新プログラムによる再起動後にサーバ... 詳細

この 技術と関連性が強い技術

関連性が強い 技術一覧

この 技術と関連性が強い人物

関連性が強い人物一覧

この 技術と関連する社会課題

該当するデータがありません

この 技術と関連する公募課題

該当するデータがありません

astavision 新着記事

サイト情報について

本サービスは、国が公開している情報(公開特許公報、特許整理標準化データ等)を元に構成されています。出典元のデータには一部間違いやノイズがあり、情報の正確さについては保証致しかねます。また一時的に、各データの収録範囲や更新周期によって、一部の情報が正しく表示されないことがございます。当サイトの情報を元にした諸問題、不利益等について当方は何ら責任を負いかねることを予めご承知おきのほど宜しくお願い申し上げます。

主たる情報の出典

特許情報…特許整理標準化データ(XML編)、公開特許公報、特許公報、審決公報、Patent Map Guidance System データ