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目的

メモリメモリワードを管理する回路を提供。

構成

メモリ1内でゾーン記述子5は、読出書込み及び消去動作付随し、この記述子によって制御されるメモリのゾーン1,2のメモリワードに関する動作の許可を含む。また、ゾーン記述子は、次の記述子6のアドレスを含むことによってメモリゾーン1,2の管理モードとそのゾーンの終りに対応するアドレスを記憶する。内部ゾーン制御信号は、メモリゾーン1,2の管理モードとそのゾーンの終りに対応するアドレスを記憶するために生成される。次にゾーンの終りをアドレスカウンタ4によって生成されたアドレスと比較7する。ゾーンの終りに達すると、記憶された情報の変更が実行される。

概要

背景

特にICカードチップカード)ようなアプリケーションでは、メモリの分割が知られている。それによると、不揮発性メモリは、読出だけが実行できるゾーン、読出及び書込みが実行できるゾーン、読出及び消去だけが実行できるゾーン、読出さえも実行できない(特にカード暗証コードが関係する時)ゾーンなどの複数のゾーンに分割される。通常、電子集積回路内のこのようなICカードのオペレーティングシステムは、各メモリゾーンで、そのメモリゾーンに対応する記述子によって決定された保護構成の機能に応じて許可された機能だけを実行することができるマイクロコントローラを備える。

読出、書込みまたは消去で使用できるメモリゾーンは互いに隣接しており、メモリの一部分に配置されており、一方、これらのメモリゾーンに対応するゾーン記述子はメモリの他の部分に配置されている配置が公知である。メモリの異なる部分への参照は、物理的(メモリセルはメモリ地図の様々な幾何学的ロケーションに配置されている)及び機能的(各ゾーンへのアドレスは、一部分が0に等しく、他の部分は1に等しい有効アドレスビットである)の両方である。

記述子は、メモリゾーンの保護を決定するために使用される第1の組のビットと、メモリ内のゾーンの境界を示すもう1つの組のビットを備えるメモリワードである。これらの境界は、ゾーン開始アドレス及びゾーン終了アドレスによって構成される。上記のシステムでは、ゾーン記述子は、単一の境界アドレス、すなわち、この記述子に対応するゾーンの終了アドレスを含む。記述子に対応するゾーンの開始のアドレスは、前のゾーンの最後のメモリワードに1単位を足したアドレスである。

このようなシステムは良好に作動するが、特に、銀行型ICカードを使用するアプリケーションにおいて、メモリワードのアドレッシングは逐次的であるという欠点がある。従って、所望のメモリワードへのアクセスは、カウンタがメモリの最初のアドレス(00・・・00)から開始して、所望のワードの前にあるワードの全てのアドレスを検査するまで、アドレスカンウタを使用することによって得るとはできない。次にメモリの別のワードにアクセスするためには、通常、カウンタをメモリの最後のアドレスまでカウントさせた後、この次の所望のワードのアドレスまで再度カウントを開始させることが必要である。また、場合によっては、次の所望のワードのアドレスまで再度カウントする前に、カウンタを設定することができる。しかしながら、次の所望のワードの管理または保護モードは、既にアクセスされたワードの管理モードとは異なる。これが、このカウンタによって続く保護モードを同時に操作するのを複雑にしている。例えば、選択したカウント窓内でカウンタの脱線を制限することによって、問題を解決することができる。しかしながら、これは回路をより複雑にし、さらに、使用の柔軟性を小さくする。

概要

メモリのメモリワードを管理する回路を提供。

メモリ1内でゾーン記述子5は、読出、書込み及び消去動作付随し、この記述子によって制御されるメモリのゾーン1,2のメモリワードに関する動作の許可を含む。また、ゾーン記述子は、次の記述子6のアドレスを含むことによってメモリゾーン1,2の管理モードとそのゾーンの終りに対応するアドレスを記憶する。内部ゾーン制御信号は、メモリゾーン1,2の管理モードとそのゾーンの終りに対応するアドレスを記憶するために生成される。次にゾーンの終りをアドレスカウンタ4によって生成されたアドレスと比較7する。ゾーンの終りに達すると、記憶された情報の変更が実行される。

目的

本発明の目的は、このカウンタによるアドレッシングの逐次的性質が必ずしも必要不可欠でない時でさえ、このアドレッシングが逐次的な時、使用される単純化されたアドレッシング装置を提供することにある。これを示すため、メモリ内でワードごとに実行されるアドレッシング体系を記載する。各ワードはメモリの各列に配置されている。各ワード内では、アドレッシングは1ビットずつ行われる。所定のワードでは、列デコーダによってワードビットの各ビット線(列)を連続して単一の読出回路に接続させることができ、一方、ワードの読出後、行デコーダによって続く行の次のワードの読出に行くことができる。

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

アドレス信号を生成するアドレスカウンタと、メモリメモリワード管理モードを入力する決定回路とを備える、電気的にプログラム可能不揮発性型メモリのメモリゾーンのメモリワードの読出及び/または書込み及び/または消去モードでの管理回路において、上記管理回路は、管理モードを記憶する第1の一時記憶回路と、ゾーン終りに対応するアドレス記憶する第2の一時記憶回路と、上記アドレスカウンタによって生成されたカレントアドレスを、記憶されたゾーンの終りに対応するアドレスに比較し、記憶された管理モードを上記決定回路にロード次いで保持するための信号を生成する比較器とを備えることを特徴とする管理回路。

請求項2

メモリが複数のゾーンに分割されており、1つのゾーンの全てのメモリワードは同じ管理ワード割り当てられており、且つ連続したアドレスを有し、ゾーン自体も連続しており、このメモリの少なくとも1つのメモリワードは、第1のビットによってメモリソーンの管理モードを決定し、第2のビットによってこのメモリゾーンの終了アドレスを決定するために使用されるゾーン記述子役割を果たし、逐次アドレス信号を生成するアドレスカウンタを備える、逐次的なアドレッシングを行う、電気的にプログラム可能な不揮発性型メモリのメモリゾーンのメモリワードの読出及び/または書込み及び/または消去モードでの管理回路において、メモリゾーンAのゾーン記述子DAのアドレスが、このメモリゾーンAのメモリワードの第1のアドレスであり、このゾーン記述子は、情報エレメントとして、上記メモリゾーンAの終りに対応するアドレスと、従って、次のメモリゾーンBの次の記述子DBを備え、上記管理回路は、該メモリゾーンAの管理モードを記憶する第1の一時記憶回路と、上記ゾーン記述子DAに対応するメモリゾーンAのワードのアドレッシングの間に記憶動作を行い、上記の次の記述子DBに対応するアドレスを記憶する第2の一時記憶回路と、更に、上記第2の記憶回路に記憶されたアドレスと、上記アドレスカウンタによって生成されたカレントアドレスとを比較し、上記メモリゾーンAのゾーン記述子DAの第1のビットに対応する管理モードを決定回路にロードし次いで保持する信号を生成する比較器とを具備する特徴とする管理回路。

請求項3

上記第1の一時記憶回路は、ゾーン記述子に対応するアドレスの記憶を次のゾーンの記述子に対応するアドレスの記憶に置き換える、上記ロード信号によって制御されるアドレスデコーダを備えることを特徴とする請求項1または2に記載の回路

請求項4

上記第2の一時記憶回路は、メモリゾーンAの管理モードの記憶を次のゾーンBの管理モードの記憶に置き換える、上記ロード信号によって制御されるアドレスデコーダを備えることを特徴とする請求項1〜3のいずれか1項に記載の回路。

請求項5

上記比較器は、論理回路に接続された1組のXORゲートを備えることを特徴とする請求項1〜4のいずれか1項に記載の回路。

請求項6

上記決定回路は、上記第1のビットによって制御される第1の決定テーブルと、上記第1の決定テーブルによって制御される第2の決定テーブルとを備え、上記第2の決定テーブルは、当該第2のテーブルが受ける外部命令マスクし、上記第1のテーブルは、上記ロード信号によって有効化されることを特徴とする請求項1〜5のいずれか1項に記載の回路。

請求項7

上記決定回路は、上記メモリの行アドレスシフトさせて、このメモリの動作を算盤モードで行うことが可能なシフト回路を有しており、当該シフト回路は、各行に、次の連続した行を選択するためのゲート並列のこの行の選択の有効化ゲートを備え、これらのゲートは各々上記決定回路によって転送される算盤モードでの非アクティブ化またはアクティブ化信号を受けることを特徴とする請求項1〜6のいずれか1項に記載の回路。

技術分野

0001

本発明は、メモリ装置内の読出消去アドレッシング及びその他のメモリワード管理モードを制御する回路に関するものである。管理モードは、各メモリワードについて記述子と呼ばれる特定のメモリワードによって決定される。各記述子は、複数のメモリワードを含むメモリゾーンの管理モードを決定する。本発明は、電気的に消去可能且つプログラム可能メモリ(EEPROM)及び消去不可能な、電気的にプログラム可能なメモリ(EPROM)等の不揮発性メモリを含むメモリ装置を管理するために使用される。

背景技術

0002

特にICカードチップカード)ようなアプリケーションでは、メモリの分割が知られている。それによると、不揮発性メモリは、読出だけが実行できるゾーン、読出及び書込みが実行できるゾーン、読出及び消去だけが実行できるゾーン、読出さえも実行できない(特にカード暗証コードが関係する時)ゾーンなどの複数のゾーンに分割される。通常、電子集積回路内のこのようなICカードのオペレーティングシステムは、各メモリゾーンで、そのメモリゾーンに対応する記述子によって決定された保護構成の機能に応じて許可された機能だけを実行することができるマイクロコントローラを備える。

0003

読出、書込みまたは消去で使用できるメモリゾーンは互いに隣接しており、メモリの一部分に配置されており、一方、これらのメモリゾーンに対応するゾーン記述子はメモリの他の部分に配置されている配置が公知である。メモリの異なる部分への参照は、物理的(メモリセルはメモリ地図の様々な幾何学的ロケーションに配置されている)及び機能的(各ゾーンへのアドレスは、一部分が0に等しく、他の部分は1に等しい有効アドレスビットである)の両方である。

0004

記述子は、メモリゾーンの保護を決定するために使用される第1の組のビットと、メモリ内のゾーンの境界を示すもう1つの組のビットを備えるメモリワードである。これらの境界は、ゾーン開始アドレス及びゾーン終了アドレスによって構成される。上記のシステムでは、ゾーン記述子は、単一の境界アドレス、すなわち、この記述子に対応するゾーンの終了アドレスを含む。記述子に対応するゾーンの開始のアドレスは、前のゾーンの最後のメモリワードに1単位を足したアドレスである。

0005

このようなシステムは良好に作動するが、特に、銀行型ICカードを使用するアプリケーションにおいて、メモリワードのアドレッシングは逐次的であるという欠点がある。従って、所望のメモリワードへのアクセスは、カウンタがメモリの最初のアドレス(00・・・00)から開始して、所望のワードの前にあるワードの全てのアドレスを検査するまで、アドレスカンウタを使用することによって得るとはできない。次にメモリの別のワードにアクセスするためには、通常、カウンタをメモリの最後のアドレスまでカウントさせた後、この次の所望のワードのアドレスまで再度カウントを開始させることが必要である。また、場合によっては、次の所望のワードのアドレスまで再度カウントする前に、カウンタを設定することができる。しかしながら、次の所望のワードの管理または保護モードは、既にアクセスされたワードの管理モードとは異なる。これが、このカウンタによって続く保護モードを同時に操作するのを複雑にしている。例えば、選択したカウント窓内でカウンタの脱線を制限することによって、問題を解決することができる。しかしながら、これは回路をより複雑にし、さらに、使用の柔軟性を小さくする。

発明が解決しようとする課題

0006

本発明の目的は、このカウンタによるアドレッシングの逐次的性質が必ずしも必要不可欠でない時でさえ、このアドレッシングが逐次的な時、使用される単純化されたアドレッシング装置を提供することにある。これを示すため、メモリ内でワードごとに実行されるアドレッシング体系を記載する。各ワードはメモリの各列に配置されている。各ワード内では、アドレッシングは1ビットずつ行われる。所定のワードでは、列デコーダによってワードビットの各ビット線(列)を連続して単一の読出回路に接続させることができ、一方、ワードの読出後、行デコーダによって続く行の次のワードの読出に行くことができる。

課題を解決するための手段

0007

上記の問題は、メモリシステム内にメモリゾーンのワードの読出、書込み及び消去方法を管理する回路が備えられる本発明の1実施例で解決される。管理回路は、アドレス信号を生成するアドレスカウンタとメモリのメモリワードに管理モードを入力する決定回路とを含む。さらに、管理回路は、管理モードを記憶する第1の記憶回路、メモリゾーンの終了に対応するアドレスを記憶する第2の記憶回路及びゾーンの終りに対応する記憶されたアドレスにアドレスカウンタによって生成されたカレントアドレス(現在のアドレス)を比較する比較器を備える。比較器は、カレントアドレスと記憶されたアドレスが一致する時決定回路をロードする信号を生成させる。決定回路は、記憶された管理モードによってロードされる。

0008

他の実施例によると、回路は、アドレスカウンタによって生じる逐次のアドレッシングによってメモリ装置内のメモリゾーンのメモリワードの読出、書込み及び/または消去方法を管理する回路を備える。メモリシステムは、複数のゾーンに分割されており、ゾーン内の各メモリワードは同じ管理モードに割りつけられている。各ゾーン内のワードは、連続したアドレスを有し、ゾーンは隣接している。少なくとも1つのメモリワードは、第1の組のビットによってメモリゾーンの管理モードを決定し、第2の組のビットによってメモリゾーンの終了のアドレスを決定するゾーン記述子である。メモリゾーンAのゾーン記述子DAのアドレスは、ゾーンA内の第1のメモリワードのアドレスである。ゾーン記述子DAは、情報エレメントとして、続くメモリゾーンBの記述子DBを識別するメモリゾーンAの終了に対応するアドレスを有する。管理回路は、メモリゾーンAの管理モードを記憶する第1の記憶回路と次の記述子DBに対応するアドレスを記憶する第2の記憶回路とを備える。管理回路は、さらに、アドレスカウンタによって生成されたカレントアドレスを第2の記憶回路内に記憶されたアドレスと比較する比較器を備える。比較器は、記憶されたアドレスと生成したアドレスが一致すると、決定回路をロードする信号を生成させる。決定回路は、このメモリゾーンAのゾーン記述子DAの第1の組のビットに対応する管理モードによってロードされる。

0009

本発明は、添付図面を参照して行う下記の実施例の説明からより明らかになろう。但し、これらの実施例は、本発明を何等限定するものではない。本発明では、従来技術の上記の欠点を解消するために、異なるプロシージャを使用した。第1に、メモリは、ゾーンを条件付けるゾーン記述子ワードがこの記述子に対応するメモリのワードの物理的アドレスの直接先行する物理的アドレスでメモリ内に配置されるように組織化されている。ワードの物理的アドレスは、実際には、行すなわちワード線に対応する。他の物理的アドレスに直接先行する物理的アドレスは、このアドレスに隣接するワード線である。従って、冗長性による変更は別として、メモリ地図内に物理的隣接性がある。各ゾーンの最後のメモリワードに隣接するのは、次のゾーンのための記述子である。本発明の記述子では、第1の組のビットはメモリゾーンの管理モードについての情報を提供し、第2の組のビットはこのメモリゾーンの終りのアドレスについての情報を提供する。メモリが読み出されると、本発明の実施例では必然的にゾーン記述子であるアドレス00・・・000に加えて、次のゾーンの記述子のアドレスが公知なので、ゾーン記述子の出現が検出される。記述子は、先行するゾーンの終りに直接続くアドレスに記憶される。

0010

本発明では、ゾーン記述子(第1のゾーン記述子はまたは次の記述子)が現れると、第1の組のビットが、メモリゾーンの使用を構成するように記憶され、第2の組のビットはゾーンの終りを検出するために記憶される。次に、アドレスカウンタの出力を記憶されたゾーン終了アドレスと比較する。ゾーン終了アドレスに達すると、メモリの管理モードは次の記述子の管理モードに置き換えられ、前のゾーン終了アドレスは次のゾーン終了アドレスに置き換えられる。この時、このシステムは、マイクロコントローラによる動作を全く必要としないので、外部から見ると完全に透明であるという利点がある。本発明の回路は、自動的に、この動作を実行する。

0011

1実施例では、メモリゾーン内のワードの管理モードは、第1のプログラム可能な論理回路によって指示される。この第1のプログラム可能な論理回路は、別のプログラム可能な論理回路によって操作される記述子から保護モードを受け、また、メモリの外部のソースから命令を受ける。本発明の回路の利点は、求めるゴールに対してその単純性にある。

0012

図1は、本発明によるメモリ1のメモリワードを管理する回路の1実施例を図示したものである。メモリ1は、複数のゾーン、例えば、ZONE1、ZONE2と示したゾーンに分割される。ゾーンの全てのメモリワードは、同じ保護モード、もしくは、さらに一般的には同じ管理モーどに割り当てられている。ゾーンのメモリワードは、連続した物理的アドレスを占める。メモリのメモリワードへのアクセスは、行デコーダ2によって実施される。連続した、すなわち、隣接したアドレスは、ワード線である。従って、隣接したワードは、行アドレスインクリメントすることによってアドレスされる。従って、例えば、メモリ1内で、ZONE2は、ZONE1に連結する。これは、これらのゾーンの最後のワードのアドレスは連続していることを意味する。

0013

各ゾーンの少なくとも1つのメモリワードは、ゾーンの記述子を記憶するために使用される。図1に示した実施例では、各ゾーンの第1のワードは記述子を記憶する。記述子は、メモリゾーンの管理モードを決定する第1の組のビット、例えば、図2に示したビット1〜8を含む。また、関係するメモリゾーンの終了のアドレスを決定する第2の組のビット、例えば、図2の9〜15ビットを備える。上記の実施例では、メモリワードは、16ビットを有する。ワードのビットの各々にアクセスを得るために、また列デコーダとして公知のビット線デコーダ3を使用する。

0014

アドレスカウンタ4、1実施例では、A0〜A11の11個の出力を有するカウンタは、その4つの下位出力A0〜A3にアドレスビットを出力し、それによって、メモリワードのビット0〜15の各々に連続してアクセスを得ることができる。これらの4つの下位出力は、列デコーダ3の入力に導入される。本発明は、また、管理すべきワードがより大きく、例えば、32ビットワード、または、8ビット以下の小さいワードを有する他のメモリ構成でも使用できる。アドレスカウンタの最上位ビット、すなわち、ビットA4からビットA10は、行デコータ2内で、メモリの各メモリワードに連続してアクセスを得るために使用される。

0015

本発明では、第1の記憶回路5によって、記述子が読み出される仮定にあるメモリゾーンの保護または管理モードを記憶することができる。第2の記憶回路6によって、この記述子に対応するゾーンの終了のアドレスを記憶することができる。ゾーン終了アドレスは、次のゾーンの記述子のアドレスに対応する。第2の記憶回路6は、また、アドレスカウンタ4から来る行アドレスビットを受ける比較器7に接続されている。この比較器7の出力は、(符号に関係なく)ゾーン終了信号を生成し、この信号は、プログラム可能な論理回路8−9内に、第1の組の記述子ビットをロードし、次に保持させる。

0016

プログラム可能な論理回路は、決定回路として作動し、好ましくは、記述子の第1の組のビットによって制御される第1の決定テーブル8と第2の決定テーブル9を備える。第2の決定テーブル9は、第1のテーブル8の出力によって制御され、それらをマスクするために、好ましくは既に外部命令デコーダ10によってマスクされている外部命令を受ける。ゾーン記述子が読み出されると、ゾーン記述子の管理モードビットは第1のテーブル8にロードされ、一方、ゾーン終了アドレスは記憶回路6にロードされる。

0017

アドレスカウンタ4によって、カウント命令Cにより適切なカウント動作を開始させることによってアドレスされるメモリの所定のワードは、第2のテーブル9によってマスクされた命令を受けることがある。これらのマスクされた命令は、入力/出力コントローラ11によってこのワードに入力される。コントローラ11は、メモリの読出/書込み/消去回路12とメモリ1の入力/出力端子13との間に配置される。回路10〜13は、公知の型であり、特別な説明を必要としない。しかしながら、2つのテーブル8及び9による決定回路の製造は、テーブル9がテーブル8によって制御されているという意味で本発明に固有である。図1から分かるように、記憶回路5は、記述子のビット0〜8を記憶するためのフリップフロップ回路B0〜B8を備える。同じ実施例では、記憶回路6は、ゾーン終了アドレスのアドレスビットA4〜A10を記憶する7つのフリップフロップ回路50〜56を備える。

0018

図3及び図4を使用して、回路5及び6の機能を各々下記に説明する。回路5及び6は類似の型であり、それらは各々ビットの状態を記憶する複数のバッファレジスタの組を各々備える。例えば、図3及び図4には、各々バッファレジスタB0及び50が記載されている。レジスタB0及び50は、それらのデータ入力で、読出回路12からメモリから読み出された情報のビットを受ける。これは、1ビットずつ読み出す動作なので、電気的読出接続はレジスタB0〜へ8及び50〜56の全ての入力に共通である(図1を参照)。レジスタB0及び50は、制御入力CTRLに入力される制御信号によって制御される。各制御信号は、アドレスカウンタ4によって生成されたアドレスビットA0、A1、A2及びA3をデコードすることによって得られる。例えば、レジスタB0内に記述子のビット0を記憶するため、アドレスデコーダは、4つの直列接続N形トランジスタ17〜20によって構成されている。トランジスタ17〜20は、各々、アドレスビットA0〜A3の反転である信号NA0、NA1、NA2及びNA3を受ける。ワードのビットのカウントの開始時に、4つのアドレスA0〜A3は0であり(従って、信号NA0〜NA3は全て1に等しい)、トランジスタ17〜20に直列なトランジスタ21に入力される信号CTLZは1に等しい。信号CTLZが生成する方法を下記に記載する。トランジスタ21は、また、アースに接続されている。

0019

これらの条件下で、1ワードのビットのカウンタの開始時に、この一連のトランジスタ17〜21に接続されたインバータ22の入力は0にされる。インバータ22の出力は1にされる。この時、フリップフロップ回路B0の制御信号は1に等しく、メモリの第1のワードの第1のビットの読出中、フリップフロップ回路B0は第1の記述子、記述子DZ1のビっト0の状態を記憶する。記憶回路5の他のレジスタB1〜B8について、図3は、これらのデコードトランザクションに入力される対応するアドレスビットA0〜A3のデコード状態だけを図示している。。って、記述子DZ1の第2のビット、A0だけが1に等しいビットがバッファレジスタB1にロードされる。レジスタB0は、そのトランジスタ17〜21の少なくとも1つがオフになるため、不安定なインバータ22はその入力が第3の状態になると0に戻る出力を有するので、この時、読出回路12によって読み出されたビットの新しい値を記憶する。従って、記述子の各ビット0〜8は、連続して、回路5のフリップフロップB0〜B8に記憶される。この時、アドレスカウンタはカウントを続け、記述子DZ1の第2の組のビットは記憶回路6に記憶される。図4に図示したレジスタ50のロードは、上記の回路5と同様に動作するトランジスタ60〜64及びインバータ65の組によって制御される。

0020

第2の組のビットは、ゾーンZONE1に終了アドレスに対応する。従って、記述子の読出の終りに、バッファレジスタ50〜56は次の記述子のアドレスを含むと考えられる。回路5のフリップフロップ回路B0〜Bの出力は、各々、第1の決定テーブル8に送られ、フリップフロップ50〜56の出力は各々比較器7に送られる。比較器7は、主に、図4に示したように、1組の排他的ORゲート(XOR)70〜76によって構成され、その各々の出力は、その2つの入力に入力される信号が互いに異なる時「1」に等しく、2つの入力が互いに異ならない時「0」に等しい。ゾーンZONE1の終了のアドレスは、記述子DZ1自体のアドレスであることがある。従って、バッファレジスタ50〜56に記憶されるアドレスビットA4〜A10は、全体として、0とは異なる。従って、排他的ORゲート70〜76の少なくとも1つは、出力に「1」を出力する。全ての排他的ORゲートの出力は、インバータ25とそれ自体直列であるNANDゲート24に一緒に接続されている。ゾーン記述子が読み出されると、従って、インバータ25の出力は、次の記述子が読み出されるまで「0」にされる。

0021

排他的ORゲート70〜76は、ここでは、数は7つである。それらは、各々、それらが接続されるバッファレジスタの信号に加えて、アドレス信号A4〜A10の1つを受ける。ゲート70〜76は、その全体で、カレントアドレスをバッファレジスタ50〜56に記憶されたアドレスに比較する。インバータ25の出力は、2つの直列接続NORゲートを備える論理回路26に接続されている。この論理回路26の他の入力は、アドレスA4のアドレス遷移信号(列のアドレッシングの最下位アドレス)を受ける。

0022

図5は、第1に、NANDゲート24の出力で使用可能なゾーン終了信号のインタイム(in time) 動作と、第2に、アドレス信号A4の遷移動作を図示したものである。これらの2つの信号は、回路26によって組み合わされ、パルス信号CTLZを生成する。信号CTLZは、ゾーン制御信号であり、上記のように、記憶回路5及び6のトランジスタ21及び64等のトランジスタに入力される。また、信号CTLZは、記憶回路5及び6内のP形トランジスタ23及び66等のトランジスタに入力される。トランジスタ23及び66等のトランジスタは、記述子の読出中信号CTLZが0に等しい時以外、各々、インバータ22及び65等のインバータの入力を正の電源Vccに接続して、それによって、バッファレジスタB0〜B8及び50〜56のロードを禁止する。

0023

装置は、下記のように動作する。メモリゾーンの終了に達すると、アドレスカウンタは、その出力に、次の記述子に対応するアドレスビットA4〜A10を出力する。これらの条件下で、XORゲート70〜76は、各々、それらの2つの入力に各々同じものを受ける。従って、それらの出力には全て「1」が送られ、それによって、NANDゲート24及びインバータ25がインバータ25の出力に正の信号を生成させるようにする。この正の信号は、論理回路26によって「1」になる信号CTLZに変換される。

0024

「1」になる信号CTLZは、記憶回路5及び6内に次の記述子、例えば、DZ2を記憶させる。メモリ内で次のゾーン記述子が読み出されるとすぐに、比較回路7は、アドレスビットの少なくとも1つにおける不一致を検出する。XORゲートの少なくとも1つはフリップし、すなわち、「0」になる。従って、論理回路26の出力は、または、「0」になる。いずれにせよ、アドレス信号A4の記憶動作の終了での、このアドレス信号の変化の検出は、回路5及び6の次の記憶動作を遮断する。さらに、回路5内に記憶された保護構成のプログラム可能な論理回路8への転送を開始させる。これは、インバータ27によって得られる。CTLZが「0」に落ちるとすぐに、NCTLZ(補足信号)が再度「1」に上昇し、回路8は回路5に記憶されたデータを受ける。

0025

本発明の特徴は、また、それによって、メモリ動作のいわゆる算盤(abacus)モードが可能になることである。算盤は、玉を使用して、その玉をこの行で全て左方向に移動させて、カウント動作を1行で実行する構造である。これは、1行の全ての玉が移動すると、次の行の第1の玉が移動し、 また、前の行の玉がその最初の位置に戻ることを意味する。算盤モードの動作は、メモリを使用して、メモリワードのビットを各々1ビットずつプログラミングし、次のメモリワードの第1のビットがプログラムされるとこのメモリワードの全てのビットを消去することからなる。ここでは、より広い意味で算盤の譬えを使用しており、前のワードに続くワードを消去することが問題でないが、先行するまたは続くワードに各々実行される作用に応じてこのアクセスを得ることが重要な時の動作モードを含む。本発明では、逐次的アドレッシングの観点から「続く」という概念は、 「先行する」という概念に置き換えられているが、その原理は同じである。

0026

算盤モードでの動作を実行するために、行デコーダ2をその通常の構造について変更する。行デコーダは、通常、メモリの参照番号28〜30で示すような各行にアクセスを得るために、アースと電源との間に直列接続された参照番号31〜34に示すような1組のN形トランジスタを備える。これらのトランジスタは、それらの制御ゲートに、行アドレス信号または反転信号、例えば、NA4またはA4、NA5またはA5、・・・・、NA10またはA10を受ける。これらのトランジスタは、従来、それらのゲートに信号Pを受け、行デコーダの動作を可能にする2つのトランジスタ35及び36の間に装着されている。トランジスタ35及び36は反対の形であり、すなわち、トランジスタ35はN形トランジスタであり、トランジスタ36はP形トランジスタである。トランジスタ31及び36は、Vccとアースとの間に接続されている。アドレスに対応するトランジスタ31〜34がこのアドレス信号受けると、それらのトランジスタは導通状態になり、選択線28に接続されたインバータ37を0にする。従って、このインバータの出力は1になり、その結果、他の線ではなく、線28が選択される。

0027

本発明では、1組のトランジスタ31〜34及び参照番号37等のインバータの各々の入力との間に、参照番号38等のN形トランジスタが補足されている。このトランジスタ38は、関係するメモリゾーン全体が算盤ゾーンではない時、すなわち、通常のメモリゾーンの時、アクティブ状態になる信号NBを受ける。反対に、問題のゾーンが算盤ゾーンの時、信号NBは非アクティブである。この場合、トランジスタ38は、線38の選択を切断する。それ自体、信号NBの補足信号である信号Bを受けるN形トランジスタ39は、線28の一連のトランジスタ31〜34及び線28に隣接する線29のインバータの入力の間に接続されている。これらの線のアドレスは、連続している。先行する線28は、算盤の最上位値に対応する。トランジスタ39によって、線28をアドレッシングすることにより、線29を選択することができる。参照番号38及び39等の1組のトランジスタは、各アドレス線に、第1に、ワード線選択回路内に直列に(例えば、トランジスタ38) 、第2にこの選択回路と次のワード線の選択回路の間に(例えば、トランジスタ39) 接続されている。信号B及びNBは、直接記憶回路5またはゾーン記述子のビット0のデコードを介して第1のプログラム可能な論理テーブル8の出力によって生成される。このビット0は、この機能に割付られている。「1」に等しい時、ゾーンは算盤ゾーンであり、「1」ではない時は通常のゾーンである。

0028

また、外部から入力された命令に応じて信号B及びNBを生成することができる。これは、決定回路9からの出力をデコーダ2に入力することによって実施される。その結果、カウンタにカウントさせずに、メモリ線28または29のどちらか一方にアクセスし、作用することができる。この算盤動作の効果は、消去またはその他の目的でメモリ内の行の選択のためアドレスをシフトさせることである。これは、特に、外部算盤型アプリケーションによって使用され、前の行が書き込まれたまさにその時に次の一杯の列を消去する。前の、または、次の線という概念は、トランジスタ39を前の線のインバータ入力に接続されたことによって保持される。

0029

算盤アプリケーションは、特に、ICカード用の前納単位の制御用の動作で有効である。本発明では、算盤コードの概念をゾーン記述子の概念に組み合わせることによって、例えば、ゾーン記述子の値、特に、ゾーン終了アドレスを変更することによって、物理的に同じ回路の様々な前納単位を決定することができる。また、算盤ゾーンを加えることによってICカードを再有効化することができる。

0030

本発明の1実施例を上記に記載したが、当業者は様々な変更、修正及び改良を容易に行うことができよう。そのような変更、修正及び改良は、この記載の一部分であり、本発明の範囲内にある。従って、上記の記載は、一例であり、本発明を限定するものではない。本発明は、特許請求の範囲及びそれに等価なものにのいみ限定される。

図面の簡単な説明

0031

図1本発明による管理回路を図示したものである。
図2ゾーン記述子内のビットの配置を図示したものである。
図3メモリゾーンのワードの管理モードを記憶するのに使用される記憶回路を図示したものである。
図4メモリゾーン終了アドレスを記憶する記憶回路及びゾーン終了信号を生成するのに使用される比較器回路を図示したものである。
図5記述子の読出によって生成するゾーン制御信号CTLZの生成を示すクロック図である。

--

0032

1メモリ
2行デコーダ
3列デコーダ
4アドレスカウンタ
5、6記憶回路
7比較器
8、9、26論理回路
10 外部命令デコーダ
11 入力/出力コントローラ
12読出回路
17〜21、23、31〜36、66トランジスタ
22、25、27、65インバータ
24NANDゲート
28、29 論理回路
70、76 排他的ORゲート

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