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図面 (10)

目的

本発明は、半導体集積回路装置の改善に関し、概略,被試験対象アクセスタイムを示すパルス幅試験クロック信号を供給し、該パルス幅に基づいて固有パルスを発生する試験用回路を構成し、周辺回路の影響によらず、真のアクセスタイムを正確に測定することを目的とする。

構成

試験用回路12が組み込まれた半導体集積回路装置において、試験用回路12が記憶回路素子Mの読出しデータDOUT及び動作クロック信号CK論理出力値と、論理出力値及び記憶回路素子Mの出力期待値DRとに基づいて制御タイミング信号SFを発生することを含み構成し、試験用回路12が記憶回路素子Mの読出しデータDOUT と動作クロック信号CKとに基づいて3値出力信号SBを出力する信号出力回路12Aと、3値出力信号SBと記憶回路素子Mの出力期待値DRとに基づいて制御タイミング信号SFを発生する信号発生回路12Bから成ることを含み構成する。

概要

背景

図9は、従来例に係る説明図である。図9は、従来例に係るRAM内ゲートアレイ試験方法の説明図を示している。例えば、被試験対象13の一例となるRAM内蔵ゲートアレイは、図9において、複数のRAM(随時書込み/読出し可能なメモリ)1,ゲートアレイ2,入力側周辺回路3,出力側周辺回路4及びその他各種入出力端子から成る。

なお、入力側周辺回路3,出力側周辺回路4はチップ全体の機能試験のみでは、RAM1の全メモリセル試験を行うことが困難となるため、当該RAM内蔵ゲートアレイ13を試験をするLSIテスタ補助するべく試験補助機能を備えている。

例えば、RAM1のアクセスタイムを測定する場合、図9において、まず、入力側周辺回路3や出力側周辺回路4にテストモード信号T/Aを供給し、それを,例えば、「H」レベルにして、RAM1をテストモードにする。これにより、入力側周辺回路3や出力側周辺回路4がゲートアレイ2から切り離され、試験クロック信号CKや試験データTINが供給され、一般の単体RAMと同様に、その出力側周辺回路4から試験出力データTOUTが得られる。

なお、通常の使用時には、入力側周辺回路3や出力側周辺回路4にテストモード信号T/A=「L」レベルを供給して、RAM1を通常モードにする。これにより、入力側周辺回路3や出力側周辺回路4がゲートアレイ2に接続され、各種入力データが入力されると、ゲートアレイ2により処理された出力データが出力される。これにより、RAM1を周辺のゲートアレイ2と切り離して単独で、そのRAMのアクセスタイム等の測定することができる。

概要

本発明は、半導体集積回路装置の改善に関し、概略,被試験対象のアクセスタイムを示すパルス幅の試験クロック信号を供給し、該パルス幅に基づいて固有パルスを発生する試験用回路を構成し、周辺回路の影響によらず、真のアクセスタイムを正確に測定することを目的とする。

試験用回路12が組み込まれた半導体集積回路装置において、試験用回路12が記憶回路素子Mの読出しデータDOUT及び動作クロック信号CKの論理出力値と、論理出力値及び記憶回路素子Mの出力期待値DRとに基づいて制御タイミング信号SFを発生することを含み構成し、試験用回路12が記憶回路素子Mの読出しデータDOUT と動作クロック信号CKとに基づいて3値出力信号SBを出力する信号出力回路12Aと、3値出力信号SBと記憶回路素子Mの出力期待値DRとに基づいて制御タイミング信号SFを発生する信号発生回路12Bから成ることを含み構成する。

目的

本発明は、かかる従来例の問題点に鑑み創作されたものであり、概略,被試験対象のアクセスタイムを示すパルス幅の試験クロック信号を供給し、該パルス幅に基づいて固有のパルスを発生する試験用回路を構成し、周辺回路の影響によらず、真のアクセスタイムを正確に測定することが可能となる半導体集積回路装置及びその試験方法の提供を目的とする。

効果

実績

技術文献被引用数
1件
牽制数
0件

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請求項1

記憶回路素子(M)を含む内部集積回路(11)の試験補助する試験用回路(12)が組み込まれた半導体集積回路装置において、前記試験用回路(12)が記憶回路素子(M)の読出しデータDOUT)及び動作クロック信号CK)の論理出力値と、前記論理出力値及び記憶回路素子(M)の出力期待値(DR)とに基づいて制御タイミング信号(SF)を発生することを特徴とする半導体集積回路装置。

請求項2

請求項1記載の半導体集積回路装置において、前記試験用回路(12)が記憶回路素子(M)の読出しデータ(DOUT)と動作クロック信号(CK)とに基づいて3値出力信号(SB)を出力する信号出力回路(12A)と、前記3値出力信号(SB)と記憶回路素子(M)の出力期待値(DR)とに基づいて制御タイミング信号(SF)を発生する信号発生回路(12B)から成ることを特徴とする半導体集積回路装置。

請求項3

請求項2記載の半導体集積回路装置において、前記信号発生回路(12A)の後段に、制御タイミング信号(SF)のパルス幅拡幅する信号拡幅回路(12C)が接続されることを特徴とする半導体集積回路装置。

請求項4

少なくとも、被試験対象(13)となる記憶回路素子(M)を含む内部集積回路(11)を試験する方法において、前記被試験対象(13)に試験クロック信号(TCK)及び試験データ(TIN)の供給処理をし、前記被試験対象(13)から帰還する制御タイミング信号(SF)の監視処理をし、前記制御タイミング信号(SF)に基づいて記憶回路素子(M)のアクセスタイム(TAA)を測定することを特徴とする半導体集積回路装置の試験方法

請求項5

請求項4記載の半導体集積回路装置の試験方法において、前記制御タイミング信号(SF)は、記憶回路素子(M)の試験出力データ(TOUT)と試験クロック信号(TCK)との論理出力値と、前記論理出力値と記憶回路素子(M)の出力期待値(DR)とに基づいて発生されることを特徴とする半導体集積回路装置の試験方法。

請求項6

請求項4記載の半導体集積回路装置の試験方法において、前記記憶回路素子(M)のアクセスタイム(TAA)の測定の際に、被試験対象(13)から帰還する制御タイミング信号(SF)に基づいて試験クロック信号(TCK)のパルス幅制御をすることを特徴とする半導体集積回路装置の試験方法。

請求項7

請求項4記載の半導体集積回路装置の試験方法において、前記記憶回路素子(M)のアクセスタイム(TAA)の測定の際に、前記記憶回路素子(M)に内部クロック信号(CLK)を供給し、前記内部クロック信号(CLK)のパルス幅を制御タイミング信号(SF)に基づいて制御をし、前記内部クロック信号(CLK)のパルス幅を測定することを特徴とする半導体集積回路装置の試験方法。

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0001

〔目 次〕産業上の利用分野
従来の技術(図9
発明が解決しようとする課題
課題を解決するための手段(図1,2)
作用
実施例
(1)第1の実施例の説明(図3〜7)
(2)第2の実施例の説明(図8
発明の効果

技術分野

0002

本発明は、半導体集積回路装置及びその試験方法に関するものであり、更に詳しく言えば、ゲートアレイスタンダードセル等のチップに内蔵された半導体記憶回路試験する回路及びその試験方法に関するものである。

0003

近年、半導体装置の高集積高密度化に伴いゲートアレイやスタンダードセル等のチップにRAM(随時書込み/読出し可能なメモリ)を内蔵した大規模半導体集積回路(以下LSIという)装置が開発される傾向にある。また、LSI装置の高機能化高性能化の要求に伴い、RAMのアクセスタイムも益々高速化される傾向にある。

0004

これによれば、大規模LSI装置の試験をするLSIテスタ負担軽減のために、該LSI装置内部にその試験を補助する試験用回路が設けられ、例えば、試験用クロック入力端子試験クロック信号が入力されてから、出力側周辺回路に接続された試験用出力端子試験出力データが出力される間の時間差を測定することによりRAMの動作試験が行われる。

0005

このため、入力側周辺回路,出力側周辺回路に至る試験入力配線試験クロック配線による試験データ,試験クロック信号及び試験出力データの遅延時間がRAMの真のアクセスタイムに介入することとなる。このことで、半導体集積回路装置の高機能化,高性能化に伴い、益々高速化されるのアクセスタイムに対して、真の評価をしようとする場合に、これらの遅延時間を無視することができない。

0006

特に、内蔵RAMのアクセスタイムが1〔ns〕を切る半導体集積回路装置では、試験データや試験クロック信号を外部から供給し、その試験出力データに基づいて測定する方法では、真のアクセスタイムを正確に測定することが困難となる。

0007

そこで、概略,被試験対象のアクセスタイムを示すパルス幅の試験クロック信号を供給し、該パルス幅に基づいて固有パルスを発生する試験用回路を構成し、周辺回路の影響によらず、真のアクセスタイムを正確に測定することができる回路と方法が望まれている。

背景技術

0008

図9は、従来例に係る説明図である。図9は、従来例に係るRAM内蔵ゲートアレイの試験方法の説明図を示している。例えば、被試験対象13の一例となるRAM内蔵ゲートアレイは、図9において、複数のRAM(随時書込み/読出し可能なメモリ)1,ゲートアレイ2,入力側周辺回路3,出力側周辺回路4及びその他各種入出力端子から成る。

0009

なお、入力側周辺回路3,出力側周辺回路4はチップ全体の機能試験のみでは、RAM1の全メモリセルの試験を行うことが困難となるため、当該RAM内蔵ゲートアレイ13を試験をするLSIテスタを補助するべく試験補助機能を備えている。

0010

例えば、RAM1のアクセスタイムを測定する場合、図9において、まず、入力側周辺回路3や出力側周辺回路4にテストモード信号T/Aを供給し、それを,例えば、「H」レベルにして、RAM1をテストモードにする。これにより、入力側周辺回路3や出力側周辺回路4がゲートアレイ2から切り離され、試験クロック信号TCKや試験データTINが供給され、一般の単体RAMと同様に、その出力側周辺回路4から試験出力データTOUTが得られる。

0011

なお、通常の使用時には、入力側周辺回路3や出力側周辺回路4にテストモード信号T/A=「L」レベルを供給して、RAM1を通常モードにする。これにより、入力側周辺回路3や出力側周辺回路4がゲートアレイ2に接続され、各種入力データが入力されると、ゲートアレイ2により処理された出力データが出力される。これにより、RAM1を周辺のゲートアレイ2と切り離して単独で、そのRAMのアクセスタイム等の測定することができる。

発明が解決しようとする課題

0012

ところで、従来例のRAM内蔵ゲートアレイ13の試験方法によれば、図9(a)に示すように、試験用クロック入力端子に試験クロック信号TCKが入力されてから、出力側周辺回路4に接続された試験用出力端子に試験出力データTOUTが出力される間の時間差TAA2を測定することにより行われる(図9(b)参照)。

0013

すなわち、図9(b)において、時刻t0で入力側周辺回路3に試験クロック信号TCKが入力され、遅延時間T1 を経た時刻t1において、該クロック信号TCKがRAM1の入力レジスタに到達し、その真のアクセスタイムTAA1後の時刻t2にて試験出力データTOUTが出力され、その試験出力データTOUT が遅延時間T2後の時刻t3で出力側周辺回路4に現れる。

0014

このため、入力側周辺回路3,出力側周辺回路4に至る試験入力配線や試験クロック配線による試験データDIN,試験クロック信号TCK及び試験出力データTOUTの遅延時間T1,T2がRAM1の真のアクセスタイムTAA1に介入することとなる。このことで、半導体集積回路装置の高機能化,高性能化に伴い、益々高速化されるRAM1のアクセスタイムに対して、真の評価をしようとする場合に、これらの遅延時間T1,T2を無視することができない。

0015

特に、内蔵RAMのアクセスタイムTAA1が1〔ns〕を切る半導体集積回路装置では、試験データDINや試験クロック信号TCKを外部から供給し、その試験出力データTOUTに基づいて測定する方法によっては、真のアクセスタイムTAA1を正確に測定することが困難となる。

0016

また、入力ラッチ出力ラッチ間で、試験クロック信号TCKの立ち上がり,立ち下がりを捉えて真のアクセスタイムTAA1を測定しようとすれば、その出力ラッチの感度,動作速度が測定精度に反映し、敢えて高精度の測定装置を開発しようとすると、その開発期間の長期化,その大型化が余儀なく無くされ、さらに、汎用性に欠けるという問題がある。

0017

本発明は、かかる従来例の問題点に鑑み創作されたものであり、概略,被試験対象のアクセスタイムを示すパルス幅の試験クロック信号を供給し、該パルス幅に基づいて固有のパルスを発生する試験用回路を構成し、周辺回路の影響によらず、真のアクセスタイムを正確に測定することが可能となる半導体集積回路装置及びその試験方法の提供を目的とする。

課題を解決するための手段

0018

図1(a),(b)は、本発明に係る半導体集積回路装置の原理図であり、図2(a),(b)は、本発明に係る半導体集積回路装置の試験方法の原理図をそれぞれ示している。

0019

本発明の第1の半導体集積回路装置は、図1(a)に示すように、記憶回路素子Mを含む内部集積回路11の試験を補助する試験用回路12が組み込まれた半導体集積回路装置において、前記試験用回路12が記憶回路素子Mの読出しデータDOUT及び動作クロック信号CKの論理出力値と、前記論理出力値及び記憶回路素子Mの出力期待値DRとに基づいて制御タイミング信号SFを発生することを特徴とする。

0020

なお、本発明の第1の半導体集積回路装置において、前記試験用回路12が図1(b)に示すように、記憶回路素子Mの読出しデータDOUTと動作クロック信号CKとに基づいて3値出力信号SBを出力する信号出力回路12Aと、前記3値出力信号SBと記憶回路素子Mの出力期待値DRとに基づいて制御タイミング信号SFを発生する信号発生回路12Bから成ることを特徴とする。

0021

さらに、本発明の第2の半導体集積回路装置は第1の半導体集積回路装置において、図1(b)に示すように、前記信号発生回路12Aの後段に、制御タイミング信号SFのパルス幅を拡幅する信号拡幅回路12Cが接続されることを特徴とする。

0022

また、本発明の半導体集積回路装置の第1の試験方法は、少なくとも、図2(a)に示すように、被試験対象13となる記憶回路素子Mを含む内部集積回路11を試験する方法において、図2(b)の処理フローチャートに示すように、まず、ステップP1で前記被試験対象13に試験クロック信号TCK及び試験データTINの供給処理をし、次いで、ステップP2で前記被試験対象13から帰還する制御タイミング信号SFの監視処理をし、その後、ステップP3で前記制御タイミング信号SFに基づいて記憶回路素子MのアクセスタイムTAAを測定することを特徴とする。

0023

なお、本発明の半導体集積回路装置の第1の試験方法において、前記制御タイミング信号SFは、記憶回路素子Mの試験出力データTOUT及び試験クロック信号TCKの論理出力値と、前記論理出力値及び記憶回路素子Mの出力期待値DRとに基づいて発生されることを特徴とする。

0024

さらに、本発明の半導体集積回路装置の第1の試験方法において、図2(b)の処理フローチャートのステップP3Aで前記記憶回路素子MのアクセスタイムTAAの測定の際に、被試験対象13から帰還する制御タイミング信号SFに基づいて試験クロック信号TCKのパルス幅制御をすることを特徴とする。

0025

また、本発明の半導体集積回路装置の第2の試験方法は第1の試験方法において、前記記憶回路素子MのアクセスタイムTAAの測定の際に、前記記憶回路素子Mに内部クロック信号CLKを供給し、前記内部クロック信号CLKのパルス幅を制御タイミング信号SFに基づいて制御をし、前記内部クロック信号CLKのパルス幅を測定することを特徴とし、上記目的を達成する。

0026

本発明の第1の半導体集積回路装置によれば、図1(a)に示すように、試験用回路12が設けられ、記憶回路素子Mの読出しデータDOUT及び動作クロック信号CKの論理出力値と、該論理出力値及び記憶回路素子Mの出力期待値DRとに基づいて該試験用回路12から制御タイミング信号SFが発生される。

0027

このため、概略,被試験対象13のアクセスタイムTAAを示すパルス幅の試験クロック信号TCKや内部クロック信号CLK等の動作クロックCKを精度良く発生させ、さらに、当該試験用回路12と入力ラッチ回路とを組み合わせ、該制御タイミング信号SFを検出することにより、記憶回路素子Mの周辺回路によらず、その記憶回路素子Mの絶対値の小さなアクセスタイムTAAを精度良く測定することが可能となる。

0028

すなわち、図1(b)において、試験用回路12の信号出力回路12Aにより、記憶回路素子Mの読出しデータDOUTと動作クロック信号CKとに基づいて3値出力信号SBが出力されると、その3値出力信号SBと記憶回路素子Mの出力期待値DRとに基づいて制御タイミング信号SFが信号発生回路12Bから発生される。

0029

例えば、信号発生回路12Bは動作クロック信号CKのパルス幅がアクセスタイムTAAより大きい場合に制御タイミング信号SFを発生する。これにより、該クロック信号CKのパルス幅がほぼ記憶回路素子MのアクセスタイムTAAを表すことになり、この制御タイミング信号SFの発生境界点を外部又は内部で検出することにより、従来例のような記憶回路素子Mの周辺回路に至る試験入力配線や試験クロック配線による試験データTIN,試験クロック信号TCK及び試験出力データTOUTの遅延時間T1,T2が記憶回路素子Mの真のアクセスタイムTAAに直接介入しなくなる。

0030

このことで、半導体集積回路装置の高機能化,高性能化に伴い、益々高速化される記憶回路素子MのアクセスタイムTAAに対して、従来例のような遅延時間T1,T2の影響に左右されなくなり、その真の評価をすることが可能となる。

0031

特に、内蔵記憶回路素子MのアクセスタイムTAAが1〔ns〕を切る半導体集積回路装置においても、従来例のような試験データDINや試験クロック信号TCKを外部から供給し、その試験出力データTOUTに基づいて測定する方法に比べて、真のアクセスタイムTAAを正確に測定することが可能となる。

0032

さらに、本発明の第2の半導体集積回路装置によれば、図1(b)に示すように、信号発生回路12Bの後段に、制御タイミング信号SFのパルス幅を拡幅する信号拡幅回路12Cが接続される。

0033

このため、パルス幅の短い制御タイミング信号SFを検出する能力のない測定装置であっても、そのタイミング信号SFが信号拡幅回路12Cにより拡幅されることにより、入力ラッチ−出力ラッチ間で、試験クロック信号TCKの立ち上がり,立ち下がりを捉えて真のアクセスタイムTAAを測定する方法に比べて、その出力ラッチの感度,動作速度等の測定精度に依存されることなく、低精度の測定装置により、該アクセスタイムTAAを測定することが可能となる。

0034

これにより、RAM内蔵半導体集積回路装置の試験装置の汎用性を図ることが可能となる。また、本発明の半導体集積回路装置の第1の試験方法によれば、図2(b)の処理フローチャートに示すように、ステップP1で被試験対象13に試験クロック信号TCK及び試験データTINが供給処理されると、ステップP2で被試験対象13から帰還する制御タイミング信号SFが監視処理され、その後、ステップP3で制御タイミング信号SFに基づいて記憶回路素子MのアクセスタイムTAAが測定される。

0035

例えば、ステップP2で試験クロック信号TCKのパルス幅がアクセスタイムTAAより大きい場合に、記憶回路素子Mの試験出力データTOUT及び試験クロック信号TCKの論理出力値と、該論理出力値及び記憶回路素子Mの出力期待値DRとに基づいて発生された制御タイミング信号SFが検出される。この際に、ステップP3Aで被試験対象13から帰還する制御タイミング信号SFに基づいて試験クロック信号TCKのパルス幅が制御される。

0036

このため、試験クロック信号TCKの立ち下がりに同期して試験データTINを入力ラッチし、その立ち上がりに同期して読出しデータDOUTを出力する記憶回路素子MのアクセスタイムTAAにつき、制御タイミング信号SFに基づいて信号出力回路12Aの3値出力信号SBを適正に校正することにより、それを精度良く測定することが可能となる。

0037

これにより、概略,被試験対象13のアクセスタイムTAAを示すパルス幅の試験クロック信号TCKを供給し、該パルス幅に基づいて制御タイミング信号SFを発生する試験用回路12を構成することにより、該試験クロック信号TCKのパルス幅を観測することで、その周辺回路の影響によらず、真のアクセスタイムTAAを正確に測定することが可能となる。

0038

また、本発明の半導体集積回路装置の第2の試験方法によれば、記憶回路素子MのアクセスタイムTAAの測定の際に、ステップP3Aで記憶回路素子Mに内部クロック信号CLKが供給され、該内部クロック信号CLKのパルス幅が制御タイミング信号SFに基づいて制御され、これに基づいて内部クロック信号CLKのパルス幅が測定される。

0039

このため、概略,被試験対象13のアクセスタイムTAAを示すパルス幅の内部クロック信号CLKを供給し、該パルス幅に基づいて制御タイミング信号SFを発生する試験用回路12を構成することにより、該内部クロック信号CLKのパルス幅を観測することで、その周辺回路の影響によらず、真のアクセスタイムTAAを正確に測定することが可能となる。

0040

これにより、第1の試験方法と同様に、RAM内蔵ゲートアレイ等の記憶回路素子MのアクセスタイムTAAについて、その詳細評価を精度の低い測定系においても実施することができ、記憶回路素子M評価において重要なパラメータであるアクセスタイムTAAの実力を精度良く認識することが可能となる。

0041

次に、図を参照しながら本発明の実施例について説明をする。図3〜8は、本発明の実施例に係る半導体集積回路装置及びその試験方法を説明する図である。

0042

(1)第1の実施例の説明
図3は、本発明の第1の実施例に係るRAM内蔵ゲートアレイの全体構成図であり、図4はそのパスフラグ検出回路の構成図であり、図5はその動作説明図をそれぞれ示している。

0043

例えば、被試験対象13の一例となるRAM内蔵ゲートアレイ23は図3において、ゲートアレイ21,パスフラグ検出回路22,RAM21A,入力側周辺回路21B,出力側周辺回路21D及び各種入出力端子等から成る。

0044

すなわち、ゲートアレイ21は内部集積回路11の一実施例であり、論理積論理和等の論理ゲート回路から成り、通常入力バッファ通常出力バッファやRAM21Aの通常入力ポートや通常出力ポートに接続される。

0045

パスフラグ検出回路22は試験用回路12の一実施例であり、ゲートアレイ21に接続されたRAM21Aの試験を補助するものである。例えば、パスフラグ検出回路22はRAM21Aの読出しデータDOUTの一例となる試験出力データTIN及び動作クロック信号CKの一例となる試験クロック信号TCKの論理出力値と、該論理出力値及びRAM21Aの出力期待値DRの一例となる比較データとに基づいて制御タイミング信号SFの一例となるパスフラグを発生する。なお、パスフラグ検出回路22の内部構成については、図4において詳述する。

0046

また、RAM21Aは記憶回路素子Mの一例であり、ゲートアレイ21で各種論理処理されるデータやその結果データ一時記憶するものである。入力側周辺回路21BはテストモードT/Aに基づいてゲートアレイ21とRAM21Aとを切り離し、試験データTINや試験クロック信号TCKをRAM21Aに供給するものである。なお、入力側周辺回路21B内に設けられた入力ラッチ回路21Cは試験クロック信号TCKに基づいて試験データTINをラッチするものである。

0047

さらに、出力側周辺回路21DはテストモードT/Aに基づいてゲートアレイ21とRAM21Aとを切り離し、RAM21Aから読み出された試験出力データTOUTを外部に出力するものである。なお、テストモードT/Aが非試験モード(通常使用時)に設定されると、ゲートアレイ21に入力される通常入力データdinに基づいて通常出力データdout を出力することができる。

0048

図4は、本発明の第1の実施例に係るパスフラグ検出回路の構成図である。例えば、RAM21Aの試験を補助するパスフラグ検出回路22は図4において、入力回路22A,3値出力回路22B及びパルス検出回路22Cから成る。

0049

すなわち、入力回路22A,3値出力回路22Bは信号出力回路12Aの一実施例を構成し、RAM21Aの読出しデータDOUTと試験クロック信号TCKとに基づいて3値出力信号SBを出力するものである。例えば、入力回路22Aはnpn型バイポーラトランジスタ(以下第1,第2のトランジスタという)Q1,Q2,抵抗素子R1,R2から成り、8ビット相補性の読出しデータA,Aバー(反転記号上線を省略する。)に係る電流値を検出し、その電圧降下を3値出力回路22Bに出力する。

0050

3値出力回路22Bはnpn型のバイポーラトランジスタ(以下第3〜第9のトランジスタという)Q3〜Q9,抵抗素子R3〜R5から成る。例えば、第3〜第6のトランジスタQ3〜Q6,抵抗素子R3から成る2組の差動対トランジスタ回路と、第8,第9のトランジスタQ8,Q9,抵抗素子R4,R5から成る第1の定電流源Io1とにより、8ビットの読出しデータDOUTと、丸C点に供給された試験クロック信号TCKとに基づいて丸X点に3値出力信号SBが発生され、第7のトランジスタQ7,抵抗素子R6から成る出力回路からパルス検出回路22Cにそれが出力される(丸B点参照)。

0051

また、3値出力レベルは,例えば、3値出力回路の第3〜第9のトランジスタQ3〜Q9や抵抗素子R3〜R5を調整して、表1のように設定する。

0052

0053

なお、本発明の実施例では、丸X点に発生された3値出力信号SBのみでは、RAM21Aの読出データDOUTの「0不良」(「0」を読み出そうとするとそれが不良になる論理)と「1不良」(「1」を読み出そうとするとそれが不良になる論理)とを分離して検出することができないが、丸Y点の出力を取り出すことにより、その読出データDOUT の「0不良」と「1不良」とを分離して検出することができる。また、3値出力信号SBは第7のトランジスタQ7,抵抗素子R6から成る出力回路からパルス検出回路22Cに出力される(丸B点参照)。

0054

さらに、パルス検出回路22Cは信号発生回路12Bの一実施例であり、3値出力信号SBとRAM21Aの比較データDRとに基づいてパスフラグSFを発生するものである。例えば、パルス検出回路22Cはnpn型のバイポーラトランジスタ(以下第10〜第17のトランジスタという)Q10〜Q17,抵抗素子R6〜R9及びダイオードDから成る。

0055

例えば、第10〜第13のトランジスタQ10〜Q13,抵抗素子R7から成る差動対トランジスタ回路と、第14,第15のトランジスタQ14, Q15,抵抗素子R8から成る第2の定電流源Io2とにより、丸B点に入力された3値出力信号SBと、丸D点に供給されたRAM21Aの比較データDRとに基づいてパスフラグSFが発生され、第17のトランジスタQ17,抵抗素子R9から成る出力回路から外部にそれが出力される(丸F点参照)。また、本発明の実施例では試験クロック信号TCKのパルス幅がアクセスタイムTAAより大きい場合にパスフラグSFが発生し、それが極短いパルス幅となる。

0056

このようにして、本発明の実施例に係るRAM内蔵ゲートアレイによれば、図3,4に示すように、パスフラグ検出回路22が設けられ、RAM21Aの試験データTOUT及び試験クロック信号TCKの論理出力値と、該論理出力値及びRAM21Aの比較データDRとに基づいて該パスフラグ検出回路22からパスフラグSFが発生される。

0057

このため、概略,RAM内蔵ゲートアレイ13のRAM21AのアクセスタイムTAAを示すパルス幅の試験クロック信号TCKを精度良く発生させ、さらに、当該パスフラグ検出回路22と入力ラッチ回路21Cとを組み合わせ、該パスフラグSFを検出することにより、RAM21Aの周辺回路によらず、そのRAM21Aの絶対値の小さなアクセスタイムTAAを精度良く測定することが可能となる。

0058

すなわち、図5において、パスフラグ検出回路22の3値出力回路22Bにより、8ビットのRAM21Aの読出しデータDOUTと試験クロック信号TCKとに基づいて3値出力信号SBが出力されると、その3値出力信号SBとRAM21Aの比較データDRとに基づいてパスフラグSFがパルス検出回路22Bから発生される。

0059

例えば、試験クロック信号TCKのパルス幅がアクセスタイムTAAより大きい場合に、3値出力回路22BからパスフラグSFが発生されることにより、該クロック信号TCKのパルス幅がほぼRAM21AのアクセスタイムTAAを表すことになり、このパスフラグSFの発生境界点を外部又は内部で検出することにより、従来例のようなRAM21Aの周辺回路に至る試験入力配線や試験クロック配線による試験データDIN,試験クロック信号TCK及び試験出力データTOUTの遅延時間T1,T2がRAM21Aの真のアクセスタイムTAAに直接介入しなくなる。

0060

このことで、半導体集積回路装置の高機能化,高性能化に伴い、益々高速化されるRAM21AのアクセスタイムTAAに対して、従来例のような遅延時間T1,T2の影響に左右されなくなり、その真の評価をすることが可能となる。

0061

特に、内蔵RAM21AのアクセスタイムTAAが1〔ns〕を切る半導体集積回路装置においても、従来例のような試験データDINや試験クロック信号TCKを外部から供給し、その試験出力データTOUTに基づいて測定する方法に比べて、真のアクセスタイムTAAを正確に測定することが可能となる。

0062

次に、本発明の実施例に係る半導体集積回路装置の試験方法について、当該RAM内蔵ゲートアレイ23のパスフラグ検出回路の動作を補足しながら説明をする。

0063

図6は、本発明の各実施例に係るRAM内蔵ゲートアレイの試験フローチャートであり、図8はその試験フローチャートの補足説明図をそれぞれ示している。例えば、図3に示すような、RAM内蔵ゲートアレイ(以下被試験ゲートアレイという)23のRAM21AのアクセスタイムTAAを測定する場合、図6において、まず、ステップP1で被試験ゲートアレイ23とLSIテスタ24とを接続する。この際に、図7に示すように、被試験ゲートアレイ23の試験入力端子T1,試験クロック入力端子T2,テストモード端子T3及び比較データ入力端子T4がLSIテスタ24の試験信号出力部out1〜out4に接続され、また、被試験ゲートアレイ23のパスフラグ検出端子T5や試験出力端子T6がLSIテスタ24の試験信号入力部in1,in2に接続される。

0064

次に、ステップP2で被試験ゲートアレイ23にテストモード信号T/A,試験クロック信号TCK,試験データTINを供給し、該モード信号T/Aを選択する。この際に、LSIテスタ24の試験信号出力部out1〜out4から被試験ゲートアレイ23の入力側周辺回路21Aやパスフラグ検出回路22に各信号T/A,TCK,TINが出力される。例えば、テストモード信号T/Aを「H」レベルにして、RAM21Aをテストモードにする。これにより、RAM21Aがゲートアレイ21から切り離される。

0065

次いで、ステップP3でパスフラグ検出回路22から帰還するパスフラグSFの監視処理を開始する。この際に、パスフラグ検出回路22ではRAM21Aの試験出力データTOUT及び試験クロック信号TCKの論理出力値と、論理出力値及びRAM21Aの比較データDRとに基づいてパスフラグSFが発生される。

0066

その後、ステップP4で試験クロック信号TCKのパルス幅を可変する。この際に、LSIテスタ24の試験クロック信号TCKのパルス幅が自動調整される。次に、ステップP5でパスフラグSFの検出有無に係わり、その境界点を確認する。この際に、パスフラグSFが検出されている場合(YES)には、ステップP4に戻って、例えば、試験クロック信号TCKのパルス幅を縮小する。また、パスフラグSFが検出されなくなる境界点に達っした場合(NO)には、ステップP6に移行する。

0067

ここで、パスフラグSFが検出されなくなる境界点に達っした場合(NO)には、試験クロック信号TCKのパルス幅の縮小処理を停止して、ステップP6でRAM21AのアクセスタイムTAAを測定する。ここで、真のアクセスタイムTAAとはRAM21Aに試験クロック信号TCKが入力されてから、通常出力ポートに読出しデータ(試験出力データDOUT)が出力されるまでの時間をいうものとする。

0068

これにより、パスフラグSFが検出されなくなった境界点に達っした試験クロック信号TCKのパルス幅を測定することにより、試験クロック信号TCKの立ち下がりに同期して試験データTINを入力ラッチし、その立ち上がりに同期して読出しデータDOUTを出力するRAM21AのアクセスタイムTAAを測定することができる。

0069

このようにして、本発明の各実施例に係るRAM内蔵ゲートアレイの試験方法によれば、図6の処理フローチャートに示すように、ステップP2でRAM内蔵ゲートアレイ23に試験クロック信号TCK及び試験データTINが供給処理されると、ステップP3でパスフラグ検出回路22から帰還するパスフラグSFが監視処理され、その後、ステップP6でパスフラグSFに基づいてRAM21AのアクセスタイムTAAが測定される。

0070

例えば、ステップP3で試験クロック信号TCKのパルス幅がアクセスタイムTAAより大きい場合に、RAM21Aの試験出力データTOUT及び試験クロック信号TCKの論理出力値と、該論理出力値及びRAM21Aの比較データDRとに基づいて発生されたパスフラグSFが検出される。この際に、ステップP4でRAM内蔵ゲートアレイ23から帰還するパスフラグSFに基づいて試験クロック信号TCKのパルス幅が縮小制御される。

0071

このため、試験クロック信号TCKの立ち下がりに同期して試験データTINを入力ラッチし、その立ち上がりに同期して読出しデータDOUTを出力するRAM21AのアクセスタイムTAAにつき、パスフラグSFに基づいて3値出力回路22Bの3値出力信号SBを適正に校正することにより、それを精度良く測定することが可能となる。

0072

これにより、概略,RAM内蔵ゲートアレイ23のアクセスタイムTAAを示すパルス幅の試験クロック信号TCKを供給し、該パルス幅に基づいてパスフラグSFを発生するパスフラグ検出回路22を構成することにより、該試験クロック信号TCKのパルス幅を観測することで、その周辺回路の影響によらず、真のアクセスタイムTAAを正確に測定することが可能となる。

0073

(2)第2の実施例の説明
図8(a)は、本発明の第2の実施例に係るRAM内蔵ゲートアレイのパスフラグ検出回路の構成図であり、図8(a)はそのパスフラグ検出回路の動作説明図をそれぞれ示している。

0074

なお、第1の実施例と異なるのは第2の実施例ではパルス検出回路22Aの後段に、パルス幅拡張回路22Dが接続され、RAM21AのアクセスタイムTAAについては、その内部クロック信号CLKのパルス幅が測定される。

0075

すなわち、パルス幅拡張回路22Dは信号拡幅回路12Cの一例であり、パスフラグSFのパルス幅を拡幅するものである。例えば、パルス幅拡張回路22Dは図8(a)において、第1〜第3のディレイゲートDL1〜DL3と4入力論理和回路ORから成り、パスフラグSFを拡幅してパルス幅の長いパスフラグSFwを出力する。

0076

また、入力回路22A,3値出力回路22BはRAM21Aから出力された読出しデータDOUTと、精度良くコントロールされた内部クロック信号CLKに基づいて3値出力信号SBを出力する。なお、パルス検出回路22Cは第1の実施例と同様に、3値出力信号SBと比較データDRに基づいてパスフラグSFを発生する。

0077

このようにして、本発明の第2の実施例のRAM内蔵ゲートアレイのパスフラグ検出回路によれば、図8(a)に示すように、パルス検出回路22Cの後段に、パスフラグSFのパルス幅を拡幅するパルス幅拡張回路22Dが接続され、RAM21Aに内部クロック信号CLKが供給され、該内部クロック信号CLKのパルス幅がパスフラグSFに基づいて制御される。

0078

例えば、概略,RAM内蔵ゲートアレイ23のアクセスタイムTAAを示すパルス幅の内部クロック信号CLKが供給され、これに基づいてパスフラグSFを発生するパスフラグ検出回路22を構成し、そのパルス幅が拡幅されたパスフラグSFに基づいて該内部クロック信号CLKのパルス幅を観測することで、その周辺回路の影響によらず、真のアクセスタイムTAAを正確に測定することが可能となる。

0079

このことからパルス幅の短いパスフラグSFを検出する能力のないLSIテスタであっても、そのパスフラグSFがパルス幅拡張回路22Dにより拡幅されることにより、従来例のように入力ラッチ−出力ラッチ間で、試験クロック信号TCKの立ち上がり,立ち下がりを捉えて真のアクセスタイムTAAを測定する方法に比べて、その出力ラッチの感度,動作速度等の測定精度に依存されることなく、低精度のLSIテスタにより、該アクセスタイムTAAを正確に測定することが可能となる。

0080

これにより、第1の実施例と同様に、RAM内蔵ゲートアレイ等のRAM21AのアクセスタイムTAAについて、その詳細評価を精度の低い測定系においても実施することができ、RAM21A評価において重要なパラメータであるアクセスタイムTAAの実力を精度良く認識することが可能となる。また、RAM内蔵半導体集積回路装置の試験装置の汎用性を図ることが可能となる。

発明の効果

0081

以上説明したように、本発明の半導体集積回路装置によれば記憶回路素子の読出しデータ及び動作クロック信号の論理出力値と、該論理出力値及び記憶回路素子の出力期待値とに基づいて該試験用回路から制御タイミング信号が発生される。

0082

このため、概略,被試験対象のアクセスタイムを示すパルス幅の試験クロック信号や内部クロック信号等の動作クロックを精度良く発生させ、さらに、当該試験用回路と入力ラッチ回路とを組み合わせ、該制御タイミング信号を検出することにより、記憶回路素子の周辺回路によらず、その記憶回路素子の絶対値の小さなアクセスタイムを精度良く測定することが可能となる。

0083

さらに、本発明の他の半導体集積回路装置によれば、信号発生回路の後段に、制御タイミング信号のパルス幅を拡幅する信号拡幅回路が接続される。このため、パルス幅の短い制御タイミング信号が信号拡幅回路により拡幅されることにより、従来例のような測定方法に比べて、その出力ラッチの感度,動作速度等の測定精度に依存されることなく、低精度の測定装置により、該アクセスタイムを測定することが可能となる。

0084

また、本発明の半導体集積回路装置の試験方法によれば、被試験対象に試験クロック信号及び試験データが供給処理されると、被試験対象から帰還する制御タイミング信号が監視処理され、その後、制御タイミング信号に基づいて記憶回路素子のアクセスタイムが測定される。

0085

このため、試験クロック信号や内部クロック信号の立ち下がりに同期して試験データを入力ラッチし、その立ち上がりに同期して読出しデータを出力する記憶回路素子のアクセスタイムにつき、制御タイミング信号に基づいて動作クロック信号のパルス幅を観測することで、その周辺回路の影響によらず、真のアクセスタイムを正確に測定することが可能となる。

0086

また、その詳細評価を精度の低い測定系においても実施することができ、記憶回路素子の評価において重要なパラメータであるアクセスタイムの実力を精度良く認識することが可能となる。特に、内蔵記憶回路素子のアクセスタイムが1〔ns〕を切る半導体集積回路装置においても、従来例の測定方法に比べて、真のアクセスタイムを正確に測定することが可能となる。

0087

これにより、半導体記憶回路を内蔵したゲートアレイやスタンダードセル等の性能評価信頼性の向上を図ることが可能となり、高信頼度の半導体集積回路装置の提供,及び試験装置の汎用性に寄与するところが大きい。

図面の簡単な説明

0088

図1本発明に係る半導体集積回路装置の原理図である。
図2本発明に係る半導体集積回路装置の試験方法の原理図である。
図3本発明の第1の実施例に係るRAM内蔵ゲートアレイの全体構成図である。
図4本発明の第1の実施例に係るパスフラグ検出回路の構成図である。
図5本発明の第1の実施例に係るパスフラグ検出回路の動作説明図である。
図6本発明の各実施例に係るRAM内蔵ゲートアレイの試験フローチャートである。
図7本発明の各実施例に係る試験フローチャートの補足説明図である。
図8本発明の第2の実施例に係るパスフラグ検出回路の構成図である。
図9従来例に係るRAM内蔵ゲートアレイの試験方法の説明図である。

--

0089

11…内部集積回路、
12…パスフラグ検出回路、
12A…信号出力回路、
12B…信号発生回路、
12C…信号拡幅回路、
M…記憶回路素子、
TCK…試験クロック信号、
CLK…内部クロック信号、
CK…動作クロック信号、
TIN…試験データ、
TOUT…試験出力データ、
DOUT …読出しデータ、
T/A…テストモード信号、
TAA…真のアクセスタイム、
SB…3値出力信号、
DR…出力期待値(比較データ)、
SF…制御タイミング信号(パスフラグ)。

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