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技術 低電力DRAMおよびその電力消費の減少方法

出願人 ユー・エム・シー・ジャパン株式会社ユナイテッドメモリーズインコーポレイテッド
発明者 エス.シェフィールドイートンジュニア
出願日 1993年3月26日 (28年2ヶ月経過) 出願番号 1993-092308
公開日 1994年2月4日 (27年4ヶ月経過) 公開番号 1994-028855
状態 拒絶査定
技術分野 ダイナミックメモリ 記憶装置の構造、電源 DRAM
主要キーワード Nチャンネル 非ゼロ電圧 通常動作範囲 最小電源電圧 最大電源電圧 リフレッシュ動作用 遷移電圧 エンハンスメントモードトランジスタ
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(1994年2月4日)のものです。
また、この項目は機械的に抽出しているため、正しく解析できていない場合があります

図面 (3)

目的

DRAMにおけるリフレッシュ動作または書き込み動作のための電力消費を低減すること。

構成

電力DRAMは、ビット線ワード線メモリセルセンスアンプを有し、さらにVccより低い非ゼロ電圧を発生する手段と、メモリセルにデータ値を書き込むために、前記電圧を前記ビット線に印加する手段とを備える。論理「1」を、最小Vcc値から1スレッショルド電圧を減算した値として再設定し、この中間電圧を、センスアンプを介して、リフレッシュ中にビット線に印加し、ドライバを制御する比較器によって制御する。電源電圧が上昇した時でも、この中間電圧は、固定した基準電圧との比較によって、一定に保たれ、制御されたより低い電圧を用いるため、メモリセルのデータ書込み用電力を減少させる。

概要

背景

本発明は集積回路メモリの分野に関する。特に、DRAMに関するが、他のメモリにおいても利用できるものである。DRAMは、互いに並列に配置され、かつ複数のワード線に直交する複数のビット線を備えている。

図1を参照すると、DRAMにおけるメモリセルは、一般的に、電界効果トランジスタのようなアクセストランジスタを備えており、このトランジスタ端子の1つがビット線14に結合され、その制御電極ゲート電極)がワード線16に結合されている。また、このトランジスタのもう1つの別の電極は、記憶用キャパシタ18に結合されている。即ち、このキャパシタの一方のプレートは上記トランジスタに結合され、このキャパシタの他方のプレートは、グラウンド(Vss)、グラウンド以外の電源電圧(Vcc)または中間電圧(例えば、1/2Vcc)のような、ある電圧に結合されている。ビット線14に沿って、通常複数のメモリセルが配列されており、各々1本のワード線に対応している。図を明確にするために、メモリセル1つのみをビット線14に対して示しているが、実際には多数のメモリセルが存在する。

相補的ビット線14’がビット線14と対をなし、同様にトランジスタ12’とキャパシタ18’とを有する。トランジスタ12’の制御電極(ゲート電極)は、ワード線16とは異なるワード線20に結合されているが、メモリによってはこれを同一のワード線に結合することもある。図を明確にするために、メモリセル1つのみをビット線14’に沿って示しているが、ビット線14及び14’の双方には、それらに沿って複数のメモリセルが配列されていることが理解されよう。

ビット線14及び14’をセンスアンプ22に結合する。センスアンプ22は、例示的に、1対のクロス結合したpチャンネル及びnチャンネルトランジスタを備えている。図1は、代表的なものであり、センスアンプからの出力または入出力バッファまたはその他の回路のような、それに接続されている他のものを図示していない。これまでの説明は、DRAM設計(の一部)の一般的な事項を表すものである。

この設計は永年の間用いられてきた。しかしながら、DRAMの密度の上昇にともない、更に多くのメモリセルをビット線に加えつつあり、ビット線の全キャパシタンスが増加している。

記憶用キャパシタ18及び18’は揮発性のものである。即ち、それらに記憶された電荷漏洩する傾向がある。このため、メモリセル内に記憶されたデータを読みだし、最大(回復またはリフレッシュ)電圧でそれをメモリセルに再び書き込むことによって、1秒当り多数回DRAMをリフレッシュしている。キャパシタに記憶された電圧即ち電荷がゼロに減衰してしまう前、即ちデータが消失してしまう前に、メモリセルを読み出さなくてはならない。

一般的に、メモリセルをリフレッシュする、即ち書き込むには、ビット線をVcc及びVssの間で駆動させなくてはならない。更にDRAMのキャパシティが増加している状況において、この巨大なキャパシタンスをVssとVccとの間に駆動させなくてはならないが、このことに対する1つの解決法は、その一部を同時に駆動させることである。即ち、4メガビットのDRAMにおいて、ビット線の1/4のみを同時にリフレッシュするのである。しかし、これでもなお大量の電力を必要とする。

この問題は、Vccが変動することによって、更に重大性増している。メモリには指定された動作範囲がある。例えば、メモリは、Vccの最小及び最大範囲として、例示的に、4.5ボルト及び5.5ボルトの供給電源の間で動作しなくてはならないことがある。Vccは、パッケージされたチップの1本のピン外部電源から印加される。Vccがその最大値に向かって上昇するにつれ、リフレッシュ動作に必要な電流したがって電力は、図2の曲線30に示すように増加する。従来技術の構成では、かなりの電力増加が必要であることが解る。

DRAM設計における別の重要な要素は、書き込み動作中のメモリセルアクセストランジスタにおいて固有スレシュホールド電圧低下による、信号の損失である。代表的な従来技術では、ブートストラップを用いてワード線により高い電圧を加え、全Vcc値をセルに書き込めるようにすることによって、この問題に対処してきた。即ち、ワード線がVccより高い電圧にブートストラップされると、トランジスタ12をより強くオンにすることになり、これによってビット線14上の電圧の全量を、キャパシタ18の上側プレートに結合するようにしていた。このため、ブートストラップ用ドライバを設けなければならず、かつ高電圧を発生するという問題を引き起こし、このため更に多くの電力を必要とすることになる。

概要

DRAMにおけるリフレッシュ動作または書き込み動作のための電力消費を低減すること。

低電力DRAMは、ビット線、ワード線、メモリセル、センスアンプを有し、さらにVccより低い非ゼロ電圧を発生する手段と、メモリセルにデータ値を書き込むために、前記電圧を前記ビット線に印加する手段とを備える。論理「1」を、最小Vcc値から1スレッショルド電圧を減算した値として再設定し、この中間電圧を、センスアンプを介して、リフレッシュ中にビット線に印加し、ドライバを制御する比較器によって制御する。電源電圧が上昇した時でも、この中間電圧は、固定した基準電圧との比較によって、一定に保たれ、制御されたより低い電圧を用いるため、メモリセルのデータ書込み用電力を減少させる。

目的

したがって、本発明の目的は、ビット線に関連する大きなキャパシタンスの問題を克服することである。

本発明の別の目的は、電源電圧の増加に伴う、リフレッシュ動作用電力量の更なる増加を回避することである。

本発明の更に別の目的は、最小に指定された電源電圧においても、リフレッシュ動作または書き込み動作のための電力消費を低減することである。

効果

実績

技術文献被引用数
0件
牽制数
1件

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請求項1

指定された最小電源電圧を有し、内部のトランジスタスレッショルド電圧を有する集積回路DRAMにおける電力消費を減少させる方法であって、リフレッシュ動作のためのビット線電圧を、実質的に前記指定された最小電源電圧から前記スレッショルド電圧を減算した値に制限することを特徴とする方法。

請求項2

ビット線と、メモリセルと、ワード線と、センスアンプとを有する集積回路DRAMであって、記憶用キャパシタ上に記憶した電圧によってデータを記憶し、1つのデータに対応する電圧が、前記DRAMの通常動作範囲において、実質的に指定された最小電源電圧より1スレッショルド電圧低いことを特徴とする集積回路DRAM。

請求項3

ビット線と、ワード線と、前記ビット線及びワード線の交差点或はその近傍に配置されたメモリセルとに結合されたセンスアンプを備えた形式の集積回路DRAMであって、電源電圧(Vcc)より低い非ゼロ電圧ラッチ信号を前記センスアンプに供給するドライバと、該ドライバの前段に設けられ、前記ラッチ信号の帰還入力基準電圧の入力とを比較して、前記基準電圧を越えない前記ラッチ信号を前記ドライバに出力する電圧比較器とを備え、前記センスアンプを介して前記メモリセルにデータ値を書き込むために、リフレッシュ中に前記制限されたラッチ信号を前記ビット線に印加することを特徴とする集積回路DRAM。

技術分野

0001

本発明は、ダイナミックランダムアクセスメモリDRAM)に関し、特に、大規模なDRAMにおけるリフレッシュ及びその他の動作によって生じるDRAM内電力消費に関するものである。

背景技術

0002

本発明は集積回路メモリの分野に関する。特に、DRAMに関するが、他のメモリにおいても利用できるものである。DRAMは、互いに並列に配置され、かつ複数のワード線に直交する複数のビット線を備えている。

0003

図1を参照すると、DRAMにおけるメモリセルは、一般的に、電界効果トランジスタのようなアクセストランジスタを備えており、このトランジスタ端子の1つがビット線14に結合され、その制御電極ゲート電極)がワード線16に結合されている。また、このトランジスタのもう1つの別の電極は、記憶用キャパシタ18に結合されている。即ち、このキャパシタの一方のプレートは上記トランジスタに結合され、このキャパシタの他方のプレートは、グラウンド(Vss)、グラウンド以外の電源電圧(Vcc)または中間電圧(例えば、1/2Vcc)のような、ある電圧に結合されている。ビット線14に沿って、通常複数のメモリセルが配列されており、各々1本のワード線に対応している。図を明確にするために、メモリセル1つのみをビット線14に対して示しているが、実際には多数のメモリセルが存在する。

0004

相補的ビット線14’がビット線14と対をなし、同様にトランジスタ12’とキャパシタ18’とを有する。トランジスタ12’の制御電極(ゲート電極)は、ワード線16とは異なるワード線20に結合されているが、メモリによってはこれを同一のワード線に結合することもある。図を明確にするために、メモリセル1つのみをビット線14’に沿って示しているが、ビット線14及び14’の双方には、それらに沿って複数のメモリセルが配列されていることが理解されよう。

0005

ビット線14及び14’をセンスアンプ22に結合する。センスアンプ22は、例示的に、1対のクロス結合したpチャンネル及びnチャンネルトランジスタを備えている。図1は、代表的なものであり、センスアンプからの出力または入出力バッファまたはその他の回路のような、それに接続されている他のものを図示していない。これまでの説明は、DRAM設計(の一部)の一般的な事項を表すものである。

0006

この設計は永年の間用いられてきた。しかしながら、DRAMの密度の上昇にともない、更に多くのメモリセルをビット線に加えつつあり、ビット線の全キャパシタンスが増加している。

0007

記憶用キャパシタ18及び18’は揮発性のものである。即ち、それらに記憶された電荷漏洩する傾向がある。このため、メモリセル内に記憶されたデータを読みだし、最大(回復またはリフレッシュ)電圧でそれをメモリセルに再び書き込むことによって、1秒当り多数回DRAMをリフレッシュしている。キャパシタに記憶された電圧即ち電荷がゼロに減衰してしまう前、即ちデータが消失してしまう前に、メモリセルを読み出さなくてはならない。

0008

一般的に、メモリセルをリフレッシュする、即ち書き込むには、ビット線をVcc及びVssの間で駆動させなくてはならない。更にDRAMのキャパシティが増加している状況において、この巨大なキャパシタンスをVssとVccとの間に駆動させなくてはならないが、このことに対する1つの解決法は、その一部を同時に駆動させることである。即ち、4メガビットのDRAMにおいて、ビット線の1/4のみを同時にリフレッシュするのである。しかし、これでもなお大量の電力を必要とする。

0009

この問題は、Vccが変動することによって、更に重大性増している。メモリには指定された動作範囲がある。例えば、メモリは、Vccの最小及び最大範囲として、例示的に、4.5ボルト及び5.5ボルトの供給電源の間で動作しなくてはならないことがある。Vccは、パッケージされたチップの1本のピン外部電源から印加される。Vccがその最大値に向かって上昇するにつれ、リフレッシュ動作に必要な電流したがって電力は、図2曲線30に示すように増加する。従来技術の構成では、かなりの電力増加が必要であることが解る。

0010

DRAM設計における別の重要な要素は、書き込み動作中のメモリセルアクセストランジスタにおいて固有スレシュホールド電圧低下による、信号の損失である。代表的な従来技術では、ブートストラップを用いてワード線により高い電圧を加え、全Vcc値をセルに書き込めるようにすることによって、この問題に対処してきた。即ち、ワード線がVccより高い電圧にブートストラップされると、トランジスタ12をより強くオンにすることになり、これによってビット線14上の電圧の全量を、キャパシタ18の上側プレートに結合するようにしていた。このため、ブートストラップ用ドライバを設けなければならず、かつ高電圧を発生するという問題を引き起こし、このため更に多くの電力を必要とすることになる。

発明が解決しようとする課題

0011

したがって、本発明の目的は、ビット線に関連する大きなキャパシタンスの問題を克服することである。

0012

本発明の別の目的は、電源電圧の増加に伴う、リフレッシュ動作用電力量の更なる増加を回避することである。

0013

本発明の更に別の目的は、最小に指定された電源電圧においても、リフレッシュ動作または書き込み動作のための電力消費を低減することである。

課題を解決するための手段

0014

上記目的を達成するため、本発明は、指定された最小電源電圧を有し、内部のトランジスタがスレッショルド電圧を有する集積回路DRAMにおける電力消費を減少させる方法であって、リフレッシュ動作のためのビット線電圧を、実質的に前記指定された最小電源電圧から前記スレッショルド電圧を減算した値に制限することを特徴としている。

0015

そして、この方法を実施するため、本発明の集積回路DRAMは、記憶用キャパシタ上に記憶した電圧によってデータを記憶し、1つのデータに対応する電圧が、前記DRAMの通常動作範囲において、実質的に指定された最小電源電圧より1スレッショルド電圧低くなっている。

0016

また、本発明の低電力DRAMは、ビット線と、ワード線と、前記ビット線及びワード線の交差点或はその近傍に配置されたメモリセルとに結合されたセンスアンプを備え、さらに、電源電圧(Vcc)より低い非ゼロ電圧ラッチ信号を前記センスアンプに供給するドライバと、該ドライバの前段に設けられ、前記ラッチ信号の帰還入力基準電圧の入力とを比較して、前記基準電圧を越えない前記ラッチ信号を前記ドライバに出力する電圧比較器とを備え、前記センスアンプを介してリフレッシュ中に前記制限されたラッチ信号をビット線に印加することを特徴としている。

0017

このような構成によれば、リフレッシュ動作のためのビット線電圧、即ちメモリセル内で論理「1」を表す電圧を最小Vccから1スレッショルド電圧だけ低い値として改めて定めることによって、リフレッシュ動作時の電力消費を減少させることができる。

0018

また、比較器をドライバと基準電圧源に結合し、センスアンプに印加されるラッチ信号が好適な電圧以上に上昇するのを防止することによって、リフレッシュ動作中にビット線を駆動する電圧が制限され、この制御されたより低い電圧を用いることからメモリセルにデータを書き込むのに必要な電力を減少させることができる。

0019

図1は、本発明によるメモリセル及びカラム回路の構成を示すものである。上述のように、全てのメモリセルを示しているのではなく、これによって図の明確化を図っている。しかしながら、本発明は、メモリセル、好ましくはDRAMのメモリセルのアレイ全体に適用するものであることは、理解されよう。したがって、多数のワード線及び多数のビット線には、またはそれらの交差点若しくはその近傍にメモリセルが配置されていることが理解されよう。複数のセンスアンプが、各々ビット線対に対応して設けられている。

0020

例示的に、トランジスタ12及び12’を、それぞれ記憶用キャパシタ18及び18’に結合されたNチャンネルエンハンスメントモードトランジスタとして示している。他の形式のトランジスタ、または他のスイッチングデバイスを用いてもよいことは理解されよう。本発明は、アクセストランジスタとしてNチャンネル電界効果トランジスタを使用することのみに制限されているものではない。

0021

例示のために、nチャンネルスレッショルド電圧が約1.2ボルトであると仮定する。これは、当該技術では公知のフィールドシールドプロセスを用いることによって実施することができる。電源最小電圧を4.5ボルトに指定すると、これから遷移電圧を減算することにより、データを記憶するのに利用可能な3.3ボルトが残る。本発明のある観点によれば、4.5ボルトが最小Vccであり、遷移電圧が1.2ボルトであるような好適実施例では、3.3ボルトを論理「1」として定義する。更に、好ましくは、ワード線にはブートストラップを設けない。

0022

このように、論理「1」(または論理「0」)に対応する電圧は、通常最小Vccから1遷移電圧を減算した値に対応する。本例では、これは、上述のように3.3ボルトである。回復動作中、3.3ボルトを、論理「1」に対してメモリセルに書き込む。

0023

メモリ(チップ)が異なる状態、即ち、Vccを例えば5.5ボルトのような最大指定値に上昇させるような、他の状態では、次のように回路を構成し、動作させるようにする。通常、線32上のLATCH−Pと呼ぶことにするラッチ信号は、Vccレベルにある。LATCH−Pは、センスアンプがオンになっていないような時に、ゼロの値をとることもある。LATCH−Pの電圧を、センスアンプ22のPチャンネルトランジスタを通して結合し、ビット線をLATCH−Pの電圧値に駆動する。

0024

好適実施例では、線32に印加されるLATCH−Pの値は、3.3ボルトに制限されており、この値は、指定した最小電源におけるVccと1電圧遷移との差である。したがって、好適実施例では、Vccの上昇とは独立して、ビット線の電圧を3.3ボルトに制限している。Vccが最大値の時でも、ビット線は、リフレッシュ動作中、Vccまでは上昇できないようになっており、理想的には、Vcc(min) −Vt 以上に上昇することはない。

0025

これは、LATCH−Pを与えるように回路を構成することによって達成する。この回路は比較器34とドライバ36とを備えている。比較器34は、ドライバ36の入力及び出力の双方に、フィードバックループ状に結合されている。比較器34の別の入力は、基準電圧Vref を受け取る。この基準電圧は、米国特許出願番号第07/644904号(1991年1月23日出願、対応する日本出願(特願平4−34070号)並びにそこで参照された出願に、詳細に記載された回路によって、発生されるものである。これらの開示を参考文献としてここに組み入れている。この基準電圧は、十分に制御された電圧である。比較器34は、LATCH−Pを基準電圧と比較するものである。LATCH−Pが基準電圧にまで上昇すると、ドライバ36を遮断し、これによってLATCH−Pの更なる上昇を防止する。

0026

したがって、メモリが4.5ボルトの電源電圧で動作している時は、LATCH−Pが3.3ボルトに制限されているので、3.3ボルトのみがリフレッシュ用にビット線に供給されることになる。同様に、メモリが5.5ボルトの電源電圧で動作している時も、3.3ボルトがLATCH−Pの最大値であるので、3.3ボルトのみがリフレッシュ中のビット線に供給される。

0027

このように、通常最小Vccから1遷移電圧を減算した値の中間電圧を、センスアンプを介して、リフレッシュ中にビット線に印加する。好ましくは、ドライバを制御する比較器によってこの中間電圧を制御する。電源電圧が上昇した時でも、この中間電圧は、固定した基準電圧との比較によって、一定に保たれる。この結果、リフレッシュ中にビット線に供給される電圧は、制御されたより低い電圧を用いているので、メモリセルにデータを書き込むのに必要な電力が少なくて済み、動作電流を相当減少することができる。

0028

図2戻り、本発明にしたがって構成し、動作させたメモリでは、4.5ボルト及び5.5ボルトにおける電力消費は、ほぼ同じであることが認められよう。図に見られるように、本発明を用いることによって消費された電流を表す曲線40は、線30によって表される従来技術の回路による消費電流よりも、最大電源電圧において、大幅に低くなっている。双方の場合、好適実施例によって消費される電流は、従来技術よりも低く、大きなキャパシタンスを用い電圧遷移値が上昇するという事実にも係わらず、このような結果となっている。

発明の効果

0029

以上説明したように、本発明によれば、ビット線に関連する大きなキャパシタンスの問題を克服し、電源電圧の増加に伴うリフレッシュ動作用電力量の増加を回避し、最小に指定された電源電圧においても、リフレッシュ動作または書き込み動作のための電力消費を低減することができる。

図面の簡単な説明

0030

図1本発明の好適実施例による構成を示す図。
図2本発明を従来技術と比較するための電流−電圧曲線を示す図。

--

0031

12、12’トランジスタ
16、20ワード線
18、18’記憶用キャパシタ
22センスアンプ
34比較器
36 ドライバ

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